CN1258770C

CN1258770C - 半导体集成电路装置

Info

Publication number: CN1258770C
Application number: CNB021602441A
Authority: CN
Inventors: 大石司
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-12-19
Filing date: 2002-10-28
Publication date: 2006-06-07
Anticipated expiration: 2022-10-28
Also published as: KR100469835B1; US6795355B2; US20030112676A1; DE10250192A1; CN1430227A; TW569217B; KR20030051208A; JP2003187598A; JP4278325B2

Abstract

一种半导体集成电路装置(1000)，它包括：多个内部电路(100.1～100.4)；变换外部电源电位的电平来供给对应于电平设定信号的电平的内部电源电位的内部电位产生电路(200.1～200.4)；在测试操作时，将多个电平设定信号依次提供给各个内部电位产生电路(200.1～200.4)的控制部(20)；以及比较各内部电位和基准电位，并保持表示比较结果的信息的测定电路(300.1～300.4)。在测试期间中，内部电位产生电路(200.1～200.4)内的比较电路进行对应于电平设定信号的电平和比较基准电位的比较。

Description

半导体集成电路装置

技术领域

本发明涉及半导体集成电路装置，特别涉及配有可以从外部调整内部电源电位的内部电位产生电路的半导体集成电路装置。

背景技术

以往，在半导体集成电路装置中，设置生成比外部电源电位低、或比外部电源电位高的内部电源电位并提供给内部电路的内部电源电位产生电路。内部电源电位产生电路的输出电位因制造处理的变动等产生偏差，所以一般具有可以从外部调整内部电源电位产生电路的输出电位的结构。

但是，以往该内部电源电位产生电路的输出电位由外部的测试器进行监视同时进行调整，所以不容易进行其调整。

近年来，在***LSI等中，对于具有不同功能的内部电路来说，有设置用于供给不同的内部电源电位的内部电位产生电路的情况。这种情况下，对于多个内部电源电位产生电路的各个内部电源电位产生电路，需要用测试器监视其输出电位电平，并且进行其调整，其调整的困难进一步增大。

这样的内部电源电位产生电路的调整结果最终需要非易失性地存储在半导体集成电路装置内部。以下将这样的存储处理称为‘编程处理’。

作为进行这样的编程的方法，以往一般通过熔断熔丝元件来进行。但是，例如，对于多个内部电源电位产生电路的各个内部电源电位产生电路，如果对其输出电位电平进行编程，则这样的熔丝元件的个数也增多，从电路面积的观点来看是不利的。

因此，期望对输出电位电平编程的元件也是可以电气地、非易失性地对数据进行编程的元件。

这里，作为能够以低消耗电力来进行非易失性的数据的存储的存储装置，MRAM(Magnetic Random Access Memory)装置引人注目。MRAM装置是使用半导体集成电路中形成的多个薄膜磁性体来进行非易失性的数据存储，可对各个薄膜磁性体进行随机存取的存储装置。

特别是近年来将利用磁隧道结(MTJ：Magnetic Tunnel Junction)的薄膜磁性体用作存储单元，从而使MRAM装置的性能出现飞跃性的进步。关于具有磁隧道结的存储单元的MRAM装置，披露于“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in eachCell”，ISSCC Digest of Technical Papers，TA7.2，Feb.2000和“Nonvolatile RAMbased on Magnetic Tunnel Junction Elements”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000等技术文献。

图32是表示具有磁隧道结部的存储单元(以下也简称为‘MTJ存储单元’)的结构的示意图。

参照图32，MTJ存储单元包括按照存储数据电平来改变电阻的隧道磁阻元件TMR、以及用于在数据读出时形成通过隧道磁阻元件TMR的读出电流Is的路径的存取晶体管ATR。存取晶体管ATR例如由场效应型晶体管形成，被连接在隧道磁阻元件TMR和固定电压(接地电压Vss)之间。

对于MTJ存储单元来说，配置用于指示数据写入的写字线WLW、用于执行数据读出的读字线RWL、以及用于在数据读出时和数据写入时传送与存储数据的数据电平对应的电信号的数据线的位线BL。

图33是说明来自MTJ存储单元的数据读出操作的示意图。

参照图33，隧道磁阻元件TMR包括具有固定方向的磁化方向的强磁性体层(以下也简称为‘固定磁化层’)FL、以及随外部施加的磁场而改变磁化方向的强磁性体层(以下也简称为‘自由磁化层’)VL。在固定磁化层FL和自由磁化层VL之间，设置由绝缘膜形成的隧道阻挡层TB。自由磁化层VL按照存储数据的数据电平，在与固定磁化层相同的方向上或在与固定磁化层FL不同的方向上进行磁化。

在数据读出时，读字线RWL的激活使存取晶体管ATR导通。由此，在位线BL～隧道磁阻元件TMR～存取晶体管ATR～接地电压Vss的电流路径中可以流过读出电流Is。

隧道磁阻元件TMR的电阻随固定磁化层FL和自由磁化层VL的磁化方向的相对关系变化。具体地说，固定磁化层FL的磁化方向和写入自由磁化层VL的磁化方向平行时，与两者的磁化方向是相反方向的情况相比，隧道磁阻元件TMR的电阻变小。

于是，隧道磁阻元件TMR的电阻随磁化方向变化。因此，通过将隧道磁阻元件TMR中的自由磁化层VL的两种磁化方向和存储数据的电平(“1”和“0”)分别对应，可以进行数据存储。

因读出电流Is在隧道磁阻元件TMR中产生的电压变化随自由磁化层的磁化方向、即存储数据电平而变。因此，例如将位线BL充电到一定的电压后，在隧道磁阻元件TMR中流过读出电流Is，通过检测位线BL的电压电平的变化，可以读出MTJ存储单元的存储数据。

图34是说明对MTJ存储单元进行数据写入操作的示意图。

参照图34，在数据写入时，读字线RWL没有被激活，存取晶体管ATR截止。在该状态下，将自由磁化层VL向写入数据的方向磁化的数据写入电流分别流入到写字线WWL和位线BL中。自由磁化层VL的磁化方向通过分别流入写字线WWL和位线BL的数据写入电流的方向的组合来决定。

图35是说明数据写入时的数据写入电流的方向和磁化方向的关系的示意图。

参照图35，设横轴Hx表示通过流过位线BL的数据写入电流产生的数据写入磁场H(BL)的方向。另一方面，设纵轴Hy表示通过流过写字线WWL的数据写入电流产生的数据写入磁场H(WWL)的方向。

自由磁场层VL的磁化方向仅在数据写入磁场H(BL)和H(WWL)之和达到图中所示的星形特性线的外侧区域时才可以重新改写。

即，在施加的数据写入磁场是相当于星形特性线的内侧区域的强度时，自由磁化层VL的磁化方向不变。因此，为了更新MTJ存储单元的存储数据，需要在写字线WWL和位线BL两者中流过规定电平以上的电流。在隧道磁阻元件中一经写入的磁化方向、即MTJ存储单元的存储数据在进行新的数据写入前期间被非易失性地保持。

即使在数据读出时，在位线BL中也流过读出电流Is。但是，设定的读出电流Is一般比上述数据写入电流小1～2个数量级左右，所以，在数据读出时因读出电流而使MTJ存储单元的存储数据被错误改写的可能性小。

在上述技术文献中，公开了将这样的MTJ存储单元集成在半导体衬底上，并构成随机存取存储器MRAM装置的技术。

但是，使用这样的‘隧道磁阻元件TMR’，且适合进行上述‘编程处理’的电路结构，未被进行研究，因而存在以下问题：在‘编程处理’上必需的电路结构不明确。

发明内容

本发明的目的在于提供一种能够容易地进行多个内部电源产生电路生成的内部电源电位的调整的半导体集成电路装置。

本发明的另一目的在于提供一种能够将多个内部电源产生电路生成的内部电源电位的调整结果电气性地并且非易失性地存储的半导体集成电路装置。

本发明提供了一种半导体集成电路装置，包括：

至少一个内部电路，根据从所述半导体集成电路装置的外部提供的数据和与所述外部相互授受的数据的至少其中之一来进行规定的处理；

内部电位产生电路，对应于所述内部电路来设置，接收包含表示所述内部电路使用的内部电位电平的信息的电平设定信号，生成电平与所述电平设定信号对应的内部电位，而所述内部电位产生电路包括比较电路，在测试操作中，将比较用基准电位和对应于所述电平设定信号的电平进行比较。；

测试控制电路，控制所述内部电位产生电路的输出电位的电平的测试处理，在所述测试操作中，将多个电平设定信号依次提供给所述内部电源电位产生电路作为所述电平设定信号；

测定电路，在所述测试操作时，被结合以接受所述比较电路输出的比较结果，并根据所述多个电平设定信号所对应的电平和所述比较用基准电位的所述比较电路产生的比较结果，来进行用于检测所述电平设定信号所需要的设定值的测定；以及

传送电路，将所述测定电路的测定结果传送到所述测试控制电路；

所述测试控制电路将该传送的测定结果作为所述测试操作的测试结果输出到所述外部。

另外，本发明还提供了一种半导体集成电路装置，包括：

用于保持与所述半导体集成电路装置相关联的信息的程序电路；

所述程序电路包含通过第1及第2电源节点来接受相同电源电位的锁存电路，

所述锁存电路随所述锁存电路的电源投入而被激活，

还包含分别设置在所述第1和第2电源节点与所述锁存电路之间的第1和第2隧道磁阻元件，并将所述第1隧道磁阻元件设定于高电阻的状态，而将所述第2隧道磁阻元件设定于比所述第1隧道磁阻元件低电阻的状态。

此外，本发明还提供了一种半导体集成电路装置，包括：

内部电位产生电路，对应于所述内部电路来设置，接收包含表示所述内部电路使用的内部电位电平的信息的电平设定信号，生成电平与所述电平设定信号对应的内部电位一并供给到所述内部电路，而所述内部电位产生电路包括：比较电路，在通常操作中，比较所述内部电位产生电路输出的所述内部电位和对应于所述电平设定信号的电平，在测试操作中，停止对应于所述电平设定信号的电平和所述内部电位的比较，而进行比较用基准电位和对应于所述电平设定信号的电平的比较；以及电位控制电路，用于按照所述比较电路的输出来调节所述内部电位的电平；

测试控制电路，控制所述内部电位产生电路的输出电位的电平测试处理，在所述测试操作中，传送所述比较用基准电位代替所述内部电位、并停止与在所述内部电位产生电路中的所述内部电位和与电平设定信号对应的电平的比较，并且将多个电平设定信号依次提供给所述内部电位产生电路，并依次产生电平相互不同的多个内部电位；

测定电路，在所述测试操作时，根据所述内部电位产生电路生成的各内部电位和所述比较用基准电位在所述比较电路中产生的比较结果，来进行用于检测所述电平设定信号所需要的设定值的测定；以及

在所述测试操作时，将从所述传送电路传送的测定结果输出作为所述外部测试结果。

简要来说，本发明提供一种半导体集成电路装置，该半导体集成电路装置至少包括一个内部电路、内部电位产生电路、测试控制电路、测定电路、以及传送电路。

内部电路根据从半导体集成电路装置的外部提供的数据和相互授受的数据中的至少一个来进行规定的处理。内部电位产生电路针对内部电路设置，接受包含表示内部电位电平的信息的电平设定信号，生成对应于电平设定信号的电平的内部电位。内部电位产生电路包含在测试操作时将比较用基准电位和对应于电平设定信号的电平进行比较的比较电路。测试控制电路控制内部电位产生电路的输出电位电平的测试处理，在测试操作时，将多个电平设定信号依次提供给内部电位产生电路。测定电路在测试操作时，根据对应于多个电平设定信号的电平和比较用基准电位的比较电路产生的比较结果，来进行用于检测电平设定信号所需的设定值的测定。传送电路将测定电路的测定结果传送给测试控制电路。

根据本发明的另一方面，是一种半导体集成电路装置，还包括用于保持与半导体集成电路装置相关联的信息的程序电路。程序电路包含通过第一及第二电源节点来接受电源电位的锁存电路。向锁存电路投入电源，锁存电路会被激活。程序电路还包括分别设置在第1和第2电源节点与锁存电路之间的第1和第2隧道磁阻元件。

根据本发明的另一方面，是一种半导体集成电路装置，它至少包括一个内部电路、内部电位产生电路、测试控制电路、测定电路、以及传送电路。

内部电路根据从半导体集成电路装置的外部提供的数据和相互授受的数据中的至少一个来进行规定的处理。内部电位产生电路针对内部电路设置，接受包含表示内部电位电平的信息的电平设定信号，生成对应于电平设定信号的电平的内部电位。

内部电位产生电路包含比较电路和电位控制电路。比较电路在通常操作时将内部电位产生电路输出的内部电位和对应于电平设定信号的电平进行比较，在测试操作时，停止对应于电平设定信号的电平和内部电位的比较，而进行比较用基准电位和对应于电平设定信号的电平的比较。电位控制电路按照比较电路的输出来调节内部电位的电平。

测试控制电路控制内部电位产生电路的输出电位电平的测试处理，在测试操作中，将多个电平设定信号依次提供给内部电位产生电路，并依次产生电平相互不同的多个内部电位。测定电路在测试操作时，根据在比较电路产生的内部电位产生电路生成的各内部电位和比较用基准电位的比较结果，来进行电平设定信号所需的设定值的测定。传送电路将测定电路的测定结果传送给测试控制电路。

因此，本发明的优点在于，在针对内部电路设置内部电位产生电路的情况下，根据测定电路的输出信号，可以容易地检测用于生成与基准电位相当的内部电位的电平设定信号。因此，根据该检测结果，可以容易地调整内部电位。而且，可以缩短该电平设定信号的检测处理时间。

本发明的另一优点在于，可以使用隧道磁阻元件来对检测的电平设定信号的值进行编程。

附图说明

图1是表示本发明实施例1的半导体集成电路装置1000的电路结构的示意方框图。

图2是将图1所示的控制部20和数据输入输出部30的一部分结构抽出表示的示意方框图。

图3是说明图2所示的基准电压生成部44的结构的电路图。

图4是说明图1所示的内部电源电位产生电路200.1的结构的示意方框图。

图5是说明图1所示的测定电路300.1的结构的示意方框图。

图6是例示表示调谐信息的信号P0～P3、内部基准电位VRI的相对值VRI’和比较电路310的输出信号的图。

图7是说明在图6的信号P0～P3变化的情况下，判定电路320进行的处理的示意图。

图8是表示半导体集成电路装置1000的自测试操作的时序图。

图9是说明本发明实施例2的内部电源电位产生电路200.1和测定电路300.1的结构的示意方框图。

图10是更详细地说明图9所示的驱动电路204c和比较器310的结构的电路图。

图11是说明内部电源电位产生电路200.1生成比外部电源电位ext.Vcc高的内部电源电位情况下的结构的示意方框图。

图12是将内部电源产生电路200.1和测定电路300.1的一部分结构抽出表示的示意方框图。

图13是说明在图12的结构中，通常操作时的开关SW20～SW32的连接状态的图。

图14是说明在图12所示的电路中，内部自测试模式中的开关电路SW20～SW32的连接状态的图。

图15是表示一例设置在图2所示的程序部46中的程序元件的图。

图16是说明对程序元件PGE程序时和电源投入后的操作的示意图。

图17是说明电源投入后信号POR1上升前的程序元件PGE的状态的示意图。

图18是说明电源投入后信号POR2上升前的程序元件PGE的状态的示意图。

图19是说明信号POR1和信号POR2双方上升后的程序元件PGE的状态的示意图。

图20是说明对图15说明的程序元件PGE的读出操作的时序图。

图21是说明程序元件PGE’的结构的电路图。

图22是说明对图21所示的程序元件PGE’进行程序操作时的各元件状态的示意图。

图23是表示图21所示的程序元件PGE’的电源投入之后的状态的示意图。

图24是表示在程序元件PGE’中电源投入后，电源接通复位信号POR1随着电源投入变为“H”电平的状态的图。

图25是表示在图21所示的程序元件PGE’中进行数据读出的状态的图。

图26是说明在图22～图25中说明的程序元件PGE’的读出的时序图。

图27是说明存储电路100.1的结构的示意方框图。

图28是将用于进行预先程序的不良行地址和输入的内部行地址的比较的比较电路135抽出表示的示意方框图。

图29是说明图28所示的程序电路RPG0的结构的电路图。

图30是说明图28所示的比较电路135操作的时序图。

图31是说明图28所示的比较电路135的操作的第2时序图。

图32是表示具有磁隧道结部的存储单元的结构的示意图。

图33是说明来自MTJ存储单元的数据读出操作的示意图。

图34是说明对MTJ存储单元的数据写入操作的示意图。

具体实施方式

以下使用附图说明本发明的实施例。

参照图1，半导体集成电路装置1000包括：接收来自外部的控制信号的控制信号输入组10；与外部间进行数据的授受的数据输入输出端子组12；接受来自外部的外部电源电位ext.Vcc的电源端子14；接受来自外部的接地电位Vss的接地端子16；根据来自外部控制信号输入端子组10的信号，来控制半导体集成电路装置1000的操作的控制部20；通过数据输入输出端子12，在与外部间进行数据的授受的数据输入输出部30；受控制部20控制，进行与数据输入输出部30间的数据授受和相互间的数据授受，分别进行规定的数据处理的内部电路100.1～100.4；从电源端子14对内部电路100.1～100.4传送外部电源电位ext.Vcc的电源布线VCL；以及从接地端子16将接地电位Vss传送到内部电路100.1～100.4的接地布线VSL。再有，在图1中，为了简化说明，内部电路的个数为4个，但该个数多于或少于4个都可以。

半导体集成电路装置1000还包括：设置在各个内部电路100.1～100.4和电源布线VCL之间，对外部电源电位ext.Vcc进行降压或升压，并供给到对应的内部电路100.1～100.4的内部电源电位产生电路200.1～200.4；将来自内部电源电位产生电路200.1～200.4的内部电源电位传送到各个内部电路100.1～100.4的内部电源布线LV1～LV4；以及针对内部电路100.1～100.4的各电路而设置的，分别接受从控制部20输出的测定基准电位VMR1～VMR4，测定对应的内部电路中的内部电源布线LV1～LV4的电位电平，输出其测定结果的测定电路300.1～300.4。这里，即使内部电源电位产生电路200.1～200.4生成的电位电平相互不同也可以，对于一部分的内部电源电位产生电路或全部的内部电源电位产生电路来说，也可以是共用的电平。

控制部20生成内部控制信号int.Cmd，并输出到对应的内部电路100.1～100.4，以便控制内部电路100.1～100.4的操作。

半导体集成电路装置1000还包括：在自检测时，从控制部20依次串行地传送对各个内部电路100.1～100.4提供的测试信号，并且接受从内部电路100.1～100.4输出的测试操作的结果的信号和内部电路100.1～100.4相互间授受的数据，对控制部20进行串行传送的扫描总线SCP。扫描总线SCP包括在其中途路径中传送提供给内部电路100.1～100.4的数据，并且接受从内部电路100.1～100.4输出的数据，并进行串行传送的移位寄存器SR1～SR8。

图2是将图1所示的控制部20和数据输入输出部30的一部分结构抽取表示的示意方框图。

控制部20包括：控制电路40，按照从控制信号输入端子组10提供的信号，在通常操作时，输出用于控制内部电路100.1～100.4的操作的信号，而在测试操作时，输出用于控制内部自测试的开始和结束的信号；内部自测试电路42，按照来自控制电路40的信号，开始内部自测试，在与内部电路100.1～100.4间通过扫描总线SCP进行数据的授受，从而进行自试验处理(以下称为‘内部自测试’)；基准电压生成部44，由内部自测试电路42控制，产生提供给测定电路300.1～300.4的基准电压VRMR1～VRMR4；以及程序部46，在通常操作时，非易失性地存储用于调谐内部电源电位产生电路200.1～200.4生成的内部电源电位的信息，向对应的内部电源电位产生电路200.1～200.4提供对应于调谐信息的程序数据。

如后面的说明，在内部自测试期间，从内部自测试电路42提供的内部自测试电路输出信号(以下称为‘BIST电路输出信号’)代替从程序部46输出的程序部输出信号，来控制内部电源电位产生电路200.1～200.4的输出电位。

在程序部46中，还设置熔丝元件等，该元件通过来自外部的激光照射处理，可非易失性地存储用于调谐的信息。或者，也可以在程序部46中设置以下结构：设置通过电信号SPRG来非易失性地存储用于调谐的信息的非易失性存储元件，并且通过来自内部自测试电路42的指示，来存储调谐信息。

如果内部电源电位产生电路200.1～200.4的工作电压的测定结束，则内部自测试电路42通过扫描总线SCP来接收来自各测定电路300.1～300.4的测定结果。然后，根据来自内部自测试电路42的指示，数据输入输出部30中的输出控制电路34将内部自测试电路42接收的测定结果的数据通过输入输出缓冲器32输出到外部。

输入输出缓冲器32在通常操作时，通过数据输入输出端子组12将来自内部电路100.1～100.4的数据输出到外部，或者将从外部提供的数据输出到内部电路100.1～100.4。

图3是说明图2所示的基准电压生成部44的结构的电路图。

基准电压生成电路44包括串联连接在电源电位Vcc和接地电位Vss之间的P沟道MOS晶体管TP1和电阻R11～R14。晶体管TP1的栅极接受来自内部自测试电路42的控制信号SCRV，在内部自测试期间，晶体管TP1为导通状态。

从晶体管TP1和电阻R11的连接节点输出基准电压VMR1，从电阻R11和R12的连接节点输出基准电位VMR2，从电阻R12和电阻R13的连接节点输出基准电压VMR3，从电阻R13和电阻R14的连接节点输出基准电压VMR4。

电阻R11～R14的值和它们的电阻比被预先设定，所以基准电压VMR1～VMR4是其值分别已知的电压电平。

再有，其他的内部电源电位产生电路200.2～200.4的结构基本上与内部电源电位产生电路200.1的结构相同。

参照图4，内部电源电位产生电路200.1包括：接受来自程序部46的程序部输出信号和来自内部自测试电路42的BIST电路输出信号，按照来自内部自测试电路(以下称为‘BIST电路’)42的控制信号，有选择地将其中一个作为表示调谐信息的信号P0～P3来输出的切换电路202；以及接受切换电路202的输出，按照产生对应于其输出的基准电位的基准电位发生电路204a和基准电位发生电路204a的输出电压VR，来驱动内部电源线VL1的电位电平的驱动电路204b。

基准电位发生电路204a包括恒流源220和调谐电阻部TRP。而调谐电阻部TRP包括电阻元件221～225、传输门226～229和“非”门230～233。

将恒流源220连接在外部电源电位ext.Vcc的供给布线VCL和输出节点N20之间，将预定的固定电流提供给节点N20。

将电阻元件221～225串联连接在输出节点N20和接地电位Vss的供给布线VSL之间。电阻元件221～225分别具有规定的电阻值R1、R2、R4、R8、RB。这里，R1∶R2∶R4∶R8＝1∶2∶4∶8。

将电阻元件221～224和传输门226～229分别并联连接。从BIST电路42或从程序部46提供的信号P0～P2分别直接输入到传输门226～228的P沟道MOS晶体管的栅极，同时分别通过“非”门230～232被输入到传输门226～228的N沟道MOS晶体管的栅极。来自BIST电路42或程序部46的信号P3被直接输入到传输门229的N沟道MOS晶体管的栅极，同时通过“非”门233被输入到传输门229的P沟道MOS晶体管的栅极。

输出节点N20和接地电位Vss的供给布线VSL之间的电阻值R通过信号P0～P3的逻辑电平的组合，可按16个等级进行变更。例如，在信号P0～P3都为“L”电平的情况下，使传输门226～228导通，同时传输门229不导通，电阻值R为R＝(R8+RB)。该电阻值(R8+RB)通过设计值来预先设定。输出节点N20的电位VRI为VRI＝R×I。

驱动电路204b包括P沟道MOS晶体管234和差动放大器235。P沟道MOS晶体管234被连接在外部电源电位ext.Vcc的供给布线VSL和内部电源电位int.Vcc的供给布线LV1之间。差动放大器235受在通常操作时从控制部20中的控制电路40提供而在测试操作时从控制部20中的内部自测试电路42提供的信号φA1的控制，其反向输入节点接受基准电位发生电路204a的输出电位VRI，其非反向输入节点被连接到内部电源电位int.Vcc的供给布线LV1，其输出信号输入到P沟道MOS晶体管234的栅极。

在信号φA1为非激活电平的“L”电平的情况下，差动放大器235的输出信号被固定为“H”电平，P沟道MOS晶体管234成为不导通状态。

在信号φA1为有激活的“H”电平的情况下，差动放大器235控制P沟道MOS晶体管234的栅极电位，使得内部电源电位int.Vcc与基准电位VRI一致。因此，内部电源电位int.Vcc成为与基准电位VRI相同的电平。

因此，例如在图4中，内部电路100.1由对外部电源电位ext.Vcc进行降压所得的内部电源电位int.Vcc和接地电位Vss来驱动。

图5是说明图1所示的测定电路300.1的结构的示意方框图。

再有，其他的测定电路300.2～300.4的结构基本上与测定电路300.1的结构相同。

测定电路300.1包括：接受对应的内部电路100.1的内部电源线LV1的电位电平和来自基准电压生成部44的测定基准电位VMR1，根据来自BIST电路42的控制，使这些电位电平通过的开关电路302；以及被来自内部自测试电路42的信号A2激活，并比较来自开关电路302的内部电源线LV1的电位电平和测定基准电位VMR1的比较器310。

这里，BIST电路42在测试操作时，如后面说明得那样，使提供给内部电源电位产生电路200.1的BIST电路输出信号的电平逐级地变化。测定电路300.1也从内部自测试电路42接收该BIST电路输出信号。测定电路300.1还包括判定电路320，在测试操作时，该判定电路根据来自比较器310的输出，检测该BIST电路输出信号与变为规定电平、内部电源线LV1的电位电平与来自基准电压生成部44的测定基准电位VMR1一致的时刻，使BIST电路输出信号有选择地通过。

这里，判定电路320包括交织电路324、锁存电路326和328、“异或”门电路330、锁存电路332、以及门电路334。

交织电路324首先对锁存电路326提供“L”电平，然后将来自比较电路310的输出电平交替地提供给锁存电路328和326。交织电路324最终对锁存电路328提供“H”电平的信号。锁存电路326和328锁存由交织电路324提供的信号电平，并提供给“异或”门电路330。

“异或”门电路330在锁存电路326和328的输出电平一致时输出“L”电平的信号，而在不一致时，输出“H”电平的信号。

例如，BIST电路输出信号的电平经多个步骤而变化，在某个步骤中，在来自比较器310的输出信号从“L”电平变化为“H”电平的步骤中，“异或”门电路330的输出电平变为“H”电平。在其它步骤中，“异或”门电路330的输出为“L”电平。

锁存电路332在BIST电路输出信号变化的各步骤中，保持其电位，门电路334响应“异或”门电路330的输出信号的上升沿，从判定电路320输出BIST电路输出信号PT0～PT3。

将判定电路320输出的BIST电路输出信号提供给存储电路340中的写入控制电路342。写入控制电路342由BIST电路42来控制，将从判定电路320提供的BIST电路输出信号写入存储电路344。

BIST电路42在测定操作结束后控制读出控制电路346，从存储电路344中读出存储电路344中存储的BIST电路输出信号，并存储在扫描总线SCP上的移位寄存器电路SR1中的寄存器SRCKT中。

下面归纳以上说明的单元测试操作。

即，在通常操作时，用来自程序部46的程序输出信号改变从内部电源电位产生电路200.1输出的用于生成内部电源电位int.Vcc的基准电压VRI的电平。相反，在单元测试期间，用来自BIST电路42的BIST电路输出信号取代上述程序输出信号改变基准电压VRI的电平。

由此，在单元测试期间，由BIST电路42的控制来变更基准电位电平VRI，使内部电源电位int.Vcc的电平变化。在其他的内部电源电位产生电路200.2～200.4中也是如此。

将通过该BIST电路42变化的内部电源电位int.Vcc与来自基准电压生成部44的基准电位VMR1～VMR4进行比较，按照其结果，通过写入控制电路342将内部电源电位int.Vcc变为相当于基准电位的电平的时刻的BIST电路输出信号积蓄在芯片上的存储电路344中。

这样，反复进行测定，按照判定积蓄到存储电路344中的BIST电路输出信号，按照内部自测试电路42的控制串行地传送到扫描总线SCP，并被送到内部自测试电路42中。

图6是例示从程序部46或BIST电路42输出的表示调谐信息的信号P0～P3、内部基准电位VRI的相对值VRI’和比较电路310的输出信号φ310的图。

在图6中，在该调谐模式中进行16个步骤。信号P3～P0在16个步骤中变化为1000、1001、…、1111、0000、0001、…、0111。

如果信号P3～P0＝“0000”时的内部基准电位VRI为0，则内部基准电位VRI的相对值VRI在16个步骤中变化为-8、-7、…、-1、0、1、…、+7。

比较电路310的输出信号φ310例如在步骤1～6中为‘L’电平，在步骤7～16中为‘H’电平。这表示在步骤1～6中内部电源电位int.Vcc比外部基准电位VR低，在步骤7～16中内部电源电位int.Vcc比外部基准电位高。

图7是说明在如图6所示信号P0～P3变化的情况下，判定电路320进行的处理的示意图。

参照图7，门电路334响应判定电路320内的“异或”门330的输出信号φ330的上升沿，将信号P0～P3提供给存储电路340。

在图6所示的情况下，将步骤6的信号(P3、P2、P1、P0)＝(1010)提供给存储电路340。

存储电路340存储来自门电路334的信号P0～P3＝“1101”，按照来自BIST电路42的控制信号来读出信号P3～P0＝“1101”，将读出的信号P3～P0每次一个依次输出到扫描总线SCP。

图8是表示半导体集成电路装置1000的自测试操作的时序图。

在图8中，在某个时刻t0，如果通过外部控制信号来设定对内部自测试的入口(entry)，则通过内部自测试电路42中的脉冲发生电路(未图示)将用于计数控制的信号φ1脉冲地上升到‘H’电平。

如果信号φ1上升至‘H’电平，则BIST电路输出信号P3～P1被设定为初始值(例如1000)，同时来自BIST电路42的信号φA1上升至‘H’电平，差动放大器235成为激活状态，控制P沟道MOS晶体管234的栅极电位，使得内部电源电位int.Vcc与内部基准电位VRI一致。由此，在时刻t1时内部电源电压的产生成为激活状态。这里，内部自测试时，来自BIST电路42的信号通过切换电路202作为信号P0～P3提供给内部电源电位发生电路204。图4的内部电源电位发生电路204响应信号P3～P0＝“1000”，使传输门226～229同时导通，内部基准电位VRI成为最低电平(I×RB)。

如果信号φ1上升至‘H’电平，则BIST电路42内计数器(未图示)开始进行计数，在从时刻t0至经过规定时间后的时刻t2将信号φ2以脉冲形式上升至‘H’电平。在该时刻t0～时刻t2之间使内部电源电位int.Vcc稳定。

如果信号φ2上升至‘H’电平，则信号φA2上升至‘H’电平，使图5的比较电路310激活。比较电路310比较基准电位VMR1和内部电源电位int.Vcc，将对应于比较结果的电平信号输出到交织电路324。

此外，如果信号φ2上升至‘H’电平，则BIST电路42内的计数器(未图示)重新并开始进行计数，从时刻t2经过规定时间后将信号φ3以脉冲形式上升至‘H’电平。该信号φ3在时刻t3下降。在该时刻t2～t3时进行基准电位VMR1和内部电源电位int.Vcc的比较。

响应信号φ3的下降沿，使信号φA1、φA2变成‘L’电平。由此，使差动放大器235和比较电路310被激活。

例如，如果信号按图6所示的样子变化，则在对应于该信号P3～P0＝“1000”的步骤1中，“异或”门330的输出没有激活，所以不能通过门电路334和写入控制电路342将数据写入存储电路344。

然后，即使在步骤2～步骤6中，“异或”门330的输出也没有激活，所以不能通过门电路334和写入控制电路342将数据写入存储电路344。

而在步骤7中，响应信号φ3的下降沿，如果比较电路310的比较结果的数据通过交织电路324，则“异或”门330的输出成为激活状态。响应该状态，通过门电路334和写入控制电路342将BIST电路输出信号提供给存储电路344。

以后，即使在并行测试的其他内部电源发生电路200.2～200.4中，也继续进行测试直至步骤16，以便使“异或”门330检测存储在锁存电路326和锁存电路328中的数据的不同。此时，与“异或”门330的输出无关，直到最后的步骤、本例中到步骤16，必须继续进行测试操作，也可以在所有的内部电源发生电路200.2～200.4中，在“异或”门330的输出被激活的时刻结束自测试。

如以上说明，根据半导体集成电路装置1000的结构，对于各个内部电源发生电路200.1～200.4，在半导体集成电路装置1000的内部得到用于使内部电源电位int.Vcc大致等于基准电位VMR1的信号P0～P3的值并输出到外部。因此，在内部自测试中，可以容易地求出信号P0～P3的最合适值，可以容易地调整内部电源电位int.Vcc。

如上所述，在这样的内部自测试结束后，进行程序部46内的熔丝流程处理或对非易失性存储元件的数据写入处理，以便使程序部46的输出信号PG0～PG3成为由内部自测试求出的信号P0～P3的最合适值。

通常操作时，程序部46的输出信号PG0～PG3通过切换电路202提供给内部电源电位产生电路204。例如，对应于内部电路100.1的内部电源电位产生电路204输出电平与基准电位VMR1大致相等的内部电源电位int.Vcc。

再有，在本实施例1中，在内部自测试中的16个步骤中，依次增加内部电源电位int.Vcc，但本发明并不限于此，可以依次减少内部电源电位int.Vcc，也可以将内部电源电位int.Vcc从对应于基准电平(对应于图6的VRI’＝0的电平)起依次增加至最高电平(对应于VRI’＝+7的电平)后，从基准电平起依次减少至最低电平(对应于VRI’＝7的电平)。

在以上的说明中，将存储电路340设置在测定电路300.1～300.4的内部，但在例如内部电路100.1～100.4中的某一个(例如内部电路100.4)是具有存储数据功能的存储电路的情况下，作为存储电路340，也可以使用这样的内部电路100.4。

[实施例2]

在以上说明的实施例1中，如图4说明的那样，在内部自测试期间，根据来自BIST电路42的信号来设定基准电位VR。进而，如图5所示，根据该设定的基准电位VR，由比较器310比较对内部电路100.1的电源供给布线LV1的电位电平，按照其比较结果，将BIST电路输出信号存储在存储电路334中。

但是，在以上的结构中，根据来自BIST电路42的输出信号，将从驱动电路204b提供给内部电路100.1的内部电源电位int.Vcc的电平提供给比较器235，并进行负反馈。通过该负反馈，在内部电源电位int.Vcc成为稳定的电平后，需要在图5所示的比较器310中进行与来自基准电压生成部44的电位VMR1～VMR4的比较。

因此，在图8所示的操作中，为了使这样的内部电源电位int.Vcc稳定，应使稳定期间足够长。

但是，例如在测试操作中，还有仅测试图4中说明的基准电压VR的值是否与从基准电位生成部44输出的基准电位一致就可以的情况。

这种情况下，在实施例1说明的方法中，因在稳定期间足够长，存在测试时间反而比原来需要的时间增大的问题。

于是，在实施例2中，说明通过程序，以更短的时间来检测调谐的基准电压VR的值与期望的基准电位VMR1～VMR4一致的结构。

再有，在以下的各实施例的说明中，都说明从基准电压生成部44提供基准电位VMR1～VMR4的情况，但作为基准电位VMR1～VMR4，不仅可以从集成在半导体集成电路装置1000上的基准电压生成部44供给，也可以是从半导体集成电路装置1000的外部通过端子来提供。

图9是说明本发明实施例2的内部电源电位产生电路200.1和测定电路300.1的结构的示意方框图，是与实施例1的图4和图5相对比的图。

首先，实施例2的内部电源电位产生电路200.1与实施例1的内部电源电位产生电路200.1的结构不同点在于，设置驱动电路204c来取代实施例1中的驱动电路204b。

驱动电路204c包括：开关电路SW10，接受来自基准电压生成部44的比较用基准电压(例如比较用基准电压VMR1)和对内部电路100.1的内部电源布线LV1上的电压，根据BIST电路42的控制有选择地输出其中一个；比较器235，分别在正输入节点接受开关电路SW10的输出，在负输入节点接受来自基准电位发生电路204a的基准电位VR，通过信号φA1被激活；以及P沟道MOS晶体管234，被设置在外部电源电位ext.Vcc和内部电源布线LV1之间，栅极电位由来自比较器235的输出来控制。

而且，在实施例2的测定电路300.1中，作为与实施例1的测定电路300.1的不同点，省略开关电路302，比较器310分别在正输入节点和负输入节点接受来自比较器235的输出。

其他方面与实施例1的内部电源电位产生电路200.1和测定电路300.1的结构相同，所以对于相同部分附以相同标号并不重复其说明。

参照图10，比较器235包括：恒流源CCS10，设置在内部节点n10和接地电位Vss之间，由来自BIS电路42的信号φA1激活；P沟道MOS晶体管TP11和N沟道MOS晶体管TN11，串联连接在内部节点n10和外部电源电位ext.Vcc之间；以及P沟道MOS晶体管TP12和N沟道MOS晶体管TN12，串联连接在外部电源电位ext.Vcc和内部节点n10之间。

晶体管TN11的栅极接受从开关电路SW10有选择地输出的比较用基准电位VMR1或内部电源布线LV1的电位的某一个。晶体管TN12的栅极接受来自基准电位发生电路204a的基准电压VR。晶体管TP11的栅极和晶体管TP12的栅极相互连接，并且晶体管TP11的栅极与晶体管TP11的漏极连接。

而且，晶体管TP12和晶体管TN12的连接节点与P沟道MOS晶体管234的栅极连接。

另一方面，比较器310包括：恒流源CCS20，连接在内部节点n20和接地电位Vss之间，由来自BIST电路42的信号φA2激活；P沟道MOS晶体管TP21和N沟道MOS晶体管TN21，串联连接在内部节点n20和外部电源电位ext.Vcc之间；以及P沟道MOS晶体管TP22和N沟道MOS晶体管TN22，串联连接在内部节点n20和外部电源电位ext.Vcc之间。

晶体管TN21的栅极与比较器235中的晶体管TP11和晶体管TN11的连接节点相连接。

晶体管TN22的栅极与比较器235中的晶体管TP12和晶体管TN12的连接节点相连接。

晶体管TP11和TP12接受规定的基准电位CVR来工作。

设晶体管TP21和晶体管TN21的连接节点为节点n21，设晶体管TP22和晶体管TN22的连接节点为节点n22。

比较器310还包括：锁存电路LT1，用于接受并保持节点n21和节点n22的输出；以及设置在节点n21和锁存电路LT1之间的N沟道MOS晶体管TN31和设置在节点n22和锁存电路LT1之间的N沟道MOS晶体管TN32。

晶体管TN31和晶体管TN32的栅极由来自BIST电路42的锁存电路摄取控制信号STLT来控制。

锁存电路LT1的保持数据被输出到交织电路324。

根据以上的结构，在内部自测试期间，比较器235比较来自基准电压生成部44的比较用基准电压VMR1和来自基准电位发生电路204a的基准电位VR，将与该比较结果相当的数据用比较器10放大后保持，最终提供给交织电路324。

因此，在图9所示的结构中，在内部自测试模式期间，根据从BIST电路42提供的信号来直接比较从基准电位发生电路204a输出的基准电位VR和比较用基准电压(例如电压VMR1)。因此，驱动电路204c驱动内部电源布线LV1的电平，并且等待至内部电源布线LV1的电位电平稳定，所以不必将比较结果提供给交织电路324。因此，可以在更短的时间内检测从基准电位发生电路204a输出的基准电位VR是否被设定为与比较用基准电压VMR1相当的电位。

而且，作为进行基准电压VR和比较用基准电压VMR1的比较的比较器，在通常操作中，因为使用了用于产生内部电源电压的比较器235，所以还可以防止因制造比较器235时产生的元件特性的偏差等而产生的基准电压VR和比较用基准电压VMR1的比较结果的偏差。

[实施例2的变形例1]

在以上的说明中，内部电源发生电路200.1将比外部电源电位ext.Vcc低的电位、即降压电位供给对应于内部电路100.1的内部电源布线LV1。

可是，在测试电路300.1中进行内部自测试时，也有可能进行高于外部电源电位ext、Vcc的内部电源电位的测试。

图11是说明内部电源发生电路200.1生成这样的比外部电源电位ext.Vcc高的内部电源电位情况的结构的示意方框图。

参照图11，与图10所示的驱动电路204c的结构不同，在图11所示的电路中，设置驱动电路204d来代替驱动电路204c。首先，驱动电路204d的结构与驱动电路204c的结构的不同点在于，设置电荷泵电路250来代替P沟道MOS晶体管234，该电荷泵电路由比较器235的输出来控制。

电荷泵电路250接受外部电源电位ext.Vcc和接地电位Vss，输出比外部电源电位ext.Vcc高的升压电位Vpp。

而且，不是将内部电源布线LV1的电位直接提供给开关电路SW10，而是提供内部电源布线LV1和接地电位Vss之间串联连接的电阻R1和R2的连接节点的电位电平。

因此，将以电阻R1和电阻R2的电阻比分压的电压提供给开关电路SW10。

在通常操作时，由这样的通过电阻R1和电阻R2分压的电位和从基准电位发生电路204a输出的基准电位VR的比较结果，来控制电荷泵电路250的操作。

相反，在内部自测试模式期间，比较从基准电压生成部44输出的比较用基准电位VMR1和从基准电位发生电路204a输出的基准电压VR。

因此，在通常操作状态时，由电荷泵电路250生成的升压电位Vpp和基准电压VR的比较结果，控制升压电位Vpp的电平，而在测试模式中，根据对应于内部电路100.1的电路外的其他***提供的比较用基准电位VMR1，来判定来自基准电位发生电路204a的基准电位VR的产生是否正确地产生。

如果来自基准电位发生电路204a的基准电位VR不是正确的电平，则比较器235的输出从平衡状态转移到“H”电平侧或“L”电平侧的某一侧。由下级的比较器310放大该状态，并送到锁存电路LT1。

如果通过基于来自BIST电路42的信号的调谐，来缓慢地改变从基准电位发生电路204a输出的基准电压VR进行试验，则在某一个点上比较器310的输出从“H”电平变为“L”电平(或从“L”电平变化为“H”电平)。该变化点表示从基准电位发生电路204a输出的基准电压VR变为期望的值的点。因此，通过调整对基准电位发生电路204a提供的程序输出信号，取得正确的内部发生的基准电压VR，进而可以获得正确的内部产生的基准电位VR。

再有，在通常操作中，比较器235根据由电阻R1和电阻R2构成的分压电路分压的电压来进行比较操作，而在试验操作中，不用该分压电路。但是，如果用于分压的电阻R1和R2的材质相同，则分压比自身的形成可以无误差。因此，即使进行图11中说明的测试，也可以进行非常正确的基准电位VR的调谐。

而且，由于不需要驱动内部电源布线LV1，所以可以在更短的测试时间内进行对基准电压发生电路204a生成的基准电压VR的测试。

[实施例2的变形例2]

在实施例2的变形例1中，说明了内部电源发生电路200.1生成比外部电源电位ext.Vcc高的升压电位Vpp情况下的结构。

作为内部电压发生电路生成的电压，不仅只有这样的升压电位，也有生成比接地电位Vss低的负电位、例如衬底电位-Vsub的情况。

在实施例2的变形例2中，说明在产生这样的负电位情况下可进行同样的测试的结构。

图12是将这样的实施例2的变形例2的内部电源发生电路200.1和测定电路300.1的一部分结构抽出表示的示意方框图。

实施例2的变形例2的内部电源发生电路200.1的结构与图4所示的内部电源发生电路200.1的结构的不同点首先在于设置基准电位发生电路204a来取代基准电位发生电路204a。

这里，基准电位发生电路204a的结构与图4所示的基准电位发生电路204a的结构的不同点首先在于设置开关电路SW20，以便对恒流源220供给电源电位。开关电路SW20根据来自BIST电路42的控制，有选择地将外部电源电位ext.Vcc或比上述外部电源电位ext.Vcc高的电位供给恒流源220，比上述外部电源电位ext.Vcc高的电位相当于后面说明的对应于内部电源发生电路200.1输出的负电位的规定的电位电平的绝对值。

而且，在基准电位发生电路204a中，设置对调谐电阻部TRP供给电源电位的开关电路SW22。开关电路SW22根据来自BIST电路42的控制，将接地电位Vss或内部电源发生电路200.1输出的负电压-Vsub的某一个提供给调谐电阻部TRP。

这里，提供给开关电路SW20的比外部电源电位ext.Vcc高的电位没有特别限定，例如，可以是通过外部端子从半导体集成电路装置1000的外部供给的结构。

另一方面，内部电源电位产生电路200.1的结构与图9所示的实施例1的内部电源电位产生电路200.1的结构的不同点还在于，设置驱动电路204e来取代驱动电路204b。作为该驱动电路204e与驱动电路204b的不同点，设置用于生成负电位的电荷泵电路260来取代P沟道MOS晶体管234，形成根据来自比较器235的输出，以负电位驱动电荷泵电路260将内部电源布线LV1的电位电平向负电位驱动的结构。

而且，在比较器235中，对应于恒流源CCS10来设置开关电路SW30。开关电路SW30根据来自BIST电路42的控制，将接地电位Vss或内部电源布线LV1的电位的其中一个有选择地供给恒流源CCS10。

而且，将基准电位产生电路204a的输出提供给晶体管TN11的栅极。

此外，对应于晶体管TN12的栅极，设置开关电路SW32。开关电路SW32根据BIST电路42的控制，将接地电位Vss或从电荷泵电路260输出的负电位-Vsub的绝对值所对应的电位|Vsub|有选择地提供给晶体管TN12的栅极。该电位|Vsub|也没有特别限定，例如可以形成通过外部端子从半导体集成电路装置1000的外部供给的结构。

其他结构与实施例1的内部电源产生电路200.1和测定电路300.1的结构相同，对于相同的部分附以相同标号并不重复其说明。

图13是说明在图12所示的结构中通常工作时的开关SW20～SW32的连接状态的图。

在通常工作时，对比较器235的晶体管TN12的栅极提供接地电位。另一方面，使电荷泵电路260的输出与比较器235的恒流源CCS10相耦合。而且，在基准电位产生电路204a中，开关电路SW20将外部电源电位ext.Vcc提供给恒流源220，开关电路SW22对调谐电阻部TRP提供电荷泵电路260的输出。

这样，在通常工作时，提供给比较器235的比较用的基准电压为接地电位，所以在该电位上不产生误差。

通过调节调谐电阻部TRP的电阻值，将Vcc和负电位-Vsub按照调谐电阻部TRP的值进行分压所得的电平提供给比较器235中的晶体管TN11。

提供给比较器235的该基准电位VR通过与接地电位进行比较，来控制电荷泵电路260的工作。

因此，负电位的电平如以下。

(接地电位Vss)-(恒流源220的电流值×调谐电阻值)

图14是说明在图12所示的电路中，内部自测试模式时的开关电路SW20～SW32的连接状态的电路图。

再有，以下为了简化说明，例如将从电荷泵电路260输出的负电位的电平作为-1V的电平来说明。

在内部自测试模式期间，根据BIST电路42的控制，开关电路SW22被切换到将接地电位Vss供给调谐电阻TRP一侧。而且，开关电路SW20需要将与外部电源电位ext.Vcc相比上升了负电位-Vsub的绝对值的电位、即这种情况下为电位(ext.Vcc+1)V的电位供给恒流源220。

而且，对于比较器235中的恒流源CCS10，从开关电路SW30供给接地电位Vss将相当于负电位-Vsub的绝对值的电位(例如此时为1V)。提供给比较器235的晶体管TN12的栅极，以取代来自开关电路SW32的接地电位Vss。

由此，在将内部自测试中工作时的电路的电位偏移电荷泵电路260应输出的负电位的绝对值电压(例如这里为1V)，的状态下，使比较器235等工作。因此，每当不破坏电路工作的平衡来调节调谐电阻TRP的值时，可以将测试中的电路工作切换到接地电位与电源电位之间的工作。

在该状态下，根据来自BIST电路42的信号，如果使调谐电阻TRP的值慢慢地变化来进行试验，则在某一点时比较器235的输出、即比较器310的输出存在从“H”电平变化为“L”电平(或从“L”电平到“H”电平)的点。该点表示作为调谐值的最合适的值，通过编程使来自程序部的输出信号相当于该时刻的来自BIST电路42的输出信号，从而可以从内部电源产生电路200.1输出期望的负电位电平。

通过用这样的方法进行内部自测试，每当进行应调谐的基准电位产生电路204a的输出电平和期望的内部电源电位的比较时，因为使用产生内部电源电位的比较器235，所以可以消除比较器235的制造工序中产生的元件特性偏差等的影响，进行正确的调谐。

此外，每当调谐时，不需要将内部电源布线LV1的电位电平驱动到期望的负电位，所以可以缩短调谐所需的时间。

此外，根据本结构，通过使电路工作所需的电压偏移，即使在调谐时不产生负电压，也可以维持与通常工作相同的电压关系，所以可以提高调谐的精度。

[实施例3]

图15是表示在图2所示的程序部46中设置的一例程序元件的图。

作为程序部46的存储元件，例如也可使用闪存存储器等中使用的由浮栅型的晶体管构成的存储元件。

可是，在图15中，说明使用磁阻元件的程序元件的结构。

这里，作为磁阻元件，使用图32中说明的TMR元件。

根据由使用这样的TMR元件的存储元件存储的互补数据，可以对调谐电阻部TRP提供程序信号输出。

参照图15，程序元件PGE包括串联连接在外部电源电位ext.Vcc和接地电位Vss之间的P沟道MOS晶体管TP102、N沟道MOS晶体管TN102、N沟道MOS晶体管TN104和TMR元件TMR1、以及串联连接在外部电源电位ext.Vcc和接地电位GND之间的P沟道MOS晶体管TP112、N沟道MOS晶体管TN112、N沟道MOS晶体管TN114和TMR元件TMR2。

将晶体管TP102和晶体管TN102的栅极进行耦合，将晶体管TP112的栅极和晶体管TN112的栅极进行耦合。

将晶体管TP102和晶体管TN102的连接节点称为节点n102，将晶体管TP112和晶体管TN112的连接节点称为节点n112。

将节点n102和晶体管TP112的栅极进行耦合，将节点n112和晶体管TN102的栅极进行耦合。

而且，将晶体管TN104和TMR元件TMR1的耦合节点称为节点n104，将晶体管TN114和TMR元件TMR2的耦合节点称为节点n114。

程序元件PGE还包括设置在节点n102和节点n112之间的可连接两者的传输门TMG10、以及设置在节点n104和节点n114之间的可连接两者的传输门TMG20。

程序元件PGE包括：OR电路10，接收在写入操作(程序操作)中为激活状态(“H”电平)的信号PRO和电源投入后经过规定时间后变为“H”电平的第1电源接通复位信号POR1的反向信号的信号/POR1；以及“非”门INV10，接收OR电路ORG10的输出；对构成传输门TNG10的N沟道MOS晶体管的栅极提供OR电路ORG10的输出，对构成传输门TMG10的P沟道MOS晶体管的栅极提供“非”门INV10的输出。

程序元件PGE还包括接收信号POR和信号/POR1的OR电路ORG12、以及接收OR电路ORG12的输出的“非”门INV12。将OR电路ORG12的输出提供给构成传输门TMG20的N沟道MOS晶体管的栅极，将“非”门INV12的输出提供给构成传输门TMG20的P沟道MOS晶体管的栅极。

程序元件PGE还包括设置在节点n102和第1输出节点之间的存取晶体管Tra10、以及设置在节点n112和第2输出节点之间的存取晶体管Tra12。晶体管TRa10和晶体管TRa12的栅极由读出字线RWL控制其电平。

程序元件PGE还包括写入缓冲器WBF10。写入缓冲器WBF10包括：NAND电路NAG10，在编程工作中，接收写入“L”电平时变为激活状态的信号0W和信号PRO；NAND电路NAG12，接收写入“H”电平时成为激活状态的信号1W和信号PRO；以及N沟道MOS晶体管TNW10和TNW12，串联连接在电源电位ext.Vcc和接地电位Vss之间。晶体管TNW10的栅极接收NAND电路NAG10的输出，TNW12栅极接收NAND电路NAG12的输出。

晶体管TNW10和TNW12的连接节点与节点n104耦合。

程序元件PGE还包括写入缓冲器WBF20。写入缓冲器WBF20包括：NAND电路NAG20，在编程工作中，接收写入“H”电平时变为激活状态的信号1W和信号PRO；NAND电路NAG22，接收写入“L”电平时成为激活状态的信号0W和信号PRO；以及N沟道MOS晶体管TNW20和TNW22，串联连接在电源电位ext.Vcc和接地电位Vss之间。晶体管TNW20的栅极接收NAND电路NAG20的输出，TNW22栅极接收NAND电路NAG22的输出。

晶体管TNW20和TNW22的连接节点与节点n114耦合。

程序元件PGE还包括：数字线DGL1，用于对TRM元件TMR1生成写入时的磁场；以及数字线DGL2，用于对TMR元件TMR2生成数据写入时的磁场。

数字线DGL1对于TMR元件TMR1具有图34中说明的作为写入字线的功能，数字线DGL2对于TMR元件TMR2具有图34中说明的作为写入字线的功能。

而且，从节点n104连接节点n114的布线形成连接线，用于使从写入缓冲器流出的电流值在TMR元件TMR1和TMR元件TMR2中方向相互相反。

通过这样的结构，按照写入数据的电平，TMR元件TMR1和TMR2进行数据的写入，使得只要一个为高电阻状态则而另一个为低电阻。

此外，将参考电位Vref提供给晶体管TN104和晶体管TN114的栅极。

因此，节点n104和节点n114的电位电平在达到晶体管TN104和晶体管TN114的阈值电压Vth时，不上升至电位(Vref-Vth)以上，可防止TMR元件的损坏。

由晶体管TN102和晶体管TN112及晶体管TP102和TP112来构成锁存电路。在构成该锁存电路的晶体管TN102和晶体管TN112的源极一侧设置写入互补数据的TMR元件TMR1和TMR2。也可以是在晶体管TP102和晶体管TP112的源极一侧形成设置写入互补数据的TMR元件TMR1和TMR2的结构。

在形成半导体集成电路装置1000之后，两电阻元件都被设定为电阻值小的状态，所以通过写入操作来设定，使其中一个电阻元件的电阻值变高。

图16是说明对程序元件PGE编程时和电源投入后的工作的示意图。

编程时，信号POR为“H”电平，传输门TMG10和TMG20双方为导通状态。在该状态下，通过写入缓冲器WBF10和WBF20使各TMR元件一侧的节点中流过电流，同时在数字线DGL1和DGL2双方中沿同方向流过电流。通过从该数字线DGL1或DGL2、节点n104至节点n114的布线中流过的电流而构成的磁场，来改变TMR元件的电阻值。这里，在数字线中，流过上述那样的相同方向的电流，但在TMR元件的节点n104和n114之间流过的电流由写入数据来改变其方向。

此外，布线的连接方向相反，使得两TMR元件的电流方向成为形成互补磁场的方向。

这里，假设进行使得图中左侧的TMR元件TMR1的电阻值小、而右侧的MR元件TMR2的电阻值大的写入。

下面说明来自程序元件PGE的数据读出操作。

在电源投入后，两种电源复位导通信号POR1和POR2依次被激活，信号POR2在信号POR1激活后经过一定的时间后激活。

图17是说明电源投入后信号POR1激活前的程序元件PGE的状态的示意图。

在电源投入后，如上所述，在规定的期间中，信号POR1和信号POR2都维持“L”电平，所以内部节点n102和n112通过传输门TMG10被短路，节点n104和节点n114通过传输门TMG20也被短路。

图18是说明信号POR1激活后、信号POR2激活前的程序元件PGE的状态的示意图。

首先，信号POR1上升到“H”电平后，从短路状态被释放，所以由晶体管TP102、晶体管TN102、晶体管TP112、晶体管TN112构成的锁存电路开始工作，使节点n102和节点n112的电位变成“L”电平和“H”电平的某一个。此时，由于TMR元件的电阻值不同，所以节点n102和节点n112的放电量不同，电位变化的速度不同。由此，确定锁存电路保持的数据电平。

在图16中说明的编程中，电阻值大的TMR元件TMR2一侧的通过晶体管TN112的放电量小，所以对“L”电平的抽取变弱，与该抽取弱的一侧的N沟道MOS晶体管对应的节点n112的电位偏移到高的一侧。

图19是说明信号POR1和信号POR2双方激活后的程序元件PGE的状态的示意图。

这种情况下，随着信号POR2的激活，接收信号POR2的读出字线RWL的电平变为“H”，所以存取晶体管TRa10和TRa12都为导通状态。由此，将程序元件PGE中存储的数据作为数据PO和/PO读出。

图20是说明对图15说明的程序元件PGE进行读出操作的时序图。

在时刻t1，通过半导体集成电路装置1000为电源接通状态，从外部供给的外部电源电位ext.Vcc开始上升到规定的电压。由此，在时刻t2，例如从控制部20输出第1电源接通复位信号POR1。因此，在从时刻t1至时刻t2期间，如图17中说明的那样，传输门TMG10和传输门TMG20都为导通状态。

而且，在时刻t2，如果信号POR1上升，则对应于该上升，传输门TMG10和传输门TMG20都成为图18所示的截止状态。因此，晶体管TP102、晶体管TN104、晶体管TP112和晶体管TN114构成的锁存电路开始工作。

此时，例如，如上所述，若预先编程，使TMR元件TMR2的阻值高，则因连接到晶体管TN102的源极侧的TMR元件的电阻值低，所以节点n102一侧被更强地放电至“L”电平。因此，节点n102变化为“L”电平，而节点n112变化为“H”电平。

然后，在时刻t3，如果第2电源接通复位信号POR2从时刻t1起经过规定的时间后比时刻t2延迟读取时间后激活，则如图19所示，存取晶体管TRa10和TRa20都为导通状态，输出保持在外部的数据。

根据以上的结构，使用磁阻元件，可以对内部电源产生电路的调谐数据进行非易失性地编程。

[实施例4]

在实施例3的图15所示的程序元件PGE中，通过从外部施加的磁场，预先编程，使两个TMR元件TMR1和TMR2的电阻值不同，从而非易失性地保持数据。

但是，如果是使用图2所示的程序部46的结构，被编程的数据只要写入一次就足够了，所以不一定是通过从外部提供的磁性来改变TMR元件的电阻值的结构。

即，如果省略图15所示的晶体管TN104和晶体管TN114，则在TMR元件TMR1或TMR2中，编程时施加了高电压的TMR元件会被隧道势垒TB击穿。如果进行这样的击穿，则TMR元件的电阻值变得很小，所以利用该性质，就可以非易失性地记录数据。这样的结构例如在半导体集成电路装置1000上集成的内部电路100.1～100.4中的某一个上设置MRAM的情况下，可用相同的处理来形成这样的元件，所以更有利。

图21是说明用于进行这样的操作的程序元件PGE’的结构的电路图。

与图15所示的程序元件PGE结构的不同点如下所示。

首先，省略了为了控制传输门TMG10的开闭操作而设置的OR电路ORG10，形成将信号POR1直接输入到“非”门INV10的结构。

对应于该结构，使传输门TMG10在信号POR1是“L”电平时为导通状态，而如果变成“H”电平则变为断路状态。

另一方面，还省略了为了控制传输门TMG20的开闭而设置的OR电路ORG12，将信号/OPR1直接输入到“非”门INV12。因此，传输门TMG20也在信号/POR1是“H”电平、即信号POR1是“L”电平时为导通状态，而在信号/POR1是“L”电平时为断路状态。

此外，因为不需要将TMR元件TMR1和TMR2通过来自外部的磁化来改变其电阻值，所以还可省略数字线DGL1和DGL2。

而且，连结节点n104和节点n114的布线也不需要如图15所示那样使电流的流动方向相反。

其他方面与图15所示的程序元件PGE的结构相同，所以对于相同部分附以相同标号并不再重复其说明。

图22是说明对于图21所示的程序元件PGE’进行程序操作时的各元件的状态的示意图。

在图22中，说明在节点n102上存储“H”电平情况下的操作。

这种情况下，信号0W和信号1W的电平设定如下：晶体管TNW10截止时，晶体管TNW12导通，而晶体管TNW20导通时，晶体管TNW22截止。

因此，在TMR元件TMR2上施加电源电位，在该TMR元件TMR2的隧道势垒TB下产生绝缘击穿，其电阻值变小。在图22中，将该状态表示为对TMR元件TMR2并联地附加电阻值更小的电阻BRR。

这种情况下，信号POR1为“L”电平，信号/POR1为“H”电平。因此，传输门TMG10和传输门TMG20双方为导通状态。

图24是表示图21所示的程序元件PGE’在电源投入后，电源接通复位信号POR1随着电源投入变为“H”电平状态的图。此时，传输门TMG10和传输门TMG20都为截止状态。因此，晶体管TP102、TN102、TP112和TN112构成的锁存电路开始锁存电路工作。

如上所述，TMR元件TMR2的电阻更小，所以节点n112被更强地放电到“L”电平。因此，通过使节点n112变成“L”电平来使电路达到稳定状态。因此，节点n102在编程状态中成为与写入相同的“H”电平。

图25是表示在图21所示的程序元件PGE’中进行数据读出的状态的示意图。

这种情况下，向读出字线RWL提供与电源接通复位信号POR1相比延迟规定时间的延迟电源接通复位信号DPOR1，所以存取晶体管TRa10和存取晶体管TRa12都为导通状态。对应于该状态，节点n102和节点n112的电平被作为数据P0和/P0由外部读出。

图26是说明图22～图25中说明的程序元件PGE’的读出时序图。

与图20同样，在时刻t1投入外部电源，电源电位电平开始向规定的电平上升。在此刻，如图23所示，传输门TMG10和传输门TMG20都为导通状态。

在时刻t2，电源接通复位信号POR1开始上升后，如图24所示，传输门TMG10和传输门TMG20都为截止状态。对应于该状态，进行与TMR元件TMR1和TMR2的电阻值对应的读出操作。

在时刻t3，如果从控制电路20输出与电源接通复位信号POR1相比延迟规定时间的延迟电源接通复位信号POR1，则对应于该信号，读出字线RWL为“H”电平，存取晶体管TRa10和TRa12成为导通状态。由此，进行程序元件PGE’中存储的数据的读出。

即使这样的结构，也具有与实施例3同样的效果。

[实施例5]

在以上说明中，说明了用使用了磁性隧道结的隧道磁阻元件TMR1和TMR2，来进行图2所示的程序元件46中的程序数据的非易失性存储的结构。

但是，例如在内部电路100.1是存储电路的情况下，可能使用这样的隧道磁阻元件进行用于所谓的冗余置换的不良地址的编程。

在实施例5中，说明这样的结构。

图27是说明这种存储电路100.1的结构的示意方框图。

再有，为了存储这样的用于冗余置换的不良地址而使用磁阻存储元件的结构如图1所示，不仅可适合于在一芯片上集成存储电路和逻辑电路等的情况，而且适合于在一芯片上仅集成存储电路的情况。

在存储电路中，作为存储与外部之间进行授受的数据的存储单元，可以是常规的动态型随机存取存储器的存储单元，也可以是静态型随机存取存储器的存储单元。其中，如果存储单元本身是使用隧道磁阻元件的MRAM，则可以用同一工序来形成这样的程序元件，所以更有利于集成化。

参照图27，存储电路100.1包括：用于接收来自外部的地址信号的地址信号输入节点组102；用于接收来自外部控制信号的控制信号输入节点组104；以及用于与外部间进行数据的授受的数据输入输出节点组106。

存储电路100.1还包括：接收来自地址信号输入节点组102的地址信号，并变换为相互互补的内部地址信号的地址缓冲器110；接收来自控制信号输入节点组104的信号的控制信号输入缓冲器112；接收来自控制信号输入缓冲器112是信号，输出用于控制存储电路100.1的内部工作的控制信号的控制电路120；以及将多个存储单元MC配置成矩阵状的存储单元阵列130.1。

存储单元阵列130.1从存储单元行来看，被分成配置了正规的存储单元行的正规存储单元行区域NR、以及配置了冗余存储行的备用存储单元行区域SR。存储单元阵列130.1从存储单元列来看，被分成配置了正规的存储单元列的正规存储单元列区域NC、以及配置了冗余存储列的备用存储单元列区域SC。

对应于存储单元阵列130.1的各个行，设置字线WL，对应于存储单元阵列130.1的存储单元，设置位线BL。在位线BL和字线WL的交点上设置存储单元MC。在图27中，仅抽出表示一个存储单元MC。

此外，将与存储单元阵列130.1同样结构的存储单元阵列设置多个，设各存储单元阵列作为所谓的‘块’来进行工作。在图27中，还将另外再设有一个存储单元阵列130.2的情况作为例子示出。设块的选择也根据地址信号来进行。

存储电路100.1还包括：受控制电路120控制，按照来自地址缓冲器110的内部地址信号，生成用于选择对应的存储单元行(字线WL)的信号的行解码器132；根据来自地址缓冲器110的内部地址信号和预先存储的不良地址的比较结果，选择冗余行，并且用于禁止选择正规存储行的冗余行解码器134；按照来自行解码器132的行选择信号，驱动对应的字线的电位电平的字线驱动器136；以及根据来自冗余行解码器134的信号，驱动对应的冗余行的字线的字线驱动器138。

存储电路100.1还包括：按照来自地址缓冲器110的内部列地址信号，选择存储单元阵列130.1中的正规存储单元列的列解码器142；按照来自地址缓冲器110的内部列地址，选择冗余存储单元列，并且禁止选择正规存储单元列的冗余列解码器144；按照来自列解码器142或冗余列解码器144的列选择信号YS，选择对应的存储单元列(位线BL)，进行数据的读出或数据的写入的读取放大器-输入输出电路150；以及从读取放大器-输入输出电路150接收读出数据并提供给数据输入输出节点组106，或接收来自数据输入输出节点组106的数据，提供给读取放大器-输入输出电路150的数据输入输出缓冲器160。

图28是表示在图27所示的冗余行解码器中，比较预先编程的不良地址和输入的内部地址的比较电路135的抽样示意方框图。

从地址缓冲器110按照上述输入的地址信号来提供内部行地址信号RA0～RAn、和与这些内部地址信号RA0～Ran分别具有互补电平的信号/RA0～/RAn。

例如，对应于内部行地址信号RA0、/RA0，设置程序电路RPG0。在程序电路RPG0和接地电位Vss之间，设置晶体管TRa32，晶体管TRa32的栅极接收信号/RA0。而在程序电路RPG0和接地电位Vss之间，设置N沟道MOS晶体管TRa42，晶体管TRa42的栅极接收内部行地址信号RA0。

对应于其他各个内部行地址信号RAi、/RAi(i＝2～n)，也设置与程序电路RPG0具有同样结构的程序电路PGi、和晶体管TRa32及TRa42。

如后面说明所述，程序电路RPG0在预先存储的数据和内部行地址信号RA0、/RA0不一致的情况下，使共用节点CNL放电。其他的程序电路RPGi也同样。

比较电路135还包括：按照预充电信号/PC，使节点CNL预充电至“H”电平的P沟道MOS晶体管TP300；输入端接收节点CNL的电平的“非”门INV300；以及与晶体管TP300并联连接，使栅极接收“非”门INV300的输出的P沟道MOS晶体管TP302。

“非”门INV300的输出作为表示预先存储的不良地址和内部地址信号RA0、/RA0、～RAn、/RAn是否一致的信号H/M被输出。

图29是说明图28所示的程序电路RPG0的结构的电路图。

其他程序电路的其基本结构是同样的。

程序电路RPG0包括：设置在内部节点n300和电源电位之间，按照锁存预充电信号/LPC，将节点n300向“H”电平驱动的P沟道MOS晶体管TP310；串联连接在节点n300和内部节点n302之间的P沟道MOS晶体管TP202；N沟道MOS晶体管TN202；TMR元件TMR21；以及串联连接在节点n300和节点n302之间的P沟道MOS晶体管TP212、N沟道MOS晶体管TN212和TMR元件TMR22。节点n302通过开关电路SW300与接地电位Vss或电源电位选择性地耦合。

将晶体管TP202和晶体管TN202的耦合节点称为节点N202，将晶体管TN202和TMR元件TMR21的连接节点称为节点N204。同样，将晶体管TP212和晶体管TN212的连接节点称为节点N212，将晶体管TN212和TMR元件TMR22的连接节点称为节点N214。

将晶体管TP202和晶体管TN202的栅极相互连接，并且将晶体管TN202的栅极与节点N212耦合。

将晶体管TP212的栅极和晶体管TN212的栅极相互连接，并且将晶体管TP212的栅极与节点N202连接。

节点N202按照写入控制信号WS，通过导通状态的存取晶体管TRa20接收程序信号PA，节点n212按照写入控制信号WS，通过导通状态的存取晶体管TRa22接收程序信号/PA。

程序电路RPG0还包括：设置在共用节点和晶体管TRa32之间，栅极与节点N202耦合的N沟道MOS晶体管TRa30；以及设置在共用节点CNL和晶体管TRa42之间，栅极与节点N212耦合的晶体管TRa40。

在对不良地址进行编程的程序工作中，开关SW30被切换到将电源电位供给节点n302一侧。在该状态下，信号WS为“H”电平，晶体管TRa20和TRa22都为导通状态后，例如在信号PA为“H”电平，信号/PA为“L”电平的情况下，晶体管TN212成为导通状态，在TMR元件TMR22上施加高电压。

因此，TMR元件22的隧道势垒TB造成绝缘击穿，TMR元件TMR22的电阻值变小。

另一方面，在存储的不良地址和内部行地址的比较操作中，开关SW30被切换到将接地电位供给节点n302一侧。在该状态下，在锁存预充电信号/LPC为“L”电平后，节点N212通过电阻值更小的TMR元件TMR22与接地电位耦合，节点N212为“L”电平、节点N202为“H”电平从而使电路状态稳定。

因此，在进行了上述程序操作的状态下，信号/LPC变成“L”电平，晶体管TRa30成为导通状态，晶体管TRa40成为截止状态。

这里，在信号/RA0为“L”电平，信号RA0为“H”电平时，共用节点CNL放电而成为“L”电平。

但是在信号/RA0为“L”电平，信号/RA0为“H”电平时，节点CLN由预充电信号/PC来维持已充电至“H”电平的状态。因此，信号H/M在预先存储的不良地址和输入的内部行地址信号RA0、/Ran一致的情况下变为“L”电平，而在不一致时变为“H”电平。

图30是说明图28所示的比较电路135工作的时序图。

在图30中，说明程序电路存储了行地址，由此进行的已编程的不良行地址与内部行地址信号之间的比较操作。

此时，在时刻1，随被控制信号激活的存储器的指示，信号/LPC与信号/PC都向“L”电平变化。而在时刻2若指定“块”激活，则被选择的“块”的标记BAFL呈“H”电平，随着此“块”的激活，信号/PC变为“H”电平，进而进行已编程的不良地址与内部行地址之间的比较。由此结果决定信号H/M的电平，并由此选择对应的字线。

进行这种工作是为了在行系操作时激活行系编程电路RPG0～RPGn，即，不是在电源投入后而是在存储器被激活后使信号/LPC呈“L”电平、共有节点CNL充电，其目的是防止程序电路在激活工作中因漏电电流引起的耗电增加。

图31是说明图28所示的比较电路135工作的第二时序图。

在图31中，说明程序电路存储了行地址，由此进行的已编程的不良行地址与内部行地址信号之间的比较操作。

此时，在时刻1，存储器被控制信号激活，且在时刻2“块”也被激活，由此，信号/LPC与信号/PC都向“L”电平变化。而若在时刻3与时刻4指定列存取，则在被选择的“块”中信号/PC变为“H”电平，进而进行已编程的不良行地址与内部行地址之间的比较，由此结果决定信号H/M的电平，并由此选择对应的字线。

进行这种工作的目的与行系的工作相同，是为了防止在编程电路的激活工作中因漏电电流引起的耗电增加。

再有在图29中，在晶体管TP202和晶体管TP212的源极一侧也可以设置写入互补数据的TMR元件TMR1和TMR2。

Claims

1.一种半导体集成电路装置，包括：

2.如权利要求1的半导体集成电路装置，其中：

所述比较电路在通常操作时，比较所述内部电位产生电路输出的所述内部电位和对应于所述电平设定信号的电平，

所述内部电位产生电路还包含电位控制电路，该电位控制电路按照所述比较电路的输出来调节所述内部电位的电平。

3.如权利要求2的半导体集成电路装置，其中：

所述内部电位产生电路还包含第1切换电路，该切换电路接受所述内部电位产生电路输出的所述内部电位和所述比较用基准电位，按照操作模式，有选择地将其中之一提供给所述比较电路。

4.如权利要求2的半导体集成电路装置，其中：

所述内部电位产生电路还包含基准电位发生电路，该基准电位发生电路接受所述电平设定信号，将其变换成对应于所述电平设定信号的电平后提供给所述比较电路。

5.如权利要求4的半导体集成电路装置，其中：

所述内部电位产生电路还包含第2切换电路，该第2切换电路在所述测试操作中，将来自所述测试控制电路的所述多个电平设定信号依次提供给所述基准电位发生电路，在所述通常操作中，将预先确定的电平设定信号提供给所述基准电位发生电路。

6.如权利要求1的半导体集成电路装置，其中：

所述测定电路包含用于保持表示所述测定结果的信息的存储电路，

所述传送电路将所述存储电路中存储的所述测定结果传送给所述测试控制电路。

7.如权利要求1的半导体集成电路装置，其中：

所述内部电路是存储电路，

所述存储电路包括：

正规的存储单元阵列；

冗余存储单元阵列；

预先存储所述正规的存储单元阵列中的不良地址的程序电路；

根据所述程序电路中存储的所述不良地址和从所述内部电路的外部提供的地址信号的比较结果，来选择所述正规的存储单元阵列和所述冗余存储单元阵列的其中一个存储单元的存储单元选择电路；

所述程序电路包括：

锁存电路，通过所述第1和第2电源节点来接受电源电位，随电源投入而被激活；以及

第1及第2隧道磁阻元件，分别设置在所述第1及第2电源节点和所述锁存电路之间。

8.一种半导体集成电路装置，包括：

所述锁存电路随所述锁存电路的电源投入而被激活，

9.如权利要求8的半导体集成电路装置，其中：

所述程序电路还包含在电源投入后的规定期间内使所述锁存电路无效的无效化部件。

10.如权利要求8的半导体集成电路装置，其中：

所述程序电路通过施加比通常操作高的电压来击穿所述隧道磁阻元件，从而存储数据。

11.一种半导体集成电路装置，包括：

12.如权利要求11的半导体集成电路装置，其中：

所述内部电位产生电路还包括第1切换电路，该第1切换电路接受所述内部电位产生电路输出的所述内部电位和所述比较用基准电位，按照操作模式，将有选择地将其中之一提供给所述比较电路。

13.如权利要求11的半导体集成电路装置，其中：

所述内部电位产生电路还包括基准电位发生电路，该基准电位发生电路接受所述电平设定信号，将其变换成对应于所述电平设定信号的电平后提供给所述比较电路。

14.如权利要求11的半导体集成电路装置，其中：

所述内部电位比外部电源电位高，

所述内部电位产生电路包括将所述外部电源电位升压的升压电路。

15.如权利要求11的半导体集成电路装置，其中：

所述内部电位比接地电位低，

所述内部电位产生电路包括接受外部电源电位和所述接地电位并进行降压来生成负电位的负电位生成电路。