CN1258224C - 低电压操作的单一多晶硅快闪存储单元结构及其阵列 - Google Patents
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Abstract
一种用于低电压操作的单一多晶硅快闪存储单元结构及其阵列架构。此存储单元以深层第一导电型离子掺入阱作为衬底。有一第二导电型离子掺入阱位于此深层第一导电型离子掺入阱之上，而电荷储存区则位于此第二导电型离子掺入阱之上，并依序由下而上为第一绝缘层，陷阱层与第二绝缘层。栅极则位于电荷储存区之上。第二导电型离子源极区与第二导电型离子漏极区位于第二导电型离子掺入阱中，并分别邻接电荷储存区的不同侧。第一导电型离子掺入区则包围第二导电型离子源极区与至少部分的第一绝缘层的底部。
Description
技术领域
本发明涉及一种存储单元结构及其阵列架构，特别涉及一种快闪存储单元结构及其阵列架构。
背景技术
非易失性存储器中，快闪存储器存储单元(flash memory cell)之所以能编程(Program)，主要利用各种操作方法(例如沟道热电子注入(Channel HotElectron Injection)，F-N隧穿效应(Fowler-Nordheim tunneling)等方式)将电子写入至浮置栅极(Floating Gate)中，提高存储器存储单元的临界电压。至于擦除(Erase)时则是将电子从浮置栅极中拉出，降低存储器存储单元的临界电压。
为了达到写入与擦除等操作，载流子必须越过或穿过所建立的浮置栅极与元件其他接点间的绝缘体势垒，因此电子可在氧化层内进行传导是堆叠栅极(Stacked Gate)式存储器能操作的基本机制。请参照图1，其图示现有的快闪存储单元的热电子注入示意图，快闪存储单元10在控制栅极12与漏极14加入适当的正电压，如此，快闪存储单元10导通，并且为高漏极电压的情况，沟道中的载流子由源极16向漏极14移动，且在漏极14处被高沟道电场所加速。一旦载流子进入高电场区域，载流子将被加速以进行一连串的碰撞，载流子与硅晶格碰撞后将产生电子空穴对，此电子空穴对又再次被电场加速并进行再一次的碰撞。在这些高动能的载流子中，配合适于载流子注入的氧化层电场，使得部分载流子横越二氧化硅层18而注入浮置栅极20，而使浮置栅极20储存所注入的载流子。
但是，快闪存储单元10以热电子注入模式来储存数据，在编程中必须是在快闪存储单元10为导通的情况，所以在快闪存储单元10的沟道会形成沟道电流，如此将会造成快闪存储单元10的功率消耗的问题。
为解决上述的高功率消耗的问题，快闪存储单元可采用F-N穿隧操作的模式，如图2图示的现有快闪存储单元的F-N穿隧示意图所示。但F-N穿隧操作需要高电压，将增加升压电路设计的困难。
上述快闪存储单元30(参考图2)所构成的存储器阵列(Array)如图3A与3B分别图示现有快闪存储器的位线连接方式的结构图与对应电路图所示。在图3A中，快闪存储单元30都制造在相同的一个N阱区11，当对一个快闪存储单元30进行编程操作时，位线13所提供的电源能量将会影到连接相同位线13但未被选取的快闪存储单元30，例如位线13输入5V，在其他未选取的快闪存储单元30的漏极(连接到N阱区11)将会存在略低于5V左右的电压。这使得具有N个区段(Sectors)，每一个区段具有M个字线(即快闪存储单元30的数目)，将在自身的区段部分形成M-1个干扰，而在其他区段形成M*P/E cycle times(周期数，即每一区段编程的平均干扰次数)*(N-1)，因此整个编程位线干扰为M*P/E cycle times*(N-1)+(M-1)。
相同的，在进行擦除(Erase)时，亦有擦除位线干扰的情形，所不同的在擦除为整区段进行，而非一个个的进行，当快闪存储单元30的漏极端加入-8V电压时，也将使得整个N阱11区电压维持在-8V左右，因此对于其他区段部分产生擦除位线干扰有P/E cycle times(周期数)*(N-1)。
上述编程位线干扰或擦除位线干扰，将会直接影响到快闪存储单元的数据的储存能力，而造成数据流失情形。此外，在图3B中，位线13连接到每一个快闪存储单元30的源极与P型离子区域(或称为浅P阱区(ShallowP-well))15(参考图3A)，将在快闪存储单元30的源极端形成一寄生电容17，因此在读取数据时，这些寄生电容17将造成较大的位线负载(BL Loading)，因此使得读取数据的速度降低。
发明内容
因此本发明的目的在于提供一种用于低电压操作的单一多晶硅快闪存储单元结构及其阵列架构，其可以解决现有快闪存储单元的高功率消耗与高电压操作的问题，并且由于存储单元结构仅需使用一层多晶硅，有别于现有双层多晶硅堆叠结构，故可简化工艺步骤。
本发明的另一目的在于提供一种分离式位线结构的快闪存储单元，用以避免上述位线负载的产生。
本发明的再一目的是提出另一种分离式位线结构的快闪存储单元，更能进一步有效减少编程位线干扰或擦除位线干扰。
本发明提供一种用于低电压操作的单一多晶硅快闪存储单元结构，此快闪存储单元包括一深层第一导电型离子掺入阱、一第二导电型离子掺入阱、一电荷储存区、一栅极、一第二导电型离子源极区、一第一导电型离子掺入区与一第二导电型离子漏极区。深层第一导电型离子掺入阱作为存储单元的衬底。第二导电型离子掺入阱位于深层第一导电型离子掺入阱之上。电荷储存区位于第二导电型离子掺入阱之上，并依序由下而上包括一第一绝缘层，一陷阱层与一第二绝缘层。栅极，位于电荷储存区之上。第二导电型离子源极区位于第二导电型离子掺入阱中，邻接电荷储存区。第一导电型离子掺入区位于第二导电型离子掺入阱中，并包围第二导电型离子源极区与至少部分第一绝缘层的底部。以及，第二导电型离子漏极区位于第二导电型离子掺入阱中，并邻接于第一导电型离子掺入区与电荷储存区。
本发明提供另一种用于低电压操作的单一多晶硅快闪存储单元结构，此快闪存储单元包括一深层第一导电型离子掺入阱、一第二导电型离子掺入阱、一浅层第一导电型离子掺入阱、一电荷储存区、一栅极、一第二导电型离子源极区、一第二导电型离子漏极区以及一第二导电型离子掺入区。深层第一导电型离子掺入阱作为存储单元的衬底。第二导电型离子掺入阱位于深层第一导电型离子掺入阱之上。浅层第一导电型离子掺入阱位于第二导电型离子掺入阱之上。电荷储存区位于浅层第一导电型离子掺入阱之上，并依序由下而上包括一第一绝缘层，一陷阱层与一第二绝缘层。栅极位于电荷储存区之上。第二导电型离子源极区位于浅层第一导电型离子掺入阱中，邻接电荷储存区的一侧。第二导电型离子漏极区位于浅层第一导电型离子掺入阱中，邻接电荷储存区除此侧外的另一侧。以及，第二导电型离子掺入区围绕第二导电型离子漏极区底部四周，并贯穿浅层第一导电型离子掺入阱直至第二导电型离子掺入阱中。
本发明提供一种用于低电压操作的单一多晶硅快闪存储单元的阵列架构，其包括：一深层第一导电型离子掺入阱、一第一导电型离子掺入阱、一第二导电型离子掺入阱、一浅层第一导电型离子掺入阱、一存储单元区段、一位线选择元件、一隔离区、一主位线、以及一次位线。第一导电型离子掺入阱位于深层第一导电型离子掺入阱之上。第二导电型离子掺入阱位于深层第一导电型离子掺入阱之上，邻接第一导电型离子掺入阱的一侧。浅层第一导电型离子掺入阱位于第二导电型离子掺入阱之上。存储单元区段包括数个存储单元，每一存储单元包括一电荷储存区，位于浅层第一导电型离子掺入阱之上，并依序由下而上包括一第一绝缘层，一陷阱层与一第二绝缘层；一栅极位于电荷储存区之上；一第二导电型离子源极区位于浅层第一导电型离子掺入阱中，邻接电荷储存区的一侧；一第二导电型离子漏极区位于浅层第一导电型离子掺入阱中，邻接电荷储存区除此侧外的另一侧；以及，一第二导电型离子掺入区，围绕第二导电型离子漏极区底部四周，并贯穿浅层第一导电型离子掺入阱直至第二导电型离子掺入阱中。位线选择元件具有第一端、第二端与栅极端，其中，位线选择元件的第一端与第二端位于第一导电型离子掺入阱中，位线选择元件的栅极端位于第一导电型离子掺入阱之上，位线选择元件用以控制相对应的存储单元区段的运行。隔离区位于存储单元区段与相对应的位线选择元件之间。主位线电连接至位线选择元件的第一端。以及，一次位线电连接至位线选择元件的第二端，并分别电连接至相对应的存储单元区段中的这些存储单元。
本发明提供一种用于低电压操作的单一多晶硅快闪存储器，其包含有：
一存储单元区段位于一第一导电型的第一离子阱上，且该第一离子阱位于一第二导电型的衬底上，其中每一个存储单元包含有一氧化-氮化-氧化层位于该第一离子阱上，以及一栅极位于该氧化-氮化-氧化层上；
一第二导电型的第二离子阱位于该衬底上并与该第一离子阱相连接；以及
一位线选择元件位于该存储单元区域的一端且位于该第二离子阱中，其中该位线选择元件具有一第一端以一子位线电连接至每一该存储单元的源极，以及一第二端电连接于一主位线，且其中每一该存储单元的源极由一第一导电型的第一离子掺杂区域以及一环绕于该第一离子掺杂区域的第二导电型的第二离子掺杂区域所组成，该第二离子掺杂区域与该第一离子掺杂区域彼此电短路相接。
本发明提供一种用于低电压操作的单一多晶硅快闪存储器，其包含有：
一第一导电型的第一离子阱位于一第一导电型的衬底上；
一第二导电型的第二离子阱位于该衬底上并与该第一离子阱相连接；
一第一导电型的第三离子阱位于该第二离子阱上；
一存储单元区段包含有多个存储单元位于该第三离子阱上，其中每一该存储单元包含有一氧化-氮化-氧化层位于该第三离子阱上，一栅极位于该氧化-氮化-氧化层上，以及一源极与一漏极位于该第三离子阱中，又其中一离子掺杂区域位于该漏极下方并环绕于该漏极，并贯穿该第三离子阱直至该第二离子阱中，且该离子掺杂区域电连接于该漏极；以及
一位线选择元件位于该存储单元区域的一端且位于该第一离子阱中，其中该位线选择元件具有一第一端以一子位线电连接至每一该存储单元的源极，以及一第二端电连接于一主位线。
附图说明
图1显示现有快闪存储单元的热电子注入示意图；
图2显示现有快闪存储单元的F-N穿隧示意图；
图3A与3B分别显示现有快闪存储器的位线连接方式的结构图与对应电路图；
图4显示本发明的快闪存储单元的结构示意图；
图5显示本发明的另一种快闪存储单元的结构示意图；
图6显示本发明的优选实施例的使用快闪存储单元的存储器架构示意图；以及
图7显示对应于图6的电路图。
附图中的附图标记说明如下：
10，30，50 快闪存储单元 11 N阱
12，34 控制栅极 13 位线
14 漏极 15，42 P型离子区域
16 源极 17，150 寄生电容
18，8 二氧化硅层 20，36 浮置栅极
22 衬底 40 电子
26，52，102 深层P型离子掺入阱 28，54 N型离子掺入阱
56 电荷储存区 57 栅极
58，62 绝缘层 60 陷阱层
64 N型离子源极区 66 N型离子漏极区
68 P型离子掺入区 70 导体
72，108 浅层P型离子掺入阱 74 N型离子掺入区
100 存储器 104 P型离子掺入阱
106 N型离子掺入阱 110 存储单元区段
112 存储单元 114 位线选择元件
116 隔离区 118 主位线
120 次位线
具体实施方式
为了解决上述问题，因此提供另一种结构可降低操作所需要的电压，如图4显示的本发明的快闪存储单元的结构示意图所示。
在图4中，快闪存储单元50中的深层P型离子掺入阱52作为快闪存储单元50的衬底，N型离子掺入阱54位于深层P型离子掺入阱52之上，电荷储存区56位于N型离子掺入阱54之上，并依序由下而上包括绝缘层(为氧化硅层)58、陷阱层(为氮化物)60与绝缘层(为氧化硅层)62，栅极57位于电荷储存区56之上，N型离子源极区64位于N型离子掺入阱54中，并邻接电荷储存区56，P型离子掺入区68位于N型离子掺入阱54中，并包围N型离子源极区64与绝缘层62的底部的一部分，N型离子漏极区66位于N型离子掺入阱54中，并邻接于P型离子掺入区68与电荷储存区56。
其中，N型离子漏极区66的掺杂浓度大于N型离子掺入阱54。快闪存储单元50更包括一导体70，此导体70贯穿N型离子源极区64，并电连接N型离子源极区64与P型离子掺入区68(此导体70亦可和N型离子源极区64与P型离子掺入区68做电连接，导体70不需要贯穿N型离子源极区64)。
在图4中，快闪存储单元50的操作方法如下：首先，当要擦除快闪存储单元50的数据时，施加3～7V的电压于栅极57，施加-7～-3V的电压于N型离子漏极区66，并浮置N型离子源极区64。其次，当编程快闪存储单元50的数据时，施加-7～-3V的电压于栅极57，施加3～7V的电压于N型离子源极区64，并浮置N型离子漏极区66。以及，当读取快闪存储单元50的数据时，施加1～5V的电压于栅极57，施加0.5～2V的电压于N型离子漏极区66，并施加0V于N型离子源极区64。
根据上述，快闪存储单元50利用F-N穿隧的操作模式来编程或擦除数据，快闪存储器50不需要在导通的情况下由沟道电流提供电子，所以可以解决快闪存储器50的功率消耗的问题，并且在栅极57与N型离子漏极区66可提供更低的操作电压(如施加3V的电压于栅极57，施加-7V的电压于N型离子漏极区66，操作电压为10V)，但可使快闪存储单元50进行编程或擦除数据。
图5显示本发明的另一种快闪存储单元的结构示意图。在图5中，快闪存储单元50中的深层P型离子掺入阱52作为快闪存储单元50的衬底，N型离子掺入阱54位于深层P型离子掺入阱52之上，浅层P型离子掺入阱72位于N型离子掺入阱54之上，电荷储存区56位于浅层P型离子掺入阱72之上，并依序由下而上包括绝缘层(为氧化硅层)58、陷阱层(为氮化物)60与绝缘层(为氧化硅层)62，栅极57位于电荷储存区56之上，N型离子源极区64位于浅层P型离子掺入阱72中，并邻接电荷储存区56的一侧，N型离子漏极区66位于浅层P型离子掺入阱72中，并邻接电荷储存区56的另一侧，N型离子掺入区74围绕N型离子漏极区66的底部四周，并贯穿浅层P型离子掺入阱72直至N型离子掺入阱54中。
其中，N型离子漏极区66的掺杂浓度大于N型离子掺入阱74。快闪存储单元50更包括一导体70，此导体70贯穿N型离子源极区64，并电连接N型离子源极区64与浅层P型离子掺入阱72(此导体70亦可和N型离子源极区64与P型离子掺入区72做电连接，导体70不需要贯穿N型离子源极区64)。
在图5中，快闪存储单元50的操作方法如下：首先，当要擦除快闪存储单元50的数据时，施加3～7V的电压于栅极57，施加-7～-3V的电压于N型离子漏极区66，并浮置N型离子源极区64。其次，当编程快闪存储单元50的数据时，施加-7～-3V的电压于栅极57，施加3～7V的电压于N型离子源极区64，并浮置N型离子漏极区66。以及，当读取快闪存储单元50的数据时，施加1～5V的电压于栅极57，施加0.5～2V的电压于N型离子漏极区66，并施加0V于N型离子源极区64。
根据上述，快闪存储单元50利用F-N穿隧的操作模式来编程或擦除数据，快闪存储器50不需要在导通的情况下由沟道电流提供电子，所以可以解决快闪存储器50的功率消耗的问题，并且在栅极57与N型离子漏极区66可提供更低的操作电压(如施加3V的电压于栅极57，施加-7V的电压于N型离子漏极区66，操作电压为10V)，便可使快闪存储器50进行编程或擦除数据。
图6显示本发明的优选实施例的使用快闪存储单元的存储器架构示意图。在图6中，存储器100的架构如下：P型离子掺入阱104位于深层P型离子掺入阱102之上，N型离子掺入阱106位于深层P型离子掺入阱102之上，并邻接P型离子掺入阱104的一侧，浅层P型离子掺入阱108位于N型离子掺入阱106之上，存储单元区段(Sectors)110包括数个存储单元112，位线选择元件114具有第一端、第二端与栅极端、其中，位线选择元件114的第一端与第二端位于P型离子掺入阱104中，位线选择元件114的栅极端位于P型离子掺入阱104之上，位线选择元件114用以控制相对应的存储单元区段110的运行，隔离区116位于存储单元区段110与相对应的位线选择元件114之间，主位线118电连接至位线选择元件114的第一端、次位线120电连接至位线选择元件114的第二端，并分别电连接至相对应的存储单元区段110中的每个存储单元112。其中，每一个存储单元112的结构如同图5所示。
图7显示对应于图6的电路图，在图6中以快闪存储单元10所构成的存储单元阵列可以图7的电路形式表示之。
以图6显示结构说明可以解决位线负载的产生，在此对主位线118提供0V电压，并假设要读取存储单元112，则可控制位线选择元件114导通，而另一控制位线选择元件(未图示)不导通，而使次位线120与主位线118等电位，但另一次位线(未图示)为悬置状态，所以对如存储单元区段没有选择到的区段(未图示)，其所有的存储单元为无运行状态，所以不会产生寄生电容150(参考图7)，因此不会在未选取的区段上有位线负载的产生，减低了读取操作时主位线118的负载效应。
由深层P型离子掺入阱102、P型离子掺入阱104与N型离子掺入阱106所构成，其与图3A的单一N阱11不同，而由P型离子掺入阱104与N型离子掺入阱106并排构成，至于存储单元112是设计在N型离子掺入阱106内部，以多个存储单元为一存储单元区段110，此外在设计上亦可使一个或多个区段来形成于相同的一个N型离子掺入阱106上，例如相邻任意两个的存储单元区段就可以同一个N型离子掺入阱106使用。但是位线选择元件114则设计位于P型离子掺入阱104内部。至于隔离区116则位于P型离子掺入阱104与N型离子掺入阱106之间，用以隔离每一区段的存储单元112与位线选择元件114。至于主位线118亦以电连接到位线选择元件114的一端，而次位线120则电连接到一存储单元区段110所有存储单元的源极端与位线选择元件114的另一端。
由于，进一步设计P型离子掺入阱104隔离两个N型离子掺入阱，所以每一区段存储单元110都设计在不同的N型离子掺入阱106中并以P型离子掺入阱104分离，因此现有共用相同一个N阱11(参考图3A)所产生的编程位线干扰与擦除位线干扰都会消失，只有在相同的N型离子掺入阱106所进行单一的编程会有(M-1)个编程位线干扰产生，因此大大的降低所遭受的干扰情形。
因此，本发明的特征是可以解决快闪存储单元的高功率消耗高电压操作的问题，并且由于存储单元结构仅需使用一层多晶硅，可简化其工艺步骤。
本发明的另一特征是分离式位线结构的快闪存储单元，以主位线与次位线连接以一位线选择元件控制，而使选定的区段的次位线与主位线等电位，所以避免上述位线负载的产生。
本发明的再一特征是利用不同P型离子掺入阱与N型离子掺入阱上，以形成位线选择元件与存储单元，以有效隔开每一存储单元区段共用同一N型离子掺入阱情形，所以能减少编程位线干扰或擦除位线干扰。
综上所述，虽然本发明已以一优选实施例公开如上，但是其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，可作各种更改与润饰，因此本发明的保护范围应当以所附权利要求所界定的为准。
Claims (21)
1.一种用于低电压操作的单一多晶硅快闪存储单元结构，其包含有：
一深层第一导电型离子掺入阱，作为该存储单元的衬底；
一第二导电型离子掺入阱，位于该深层第一导电型离子掺入阱之上；
一浅层第一导电型离子掺入阱，位于该第二导电型离子掺入阱之上；
一电荷储存区，位于该浅层第一导电型离子掺入阱之上，并依序由下而上包含有一第一绝缘层、一陷阱层与一第二绝缘层；
一栅极，位于该电荷储存区之上；
一第二导电型离子源极区，位于该浅层第一导电型离子掺入阱中，邻接该电荷储存区的一侧；
一第二导电型离子漏极区，位于该浅层第一导电型离子掺入阱中，邻接该电荷储存区除该侧外的另一侧；以及
一第二导电型离子掺入区，围绕该第二导电型离子漏极区底部四周，并贯穿该浅层第一导电型离子掺入阱直至该第二导电型离子掺入阱中，使得该第二导电型离子漏极区与该第二导电型离子掺入阱相连接。
2.如权利要求1所述的用于低电压操作的单一多晶硅快闪存储单元结构，其中该第二导电型离子漏极区的掺杂浓度大于该第二导电型离子掺入阱。
3.如权利要求1所述的用于低电压操作的单一多晶硅快闪存储单元结构，更包含有一导体，该导体贯穿该第二导电型离子源极区。
4.如权利要求1所述的用于低电压操作的单一多晶硅快闪存储单元结构，更包含有一导体，该导体电连接该第二导电型离子源极区与该浅层第一导电型离子掺入阱。
5.如权利要求1所述的用于低电压操作的单一多晶硅快闪存储单元结构，其中该第一绝缘层与该第二绝缘层中至少有一为氧化硅层。
6.如权利要求1所述的用于低电压操作的单一多晶硅快闪存储单元结构，其中该陷阱层包含有氮化物。
7.一种用于低电压操作的单一多晶硅快闪存储单元的阵列架构，其包含有：
一深层第一导电型离子掺入阱；
一第一导电型离子掺入阱，位于该深层第一导电型离子掺入阱之上；
一第二导电型离子掺入阱，位于该深层第一导电型离子掺入阱之上，邻接该第一导电型离子掺入阱的一侧；
一浅层第一导电型离子掺入阱，位于该第二导电型离子掺入阱之上，与该第二导电型离子掺入阱邻接该第一导电型离子掺入阱的同一侧；
一存储单元区段，包含有多个存储单元，每一存储单元包含有：
一电荷储存区，位于该浅层第一导电型离子掺入阱之上，并依序由下而上包含有一第一绝缘层、一陷阱层与一第二绝缘层；
一栅极，位于该电荷储存区之上；
一第二导电型离子源极区，位于该浅层第一导电型离子掺入阱中，邻接该电荷储存区的一侧；
一第二导电型离子漏极区，位于该浅层第一导电型离子掺入阱中，邻接该电荷储存区除该侧外的另一侧；以及
一第二导电型离子掺入区，围绕该第二导电型离子漏极区底部四周，并贯穿该浅层第一导电型离子掺入阱直至该第二导电型离子掺入阱中，用以连接第二导电型离子漏极区与该第二导电型离子掺入阱；
一位线选择元件，具有第一端、第二端与栅极端，其中，该位线选择元件的第一端与第二端位于该第一导电型离子掺入阱中，该位线选择元件的栅极端位于该第一导电型离子掺入阱之上，该位线选择元件用以控制相对应的该存储单元区段的运行；
一隔离区，位于该存储单元区段与相对应的该位线选择元件之间；
一主位线，电连接至该位线选择元件的第一端；以及
一次位线，电连接至该位线选择元件的第二端，并分别电连接至相对应的该存储单元区段中的该些存储单元。
8.如权利要求7所述的用于低电压操作的单一多晶硅快闪存储单元的阵列架构，更包含有一导体，该导体贯穿该第二导电型离子源极区。
9.如权利要求7所述的用于低电压操作的单一多晶硅快闪存储单元的阵列架构，更包含有一导体，该导体电连接该第二导电型离子源极区与该浅层第一导电型离子掺入阱。
10.如权利要求7所述的用于低电压操作的单一多晶硅快闪存储单元的阵列架构，其中该第一绝缘层与该第二绝缘层中至少有一为氧化硅层。
11.如权利要求7所述的用于低电压操作的单一多晶硅快闪存储单元的阵列架构，其中该陷阱层包含有氮化物。
12.一种用于低电压操作的单一多晶硅快闪存储器，其包含有：
一存储单元区段位于一第一导电型的第一离子阱上，且该第一离子阱位于一第二导电型的衬底上，其中每一个存储单元包含有一氧化-氮化-氧化层位于该第一离子阱上，以及一栅极位于该氧化-氮化-氧化层上；
一第二导电型的第二离子阱位于该衬底上并与该第一离子阱相连接；以及
一位线选择元件位于该存储单元区域的一端且位于该第二离子阱中，其中该位线选择元件具有一第一端以一子位线电连接至每一该存储单元的源极，以及一第二端电连接于一主位线，且其中每一该存储单元的源极由一第一导电型的第一离子掺杂区域以及一环绕于该第一离子掺杂区域的第二导电型的第二离子掺杂区域所组成，该第二离子掺杂区域与该第一离子掺杂区域彼此电短路相接。
13.如权利要求12所述的用于低电压操作的单一多晶硅快闪存储器，其中该位线选择元件另包含有一栅极端位于该第二离子阱上。
14.如权利要求12所述的用于低电压操作的单一多晶硅快闪存储器，其中该第一导电型是N型，该第二导电型是P型。
15.如权利要求12所述的用于低电压操作的单一多晶硅快闪存储器另包含有一隔离区域位于该位线选择元件与该存储单元区段之间的衬底上。
16.如权利要求12所述的用于低电压操作的单一多晶硅快闪存储器，其中该电短路相接是以一金属接触贯穿该第一离子掺杂区域与该第二离子掺杂区域的接面。
17.一种用于低电压操作的单一多晶硅快闪存储器，其包含有：
一第一导电型的第一离子阱位于一第一导电型的衬底上；
一第二导电型的第二离子阱位于该衬底上并与该第一离子阱相连接；
一第一导电型的第三离子阱位于该第二离子阱上；
一存储单元区段包含有多个存储单元位于该第三离子阱上，其中每一该存储单元包含有一氧化-氮化-氧化层位于该第三离子阱上，一栅极位于该氧化-氮化-氧化层上，以及一源极与一漏极位于该第三离子阱中，又其中一离子掺杂区域位于该漏极下方并环绕于该漏极，并贯穿该第三离子阱直至该第二离子阱中，且该离子掺杂区域电连接于该漏极；以及
一位线选择元件位于该存储单元区域的一端且位于该第一离子阱中，其中该位线选择元件具有一第一端以一子位线电连接至每一该存储单元的源极，以及一第二端电连接于一主位线。
18.如权利要求17所述的用于低电压操作的单一多晶硅快闪存储器，其中该第一导电型是P型，该第二导电型是N型。
19.如权利要求17所述的用于低电压操作的单一多晶硅快闪存储器，其中该源极以一金属接触电连接于该第三离子阱，且该金属接触贯穿该源极与该第三离子阱之间的接面。
20.如权利要求17所述的用于低电压操作的单一多晶硅快闪存储器，其中该位线选择元件另包含有一栅极端位于该第三离子阱上。
21.如权利要求17所述的用于低电压操作的单一多晶硅快闪存储器另包含有一隔离区域位于该位线选择元件与该存储单元区段之间的衬底上。
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