CN1257285A - 存储器数据总线结构及构造多宽度字内存的方法 - Google Patents

Abstract

存储器件包含连接到4个分段电流数据总线的第一和第二存储器阵列。当处于x36运行模式中时,电流数据总线相连通过数个电流电压变换器直接与输出缓冲器相连,当处于x18运行模式中时,电流数据总线相连以通过变换器和电压总线与输出缓冲器相连。连线的改变或是借助上层金属选择,或是通过软件编程,器件可以很容易地连接成为两种构造之一而同时可保持速度*功率乘积。

Description

存储器数据总线结构 及构造多宽度字内存的方法

本发明一般涉及集成电路(IC)设计和制造，尤其涉及支持两种不同输出字长的高速可构造存储器数据总线结构。

集成电路(IC)工业面对提供具有更高存储容量而同时可降低功耗并提高访问速度的存储器产品的挑战，这类存储器产品包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、内嵌DRAM、非易失存储器、浮栅存储器、以及类似存储器件。图1示出一种通常在普通的高密度低功率高速廉价SRAM IC中使用的现代存储器结构10。在图1中，整个存储器容量通常分割为两个存储器阵列12和14。为得到更高的速度*功率性能，图1中的器件使用电流检测技术。

与普通的使用电压检测的SRAM存储器电路不同，现代SRAM存储器件现在是使用电流检测，借此可以以更高的速度*功率性能从存储器阵列12和14读出数据。因此，存储器阵列12和14中的存储单元是将电流通过电流全局数据总线18和20传输，借此通过电流全局数据总线的量值将决定接受读出操作的每个存储单元中所存储的逻辑值。比如，如读出放大电路24-31中任何一个检测到正差分电流，该值将读为逻辑1。同样，如读出放大电路24-31中任何一个检测到负差分电流，对该选定的存储器件将输出逻辑0。电流全局数据总线16、18、20和22向图1中的电流电压变换器24-31提供这一正或负差分电流。变换器24-31将来自电流全局数据总线16-22的电流(I)变换为供给图1中的输出电路/驱动电路35-42的差分电压(V)信号。

虽然电流检测可提供存储器件改进的性能，但电流检测是在静态随机存储器(SRAM)中使用的新技术。由于SRAM中的电流检测很新，电流检测向IC工业提出了很多新的不同的挑战。一个例子就是用户现在要求图1的电流检测存储器的构造可以以两种可选字长构造之一提供。具体说，就是用户要求图1所示的x36字长产品也可以以x18字长提供。

图1示出一种硬连线的通过位于集成电路(IC)外部的36个输出端子只提供36位宽度数据的器件。在图1中，通过存储器阵列12的右半部分提供9位，通过存储器阵列12的左半部分提供9位，由存储器阵列14的右半部分提供9位，并且最后9位(合计为36位)由存储器阵列14的左半部分提供。某些用户可能要求图1中的x18数据字模式，其中器件10的字长由x36位减半成为x18位。在此场合，不再从2个阵列12和14并行读出来提供36位，而只需在任何时刻访问阵列12或14之一，借此每一次访问只给数据总线输出端子的最低位提供18位。x18模式要求在图1中进行某些结构方面的修改以求对正确的低位IC插脚提供18位而不论它们是从哪一个阵列(阵列12或14)读出的。

在现有技术中，当使用普通的SRAM电压检测方式时，设计者可简单地利用稍微附加三态逻辑通过将总线16电短路到总线18并通过将总线20电短路到总线22而很容易地在x18和x16构造中间改变。然而，当在现代SRAM中使用电流检测方式时，将总线16和18电短路并将总线20和22电短路是不可行的。如要将这些总线一起短路，总线上的寄生电阻和电容将会导致电流检测产品的可靠性和性能的严重劣化。附加的电阻和电容将使在阵列12和14的读出操作中几乎不可能精确并一致地检测单元电流。因此，现有技术的借助总线短路将第一存储器构造变换为第二存储器构造的方法在现代的电流检测SRAM器件中是不可行的。

另外一种可用来提供不同字长的两种产品的方法是设计两个独立的集成电路，一个用于第一存储器构造，而另一个用于第二集成电路构造。两个完全不同的集成电路的成本、维护、设计、保养、测试、生产及发货不是吸引人的解决方案。保持两种集成电路就会额外增加设计成本，耗费本可用于其他地方的宝贵的工程资源，减少投入市场的时间，并涉及其他的缺点。一般讲，最好是设计一种可很容易构造为x18模式或x36模式的产品，而不是设计两个完全不同的独立生产线。

因此，在工业界需要一种存储器结构，该结构能够利用电流检测能力，可构造为多种不同字长操作模式中的一种而同时保持电流检测解决方案的高效率的速度*功率产品。

结合下面的附图来考虑下面的优选实施方案的详细描述可对本发明得到更好的了解。附图中：

图1以框图形式示出根据现有技术的存储器。

图2以框图形式示出根据本发明的存储器。

图3以框图形式示出图2中的存储器的电压全局数据线对。

图4以框图形式示出图2中的存储器的电流检测电路。

应当了解，为使图示简化及表现清楚，附图中示出的元件不一定是按比例绘制的。比如，为了清楚起见，某些元件的尺寸相对其他元件有所夸大。另外，在合适的地方，在附图中重复使用标号以表示相应的或类似的元件。

虽然下面将详细描述本发明的数个实施方案，对所有实施方案通用的本发明的基础是电流检测存储器，该存储器是可利用电流电压变换器和电压模式全局数据线(vGDL)对并结合预充电均衡电路构造成多个字宽度而可避免过长的电流模式全局数据线(iGDL)。采用这种结构可显著改进SRAM存储器的读出时间，并可提供可靠的高速数据读出。

下面参考图2-4详细描述本发明的实施方案。

图2以框图形式示出根据本发明的存储器50。请注意，为了简化及清楚起见，存储器50中对描述本发明不必要的部分未示出，比如行列解码及位线检测电路。存储器50包含存储器阵列或半阵列12和14；电流模式全局数据线(iGDL)16、18、20及22；电流检测电路24-31；电压模式全局数据线(vGDL)52和54；以及输入/输出缓冲器56-59。线16、18、20、22、52及54此处也可称为总线。为图示目的，存储器50可构造为具有字宽为x18或字宽为x36的存储器。在其他的实施方案中也可采用其他的字宽，比如x72、x36、x18、x128、x64、x16、x8、x4或这些宽度的任意组合。

存储器半阵列12和14中的每一个都包含多个配置成为平铺式行列布置的常规静态随机存取存储器(SRAM)单元块。数据可从存储器阵列12和14的左侧及右侧输入和输出，其中从阵列12或14发出的一半数据从右侧进入或退出，而从阵列12或14发出的另一半数据从左侧进入或退出。存储器半阵列12的位线对(通常是互补的并且在图2中未特别示出)通过位于阵列12和14之中的常规电流模式读出放大器连接到标记为“iGDL0/iGDLB0”-“iGDL8/iGDLB8”的电流模式全局数据线18和20。与此类似，存储器半阵列14的位线对(通常是互补的并且在图2中未特别示出)通过常规电流模式读出放大器连接到标记为“iGDL0/iGDLB0”-“iGDL8/iGDLB8”的电流模式全局数据线16和22。请注意，标记为iGDL#的线是普通信号，而标记为iGDLB#的是普通信号的补码，从而生成差分信号。请注意，图2特别示出x36结构作为最大字长，从而总线16、18、20及22每个都具有9个数据位。

在图2所示的x18模式中，电流模式全局数据线(iGDL)对连接于电流检测电路24-31的第一端子。标记为“vGDL0/vGDLB0”-“vGDL8/vGDLB8”的电压模式全局数据线(vGDL)对连接于电流检测电路24-31的第二端子。电压全局数据线对的另一端连接于与输入/输出电路56-59类似的输入/输出(I/O)电路。存储器50右侧的电压模式全局数据线(vGDL)通过多个垂直配置的电压模式数据线对52连接于输入/输出缓冲器58和59。存储器50左侧的电压模式全局数据线通过多个垂直配置的电压模式数据线对54连接于输入/输出缓冲器56和57。在后面的图3中详细示出总线52和54的具体布置及电路。

在图2示出的实施方案中，存储器50具体构造为具有x18的宽度。然而，图2的器件利用所选金属掩模可以很容易就构造为具有x18字长或x36字长。当存储器50构造为具有x36字长时，不使用电压模式全局数据线(vGDL)对52和54，并且存储器50在上层金属(所选金属选择)中连接而使其表现为很类似于图1的存储器10。因此，在x36模式时，在写周期期间36个输入/输出缓冲器35-42(示于图1)中的每一个都从存储器外部的源接受输入数据，并且在存储器50的读周期期间输入/输出缓冲器35-42提供输出数据。换言之，当构造为x36模式时，图形化上层金属并刻蚀为使iGDLs16、18、20和22通过其各自的电流电压电路24-31输出到与56-59类似的36个I/O电路。因此，在此x36模式中，vGDL总线52和54(见图3)完全与存储器件的其他部分断开。在此x36模式中，上层所选金属掩模无效，不连接电路52和54，因为只在器件50的x18模式这才需要它们。

为了使存储器50以x18字宽工作，使用不同的金属掩模选择将垂直配置的电压模式全局数据线(vGDL)对52和54连接到电流检测电路24-31，如图2所示。金属掩模选择也只将36个完全片上输入/输出缓冲器56-59中的第18个的子集连接到垂直配置的电压模式数据线对52和54。此外，三态缓冲器连接到电路24-31而使在任何时刻都只有阵列12或14中的一个驱动18个输出缓冲器56-59。换言之，x18模式利用上层金属掩模选择连接vGDL 52和56和I/O缓冲器56-59的一个子集，如图2所示，其中x36模式使用不同的掩模选择来连接图1所示的器件使所有36个I/O缓冲器56-59连接并使vGDL 52和54与器件隔离。这种方法及结构容许在SRAM阵列层使用电流检测并且x36和x18模式都可连接而不会加大电流总线寄生值(R和C)超过可接受的水平。因此，图2的器件可利用金属连线形成两种字宽模式中的一种同时保持电流检测操作，借此可使器件的速度*功率乘积保持很高而无论选择何种构造。

上述说明讨论的是支持x18和x36两种的有源电路是制作在器件上但不互连的方法。一旦确定x18和x36中哪一种是所需要的，就可将最后一层金属置于器件上而使器件连接成为x18模式或x36模式。但是，重要的是要注意上面所讨论的两种构造(x18和x36)也可在生产的最后利用软件可编程三态缓冲器或位于总线通道上的熔丝同时使用硬连线方式连接成为器件。一旦两种构造连线形成，就可设定IC片上的用户可编程的一个或多个位的集合或非易失性的永久位以构造存储器使其成为x18或x36模式中的一种。另外一种方式是在发生冗余修理操作的同时可有选择地烧断两种不同总线构造的通道中的熔丝，从而通过熔丝选择x18或x36两种模式中的一种。

在x18模式中和在存储器50的读周期期间，数据从存储器半阵列12和/或存储器半阵列14的选定位置读出。读出数据中的18位的每一位都提供给电流模式全局数据线对16、18、20和22的数据线差分对。依据数据是从存储器半阵列12还是存储器半阵列14读出，利用合适的电流检测电路24-31将检测到的电流的数据位变换为vGDL 52和54上的差分电压。之后借助总线52和54将差分电压提供给输入/输出缓冲器56-59。输入/输出缓冲器的作用是将总线52和54上的差分数据位缓存和锁存，并且在读周期的场合，将差分电压变换为单端数据信号，之后将该单端数据信号提供给存储器集成电路(IC)的输出端子。

在写周期的场合，数据流基本上与读周期的数据流相反。待写入到存储器50中的数据由输入/输出缓冲器56-59接受作为存储器50外部源的单端信号。

虽然在示出的实施方案中是采用金属掩模选择来构造存储器50的字宽，但技术内行可理解，利用有源电路，如可编程寄存器，来存储构造数据可在多种字宽中构造存储器50。另外，示出的实施方案仅仅揭示了在两种字宽中进行构造。在其他的实施方案中也可采用两种以上的字宽。这可以通过就在输入/输出缓冲器56-59之前执行另外的金属选择三态多路转换及移位而实现。

通过使用电压模式全局数据线(vGDL)对52和54来改变电流检测存储器如存储器50的字宽，就可以避免使用过分长的电流模式全局数据线(iGDL)对，从而可减少访问存储器所需的时间并提供可靠的高速数据读出。因此，图2中的器件40很容易构造成为两种字宽中的一种而无需牺牲通常与SRAM存储器相关的有利的速度*功率乘积。

图3以示意图的形式示出图2的数据线对52的一个电压全局数据线(vGDL)差分对65。数据线对65包含数据线68和69(两者互补)；预充电均衡电路72；负载电路86、90和94；反相器79、80和83；以及传输门82和84。还示出了与数据线68和69连接的代表数据线68和69的寄生电阻的电阻器98-101及代表数据线68和69之间的耦合电容的电容器103和104。标记为“DATA”和“DATAB”的端子连接到电流检测电路24-31的相应的输出端子。标记为“VGDLB”和“VGDL”的端子连接到相应的输入/输出缓冲器56-59。

预充电均衡电路72包含P沟道晶体管73-77。P沟道晶体管73和74连接在数据线和标记为“VDD”的电源电压之间。响应判断为逻辑低的标记为“FAMP_EN_OR”的控制信号或标记为“SAL_OR”的控制信号，P沟道晶体管73和74导通而使数据线68和69的电压增加到VDD或接近VDD。P沟道晶体管75将数据线68连接到数据线69以均衡在预充电操作期间或接近预充电期间数据线68和69的电压。P沟道晶体管76和77响应判断为逻辑低的标记为“FAMP_EN”的控制信号对标记为“DATA”和“DATAB”的输入端子预充电。请注意，信号名称之后的“B”表示该信号是具有同一名称但不带“B”的信号的逻辑补。

负载电路86包含P沟道晶体管87和88，负载电路90包含P沟道晶体管91和92，而负载电路94包含P沟道晶体管95和96。负载电路86、90和94也称为分布工作负载电路，是沿数据线68和69的长度分布并用作有源负载以便在向数据线68和69提供数据时促进在数据线68和69之间产生电压差。比如，如数据线68拉低并且数据线69拉高，则负载电路86的P沟道晶体管88将导通而使数据线69更快地拉高。与此类似，负载电路90和94的P沟道晶体管92和96也将分别帮助数据线69的电压升高。

当存储器50构造为x18部件时，在存储器50的读周期期间来自电流检测电路(比如电路24)的差分数据提供给反相器79和80的输入端子。反相器79和80使数据信号反向并将其提供给传输门82和84。标记为“SAL”(读出放大器锁存)的逻辑高控制信号使传输门82和84导通，容许将数据提供给数据线68和69。请注意，在示出的实施方案中，数据线68和69及标记为DATA和DATAB的输入端子是在如上所述访问存储器阵列12和14之前通过电路72进行预充电和均衡达到一个高电压。负载电路86、90和94促进数据线68和69之间的电压差增加。之后将此电压差通过输入/输出缓冲器56-59中相应的一个提供给存储器50之外的目标。因此，图3说明如何可使图2的器件24-31的电压输出迅速变换以便快速高效并且不影响总线16-22上的电流检测的方式输出电压。

图4为图2中示出的存储器50的电流检测电路24的示意图。其他电流检测电路25-31中的每一个都与电流检测电路24完全相同。电流检测电路24检测通过标记为I1和I2的输入端子分别流入电流检测电路24中的电流I₁和I₂之间的差。利用I₁和I₂之间的差来检测传输到电流检测电路24的数据。输入端子I1和互补的输入端子I2分别与iGDL0及iGDLB0连接。

电流检测电路24包含用作电流源的P沟道绝缘栅场效应晶体管(FET)126和128。场效应晶体管126和128的栅极连接到一个端子以接受标记为“PRECHARGE”的信号。场效应晶体管126和128的源极连接到VDD。电流检测电路24也包含一个P沟道绝缘栅场效应晶体管130，其栅极与标记为“ENABLE”的端子连接，并且源极连接到VDD。

电流检测电路24还包含反相器112、N沟道绝缘栅场效应晶体管(FET)120、反相器110及N沟道绝缘栅场效应晶体管(FET)123。反相器112的构成包括P沟道绝缘栅场效应晶体管116和N沟道绝缘栅场效应晶体管117。场效应晶体管116和117的栅极通常相连而形成反相器112的输入。场效应晶体管116的源极用作反相器112的第一偏置节点并连接到场效应晶体管130的漏极。场效应晶体管117的源极用作反相器112的第二偏置节点并连接到场效应晶体管的漏极和输入端子I1。场效应晶体管116和117的漏极通常相连以形成反相器112的输出。反相器112的输出与场效应晶体管126的漏极及标记为“VO1”的数据输出端子连接。

反相器110的构成包括P沟道绝缘栅场效应晶体管114及N沟道绝缘栅场效应晶体管115。场效应晶体管114及115的栅极通常相连以形成反相器110的输入。场效应晶体管114的源极用作反相器110的第一偏置节点并连接到场效应晶体管130的漏极。场效应晶体管115的源极用作反相器110的第二偏置节点并连接到场效应晶体管123的漏极和互补输入端子I2。场效应晶体管114和115的漏极通常相连以形成反相器110的输出。反相器110的输出与场效应晶体管128的漏极及电流检测电路24的标记为“VO2”的互补数据输出端子连接。

另外，反相器112的输入与反相器110输出连接，并且反相器110的输入与反相器112的输出连接。场效应晶体管120和123的栅极连接到VDD。场效应晶体管120和123的源极接地(VSS)。

电流检测电路的构成还包括反相器124和两个开关，一个连接在反相器112和110之间，另一个连接在反相器112和110的第二偏置节点之间。最好是连接在反相器112和110的输出之间的开关118是一个由P沟道绝缘栅场效应晶体管和N沟道绝缘栅场效应晶体管构成的双晶体管传输门。反相器124的输入连接到标记为“EQ”用于接受均衡信号的端子。反相器124的输出连接到开关118的P沟道场效应晶体管的栅极。开关118的晶体管的源极通常连接到场效应晶体管116和117的漏极。开关118的漏极通常与场效应晶体管114和115的漏极连接。

最好是连接在反相器112和110的第二偏置节点之间的开关是一个由N沟道绝缘栅场效应晶体管构成的单晶体管传输门。场效应晶体管112的栅极与EQ连接，场效应晶体管122的源极与场效应晶体管117的源极连接，而场效应晶体管122的漏极与场效应晶体管115的源极连接。

在运行时，电流检测电路24通过检测传输到输入端子I1和互补输入端子I2的差分电流信号检测数据。更具体说，电流检测电路检测分别流过输入端子I1和互补输入端子I2的电流I₁和I₂。电流I₁和I₂也称为差分电流信号的第一和第二电流分量。电流检测电路24生成两个电流，一个流过场效应晶体管117，而另一个流过场效应晶体管115，相应于电流I₁和I₂。之后，电流检测电路24比较流过场效应晶体管117和流过场效应晶体管115中的电流而检测数据。

应当指出，电流检测电路24的场效应晶体管可以用其他类型的晶体管代替，比如双极型晶体管、金属半导体场效应晶体管、结型场效应晶体管、绝缘栅双极型晶体管等等。另外，场效应晶体管122的作用是作为一个开关，所以可以由任何类型的开关代替。技术内行可以理解，对于场效应晶体管，栅极是用作控制电极，并且源极和漏极是用作导流电极。因为通过输出端子的VO1和互补输出端子VO2的电压波动大，比如从地电压电平到VDD，连接在其间的传输门最好是如图4所示的双晶体管传输门。

尽管本发明是参考具体实施方案进行描述和示出，但并不企图使其局限于示出的实施方案。技术内行会承认在不脱离本发明的技术和范围的情况下可对本发明进行修改和改变。比如，此处所叙述的方式可用来生成可在任何多个字长(比如72-36-18，32-16，128-64-32-16，等等)模式之间构造的存储器件。此处所叙述的本发明可应用于任何存储器件，比如DRAM、SRAM、高速缓存***、内嵌存储器、铁电存储器、非易失性存储器、EPROM、EEPROM、闪存、CCD(电荷耦合器件)存储器、铁磁器件以及类似的存储器单元。虽然此处的图2示出的是各阵列12和14的两个半个阵列，但数值可从其他的结构的存储器的一侧读出或比此处所示出的更进一步进行分层分割。冗余度解决方案可与此处叙述的技术和设备集合使用。因此，本发明的企图是涵盖包括在后附的权利要求的范围内的所有的变化和修改。

Claims (10)

1.一种存储器件，其特征在于：

具有第一半阵列和第二半阵列的第一存储器阵列；

连接在第一存储器阵列的第一半阵列和第一组电流电压变换器之间的第一数据总线；

连接在第一存储器阵列的第二半阵列和第二组电流电压变换器之间的第二数据总线；

连接到第一组电流电压变换器的第三数据总线；以及

连接到第二组电流电压变换器的第四数据总线。

2.如权利要求1的存储器件，其中第三数据总线包括：

将第三数据总线预充电到选定的预充电电压的电路。

3.如权利要求1的存储器件，其中第三数据总线通过在第一导体上提供存储器单元的状态和在第二导体上提供存储器单元的互补状态在第一存储器阵列之内以差分方式传递存储器单元的状态。

4.如权利要求3的存储器件，其中第三数据总线包括：

在从第一存储器阵列的读出操作之前均衡第一导体上的电压和第二导体上的电压的电路。

5.如权利要求1的存储器件，其中第三数据总线包括：

沿第三数据总线长度以不同距离分布的多个工作负载驱动电路。

6.如权利要求1的存储器件，其中第三数据总线向第一存储器阵列中读出的每个存储器单元传递差分导线上的差分信号，存储器件的特征在于：

将第三数据总线的差分导线预充电到选定的预充电电压的电路；

在预充电操作期间均衡第三数据总线之内的差分导线对的电路；以及

沿第三数据总线长度以不同距离分布的多个工作负载驱动电路。

7.如权利要求6的存储器件，其中第四数据总线向第一存储器阵列中读出的每个存储器单元传递差分导线上的差分信号，存储器件的特征在于：

将第四数据总线的差分导线预充电到选定的预充电电压的电路；

在预充电操作期间均衡第四数据总线之内的差分导线对的电路；以及

沿第四数据总线长度以不同距离分布的多个工作负载驱动电路。

8.如权利要求1的存储器件，其中存储器件包括：

与第一存储器阵列邻接的具有第一半阵列和第二半阵列的第二存储器阵列；

连接在第二存储器阵列的第一半阵列和第三组电流电压变换器之间的第五数据总线；

连接在第二存储器阵列的第二半阵列和第四组电流电压变换器之间的第六数据总线；以及

其中第三和第四数据总线用于连接到第三和第四组电流电压变换器。

9.一种存储器，其特征在于：

由存储器单元构成的第一存储器阵列；

与第一存储器阵列连接的多个电流放大器；

与多个电流放大器连接的电流全局数据总线；

与电流全局数据总线连接的多个电流电压变换器；

与多个电流电压变换器连接的电压全局数据总线；以及

与电压全局数据总线连接的输出驱动电路。

10.一种构造存储器件的方法，其特征在于：

提供一种集成电路，此集成电路包含存储器阵列，此存储器阵列与电流全局数据总线连接，而电流全局数据总线与电流电压变换器连接，此集成电路包含电压全局数据总线及输出缓冲器，它们在开始时与电流电压变换器断开；

确定存储器件是否构造为具有输出字长为xN或xM，其中M＜N并且M为有限正整数；

如选择xM构造，将电压全局数据总线连接到电流电压变换器并且将输出缓冲器连接到电压全局数据总线；以及

如选择xN构造，不使用电压全局数据总线将电流电压变换器连接到输出缓冲器。

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