CN1245030C

CN1245030C - 数据处理***

Info

Publication number: CN1245030C
Application number: CNB031471765A
Authority: CN
Inventors: 桥本隆; 西田要一; 冨田裕人; 星野将史
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-07-11
Filing date: 2003-07-08
Publication date: 2006-03-08
Anticipated expiration: 2023-07-08
Also published as: JP2004046499A; CN1472964A; US20050080784A1

Abstract

提供一种数据处理***。处理器(2)通过程序控制执行处理。专用功能组件(U0～U3)通过布线逻辑控制执行处理。数据总线(4)通过主数据存储器(1)与处理器(2)和专用功能组件(U0～U3)相连接。数据总线(B01、B12、B23)直接连接专用功能组件(U0～U3)。数据传送控制器(C01、C12、C23)控制数据总线(B01、B12、B23)的数据传送。通过设置数据总线(B01、B12、B23)，可以抑制通过数据总线(4)的数据传送频度，可以缩短处理等待时间。

Description

数据处理***

技术领域

本发明涉及数据处理***，该数据处理***由通过程序控制来执行数据处理的数据处理装置、以及通过布线逻辑控制来执行数据处理的多个数据处理装置构成。

背景技术

近年来，随着利用数字卫星广播或因特网、携带信息终端的数字图像内容的发送接收的普及，实现MPEG(Moving Picture Experts Group)或JPEG(Joint Picture Experts Group)等编码和解码的数字信号处理装置的重要性日益突出。

目前，在MPEG中，存在所谓以CD-ROM(compact disc-read onlymemory)等存储介质为对象的MPEG1、以数字电视广播和DVD(Digital VideoDisc)等存储介质为对象的MPEG2、以低比特率和通用编码方式为目标的MPEG4的各种各样的编码方式。

为了灵活地对付这些不同的各种编码方式，使用通用处理器和通用数字信号处理器，在共用的硬件上通过软件处理来对付各编码方式是有效的。

但是，在MPEGJPEG中对庞大的图像数据进行处理，所以在用软件处理对付时需要高性能的通用处理器和通用数字信号处理器，其消耗电力大。

在以携带电话为首的携带信息终端中，由于电池驱动为前提，因而以低消耗电力来实现各功能是必不可少的。

因此，为了降低用于实现各功能的处理上所需的工作频率，大多采用以规定功能特化的专用硬件的结构。

关于采用专用硬件的结构，通过将其全部限定于相关处理的硬件结构，从而通过最佳工作频率下的动作，来实现降低消耗功率。

但是，这种情况下，由于全部用硬件来实现，所以缺乏灵活性。在MPEG的例中，为了对付各方式中规格不同的部分，需要对应于各方式的硬件，在进行对某个方式的处理时，用于其他方式的专用硬件不进行处理，产生硬件的浪费。

因此，通过使用基于程序控制的数据处理装置和以规定功能特化的专用硬件的数据处理装置(基于布线逻辑控制的数据处理装置)双方来进行数据处理，从而解决性能、灵活性、以及消耗电力的问题的结构成为当前主流，其中，基于程序控制是指在软件处理中需要高性能，但用专用硬件来实现不损失灵活性的定型信号处理部分，用软件处理来实现因各方式而规格不同的部分。

这里，使用附图来说明使用基于程序控制的数据处理装置和以规定功能特化的专用硬件的数据处理装置双方的数据处理***。

图9是现有的数据处理***的方框图。如图9所示，该现有的数据处理***包括主数据存储器300、处理器301、直接存储器存取控制器(DMA控制器)302、数据总线303、以及多个专用功能组件A0～An(n为1以上的整数)。

处理器301包括运算电路304和局部数据存储器305。处理器301例如是通用处理器或通用数字信号处理器。

专用功能组件A0～An包括局部数据存储器D0～Dn、以及专用运算电路E0～En。

这里，处理器301相当于基于程序控制而动作的数据处理装置，各专用功能组件A0～An相当于以规定功能特化的专用硬件的数据处理装置(基于布线逻辑控制而动作的数据处理装置)。

此外，DMA控制器302控制主数据存储器300和处理器301之间的数据传送、以及主数据存储器300和专用功能组件A0～An之间的数据传送。

此外，数据总线303进行主数据存储器300和处理器301之间的数据传送、以及主数据存储器300和专用功能组件A0～An之间的数据传送。

下面，使用图9，列举具体例来说明动作。

首先，说明通过专用功能组件A0对处理器301的数据处理结果进行数据处理的情况。

通过程序控制，处理器301执行将存储于主数据存储器300中的一部分数据传送到处理器301的局部数据存储器305的指令串，对DMA控制器302进行数据传送请求。

DMA控制器302在有处理器301和主数据存储器300之间的其他数据传送请求、或专用功能组件A0～An和主数据存储器300之间的数据传送请求时，进行这些数据传送请求和该数据传送请求的仲裁(arbitration)，最终接受该数据传送请求，执行从主数据存储器300向局部数据存储器305的数据传送。

然后，处理器301的运算电路304对存储于局部数据存储器305中的数据执行处理，将结果存储在局部数据存储器305中。

存储于该局部数据存储器305中的运算电路304的处理结果还需要临时存储在主数据存储器300中。

因此，处理器301执行将存储于局部数据存储器305中的数据传送到主数据存储器300的指令串，对DMA控制器302进行数据传送请求。

DMA控制器302在有处理器301和主数据存储器300之间的其他数据传送请求、或专用功能组件A0～An和主数据存储器300之间的数据传送请求时，进行这些数据传送请求和该数据传送请求的仲裁，最终接受该数据传送请求，执行从局部数据存储器305向主数据存储器300的数据传送。

至此的数据传送路径是所谓的主数据存储器300、数据总线303、处理器301的局部数据存储器305、运算电路304、局部数据存储器305、数据总线303、主数据存储器300的路径。

然后，处理器301执行将存储于主数据存储器300中的上述数据传送到专用功能组件A0的局部数据存储器D0的指令串，对DMA控制器302进行数据传送请求。

DMA控制器302在有处理器301和主数据存储器300之间的其他数据传送请求、或专用功能组件A1～An和主数据存储器300之间的数据传送请求时，进行这些数据传送请求和该数据传送请求的仲裁，最终接受该数据传送请求，执行从主数据存储器300向局部数据存储器D0的数据传送。

然后，专用功能组件A0的专用运算电路E0对存储于局部数据存储器D0中的数据执行处理，将结果存储在局部数据存储器D0中。

存储于该局部数据存储器D0中的专用运算电路E0的处理结果需要临时存储在主数据存储器300中。

因此，处理器301执行将存储于局部数据存储器D0中的数据传送到主数据存储器300的指令串，对DMA控制器302进行数据传送请求。

DMA控制器302在有处理器301和主数据存储器300之间的其他数据传送请求、或专用功能组件A1～An和主数据存储器300之间的数据传送请求时，进行这些数据传送请求和该数据传送请求的仲裁，最终接受该数据传送请求，执行从局部数据存储器D0向主数据存储器300的数据传送。

至此的数据传送路径是所谓的主数据存储器300、数据总线303、专用功能组件A0的局部数据存储器D0、专用运算电路E0、局部数据存储器D0、数据总线303、主数据存储器300的路径。

下面，说明用处理器301对专用功能组件A0的数据处理结果进行数据处理的情况。

通过程序控制，处理器301执行将存储于主数据存储器300中的一部分数据传送到专用功能组件A0的局部数据存储器D0的指令串，对DMA控制器302进行数据传送请求。

然后，处理器301执行将存储于主数据存储器300中的数据传送到处理器301的局部数据存储器305中的指令串，对DMA控制器302进行数据传送请求。

DMA控制器302在有处理器301和主数据存储器300之间的其他数据传送请求、或专用功能组件A1～An和主数据存储器300之间的数据传送请求时，进行这些数据传送请求和该数据传送请求的仲裁，最终接受该数据传送请求，执行从主数据存储器300向局部数据存储器305的数据传送。

存储于该局部数据存储器305中的运算电路304的处理结果需要临时存储在主数据存储器300中。

DMA控制器302在有处理器301和主数据存储器300之间的其他数据传送请求、或专用功能组件A1～An和主数据存储器300之间的数据传送请求时，进行这些数据传送请求和该数据传送请求的仲裁，最终接受该数据传送请求，执行从主局部数据存储器305向主数据存储器300的数据传送。

至此的数据传送的路径是所谓的主数据存储器300、数据总线303、处理器301的局部数据存储器305、数据总线303、主数据存储器300的路径。

如以上那样，在现有的数据处理***中，通过连接到一个数据总线303的主数据存储器300，进行作为程序控制的数据处理装置的处理器301和作为布线逻辑控制的数据处理装置的专用功能组件A0～An之间的数据交换。

因此，如果增加专用功能组件A0～An的数目，则数据总线303上的数据传送量增大，产生直至开始作为处理对象的数据传送的等待时间，产生数据处理***的处理效率下降的问题。

发明内容

因此，本发明的目的在于提供一种数据处理***，维持基于程序控制的数据处理的灵活性、以及基于布线逻辑控制的消耗电力降低效果，同时可以提高数据的处理效率。

在第1发明的数据处理***中，包括：第1数据处理部件，通过程序控制来执行数据处理；多个第2数据处理部件，各自通过布线逻辑控制来执行数据处理，通过所述第1数据处理部件和所述第2数据处理部件来执行一连串数据处理。所述数据处理***还包括：第1存储部件，用于存储在所述一连串的全部数据处理中使用的数据；第2存储部件，用于存储向所述第1数据处理部件和所述第2数据处理部件输入的数据，以及从所述第1数据处理部件和所述第2数据处理部件输出的数据；第1数据传送部件，通过所述第1存储部件，将所述第1数据处理部件和所述第2数据处理部件相连接；以及第2数据传送部件，连接多个所述第2数据处理部件。

根据该结构，由于设置连接基于布线逻辑控制而动作的第2数据处理部件的第2数据传送部件，所以可以通过第2数据传送部件来执行第2数据处理部件之间的数据传送。

因此，可以抑制通过第1数据传送部件的数据的传送频度。因此，通过基于程序控制而动作的第1数据处理部件和多个第2数据处理部件，在执行一连串处理的情况下，可以缩短传送数据时的等待时间。

其结果，可以提高数据的处理效率，而与第2数据处理部件的数目没有关系。

而且，可以维持基于程序控制而动作的第1数据处理部件的数据处理的灵活性，以及基于布线逻辑控制而动作的第2数据处理部件的消耗电力降低效果。

在第2发明的数据处理***中，通过第2数据传送部件，在第2数据处理部件和另一第2数据处理部件之间进行双向的数据传送。

根据该结构，可以将一个第2数据处理部件的处理结果用另一个第2数据处理部件来处理，或由一个第2数据处理部件来处理另一个第2数据处理部件的处理结果。

在第3发明的数据处理***中，通过第2数据传送部件，在第2数据处理部件和另一第2数据处理部件之间进行单向的数据传送。

根据该结构，与进行双向的数据传送的情况比较，可以容易地进行传送数据时的控制。

在第4发明的数据处理***中，通过第2数据传送部件，将第2数据处理部件和另一第2数据处理部件进行一对一的连接。

根据该结构，与通过第2数据传送部件连接多个第2数据处理部件的情况比较，可容易地进行传送数据时的控制。此外，可以缩小封装面积。

在第5发明的数据处理***中，通过多个第2数据传送部件，将第2数据处理部件和多个不同的第2数据处理部件一对多的连接。

根据该结构，可将第2数据处理部件的处理结果传送到从通过多个第2数据传送部件连接的多个不同的第2数据处理部件中选择出的第2数据处理部件。

其结果，可以提高数据处理的自由度。

在第6发明的数据处理***中，通过第2数据传送部件，连接多个第2数据处理部件。

根据该结构，在通过第2数据传送部件连接的多个第2数据处理部件之间，可以任意地进行数据的传送。

在第7发明的数据处理***中，通过第2数据传送部件，连接多个第2数据处理部件；通过第2数据传送部件，从规定的第2数据处理部件向其他多个第2数据处理部件进行单向的数据传送。

根据该结构，可以通过不同的多个第2数据处理部件并行处理规定的第2数据处理部件的处理结果。

其结果，可以实现处理的高速化。

在第8发明的数据处理***中，还包括第3数据传送部件，将第1数据处理部件和第2数据处理部件相连接。

根据该结构，由于设置连接第1数据处理部件和第2数据处理部件的第3数据传送部件，所以可以将第1数据处理部件的处理结果和第2数据处理部件的处理结果直接发送接收，而不通过存储部件和第1数据传送部件。

因此，可以进一步抑制通过第1数据传送部件的数据的传送频度。其结果，可以进一步提高数据的处理效率。

在第9发明的数据处理***中，包括：运算部件，执行运算；以及第4数据传送部件，将运算部件和第2数据传送部件相连接。

根据该结构，不将第2数据处理部件中的处理结果暂时存储，而通过第2数据传送部件直接输入到其他的第2数据处理部件。

因此，可以并行执行第2数据处理部件中的处理、以及对该第2数据处理部件的处理结果的基于其他的第2数据处理部件的处理。

其结果，可以实现处理的高速化。

在第10发明的数据处理***中，第1数据处理部件控制通过第2数据传送部件的数据传送。

根据该结构，可由第1数据处理部件程序控制第2数据处理部件之间的数据传送。

其结果，可自由地进行第2数据处理部件之间的数据传送。

此外，与设置用于控制通过第2数据传送部件传送数据的特别部件的情况比较，可以缩小封装面积。

在第11发明的数据处理***中，第1数据处理部件控制通过第3数据传送部件的数据传送。

根据该结构，可由第1数据处理部件程序控制第1数据处理部件和第2数据处理部件之间的数据传送。

其结果，可自由地进行第1数据处理部件和第2数据处理部件之间的直接的数据传送。

此外，与设置用于控制通过第3数据传送部件传送数据的特别部件的情况比较，可以缩小封装面积。

在第12发明的数据处理***中，还包括第1数据传送控制部件，控制通过第2数据传送部件的数据传送。

根据该结构，与控制通过第2数据传送部件传送数据的情况比较，可以减轻第1数据处理部件的负担。

在第13发明的数据处理***中，还包括第2数据传送控制部件，控制通过第3数据传送部件的数据传送。

根据该结构，与控制通过第3数据传送部件传送数据的情况比较，可以减轻第1数据处理部件的负担。

在第14发明的数据处理***中，第2数据处理部件执行用于编码的处理。

根据该结构，可以提高编码的处理效率。

在第15发明的数据处理***中，第2数据处理部件执行用于解码的处理。

根据该结构，可以提高解码的处理效率。

附图说明

图1是本发明实施方式1的活动图像编解码装置的方框图。

图2是本发明实施方式2的活动图像编解码装置的方框图。

图3是本发明实施方式3的活动图像解码装置的方框图。

图4是本发明实施方式4的活动图像处理装置的方框图。

图5是本发明实施方式5的活动图像编解码装置的主要部分的方框图。

图6(a)～图6(b)是通过该活动图像编解码装置的局部数据存储器的处理定时图。

图6(c)～图6(h)是通过该活动图像编解码装置的局部数据存储器的处理定时图。

图7(a)～图7(e)是不通过该活动图像编解码装置的处理定时图。

图8是本发明第6实施方式的数据处理***的方框图。

图9是现有的数据处理***的方框图。

具体实施方式

以下，参照附图来说明本发明的实施方式。

(实施方式1)

图1是本发明实施方式1的活动图像编解码装置的方框图。如图1所示，该活动图像编解码装置包括主数据存储器1、处理器2、直接存储器存取控制器(DMA控制器)3、专用功能组件U0～U3、数据传送控制器C01、C12、C23、数据总线4、数据总线B01、B12、B23。

处理器2包括运算电路21和局部数据存储器22。

专用功能组件U0包括局部数据存储器M0和可变长度编码/解码电路F0。专用功能组件U1包括局部数据存储器M1和量化/解量化电路F1。专用功能组件U2包括局部数据存储器M2和离散余弦变换/解离散余弦变换电路(DCT/IDCT电路)F2。专用功能组件U3包括局部数据存储器M3和移动检测/移动补偿电路F3。

这里，活动图像编解码装置相当于数据处理***。处理器2相当于执行基于程序控制的数据处理的数据处理装置。

专用功能组件U0～U3的各个专用功能组件相当于执行基于布线逻辑控制的数据处理的数据处理装置(基于以规定的功能进行特化的专用硬件的数据处理装置)。

在本说明书中，数据总线相当于传送数据的部件。

再有，将数据传送控制器C01、C12、C23集中表现时，表示为数据传送控制器C。

此外，将专用功能组件U0～U3集中表现时，表示为专用功能组件U。

将局部数据存储器M0～M3集中表现时，表示为局部数据存储器M。

而将数据总线B01、B12、B23集中表现时，表示为数据总线B。

将可变长度编码/解码电路F0、量化/解量化电路F1、DCT/IDCT电路F2、以及移动检测/移动补偿电路F3集中表现时，表示为专用运算电路F。

下面，简单说明图1的各结构的功能-动作。主数据存储器1存储数据。例如，存储处理器2的处理结果、或专用功能组件U0～U3的处理结果等。

处理器2执行基于程序控制的数据处理。处理器2的局部数据存储器22存储从主数据存储器1传送的数据、或运算电路21的处理结果。

例如，处理器2是通用处理器，或通用数字信号处理器。

处理器2的运算电路21执行由命令指定的数据操作和运算。例如，对从主数据存储器1传送的存储于局部数据存储器22中的数据实施运算处理，并将处理结果存储在局部数据存储器22中。

专用功能组件U0的局部数据存储器M0存储从主数据存储器1传送的数据、量化/解量化电路F1的处理结果、或可变长度编码/解码电路F0的处理结果。

专用功能组件U0的可变长度编码/解码电路F0对存储于局部数据存储器M0中的数据实施可变长度编码或可变长度解码，将其结果存储在局部数据存储器M0中。

专用功能组件U1的局部数据存储器M1存储从主数据存储器1传送的数据、可变长度编码/解码电路F0的处理结果、量化/解量化电路F1的处理结果、或DCT/IDCT电路F2的处理结果。

专用功能组件U1的量化/解量化电路F1对存储于局部数据存储器M1中的数据实施量化或解量化，将其结果存储在局部数据存储器M1中。

专用功能组件U2的局部数据存储器M2存储从主数据存储器1传送的数据、量化/解量化电路F1的处理结果、DCT/IDCT电路F2的处理结果、或移动检测/移动补偿电路F3的处理结果。

专用功能组件U2的DCT/IDCT电路F2对存储于局部数据存储器M2中的数据实施离散余弦变换或解离散余弦变换，将其结果存储在局部数据存储器M2中。

专用功能组件U3的局部数据存储器M3存储从主数据存储器1传送的数据、DCT/IDCT电路F2的处理结果、或移动检测/移动补偿电路F3的处理结果。

专用功能组件U3的移动检测/移动补偿电路F3对存储于局部数据存储器M3中的数据进行移动检测或移动补偿，将其结果存储在局部数据存储器M3中。

DMA控制器3控制主数据存储器1和处理器2之间的数据传送、以及主数据存储器1和专用功能组件U0～U3之间的数据传送。

通过主数据存储器1，数据总线4与处理器2和专用功能组件U0～U3相连接。

而且，数据总线4进行主数据存储器1和处理器2之间的数据传送、以及主数据存储器1和专用功能组件U0～U3之间的数据传送。

数据传送控制器C01控制通过专用功能组件U0和专用功能组件U1之间的数据总线B01的数据传送。

数据总线B01将专用功能组件U0和专用功能组件U1相连接。而且，数据总线B01进行专用功能组件U0和专用功能组件U1之间的数据传送。

数据传送控制器C12控制通过专用功能组件U1和专用功能组件U2之间的数据总线B12的数据传送。

数据总线B12将专用功能组件U1和专用功能组件U2相连接。而且，数据总线B12进行专用功能组件U1和专用功能组件U2之间的数据传送。

数据传送控制器C23控制通过专用功能组件U2和专用功能组件U3之间的数据总线B23的数据传送。

数据总线B23将专用功能组件U2和专用功能组件U3相连接。而且，数据总线B23进行专用功能组件U2和专用功能组件U3之间的数据传送。

下面，说明在图1所示的活动图像编解码装置中，执行MPEG方式的活动图像的编码和解码处理情况的动作。

首先，说明执行编码处理时的动作。

在执行编码处理时，首先，将存储于主数据存储器1中的编码对象活动图像数据传送到处理器2的局部数据存储器22。

此时，处理器2通过程序控制，执行将存储于主数据存储器1中的编码对象活动图像数据传送到局部数据存储器22的指令串，对DMA控制器3进行数据传送请求。

DMA控制器3进行该数据传送请求和通过数据总线4的其他数据传送请求的仲裁，最终接受处理器2的该数据传送请求，执行从主数据存储器1向局部数据存储器22的数据传送。

这期间的数据传送路径是从主数据存储器1经数据总线4至处理器2的局部数据存储器22的路径。

处理器2的运算电路21对于通过主数据存储器1的传送而存储在局部数据存储器22中的编码对象活动图像数据，执行成为执行编码处理时的前处理的数据处理，将处理结果存储在局部数据存储器22中。

该前处理例如是除去噪声、用于双向移动补偿的帧切换等。

接着，为了将该前处理的执行结果的编码对象活动图像数据传送到专用功能组件U3，临时进行从局部数据存储器22向主数据存储器1的数据传送。

在从局部数据存储器22向主数据存储器1传送数据时，处理器2对DMA控制器3发行数据传送请求。

接受了该请求的DMA控制器3进行仲裁，执行从局部数据存储器22向主数据存储器1的数据传送。

在这点上，与从主数据存储器1向处理器2的局部数据存储器22的数据传送的情况相同。

然后，DMA控制器3在数据传送结束后，对处理器2通知数据传送的结束。

这期间的数据传送路径是从处理器2的局部数据存储器22经数据总线4至主数据存储器1的路径。

接着，将实施了前处理的编码对象活动图像数据和专用功能组件U3中执行移动检测时需要的参照图像数据及参数从主数据存储器1传送到专用功能组件U3的局部数据存储器M3。

这样的从主数据存储器1向专用功能组件U3的局部数据存储器M3的数据传送根据程序如下执行。

首先，处理器2从DMA控制器3接受从局部数据存储器22向主数据存储器1的数据传送结束通知。

在接收到来自DMA控制器3的数据传送结束通知后，处理器2向DMA控制器3发行从主数据存储器1向局部数据存储器M3的移动检测所需数据(前处理后的编码对象活动图像数据、参照图像数据、以及参数)的数据传送请求。

DMA控制器3进行从主数据存储器1向局部数据存储器M3的有关数据传送请求和其他数据传送请求(通过数据总线B23的数据传送请求、以及通过数据总线4的其他数据传送请求)的仲裁。

这种情况下，DMA控制器3与数据传送控制器C23之间进行从主数据存储器1向局部数据存储器M3的有关数据传送请求和通过数据总线B23的数据传送请求的仲裁。

而且，DMA控制器3在上述仲裁后，确认专用功能组件U3的状态，如果是可传送状态，则执行从主数据存储器1向局部数据存储器M3的数据传送。

这期间的数据传送路径是从主数据存储器1经数据总线4至专用功能组件U3的局部数据存储器M3的路径。

另一方面，DMA控制器3在专用功能组件U3处于处理中，使用局部数据存储器M3的情况下，临时存储有关的数据传送请求，并进行控制，以便专用功能组件U3的处理结束后，不进行数据传送，直至局部数据存储器M3被解放。

而且，如果上述数据传送结束，则DMA控制器3对处理器2发出数据传送的结束通知。

处理器2在接收到该数据传送的结束通知后，执行使专用功能组件U3中的数据处理开始的指令串，对专用功能组件U3通知处理开始。

专用功能组件U3的移动检测/移动补偿电路F3从处理器2接受处理开始的通知后，根据来自主数据存储器1的传送，对于存储于局部数据存储器M3的编码对象活动图像数据，执行移动检测处理。

然后，移动检测/移动补偿电路F3将作为处理结果的编码对象活动图像数据和参照图像数据的差分数据存储在局部数据存储器M3中。

接着，通过数据总线B23，将存储于专用功能组件U3的局部数据存储器M3中的差分数据向专用功能组件U2的局部数据存储器M2传送。具体地说，该传送如下进行。

根据结束对局部数据存储器M3写入差分数据的情况，专用功能组件U3将对专用功能组件U2的数据传送请求传送到数据传送控制器C23。

数据传送控制器23在专用功能组件U2处于处理中，使用局部数据存储器M2的情况下，临时存储有关的数据传送请求，并进行控制，以便专用功能组件U2的处理结束后，不进行数据传送，直至局部数据存储器M2被解放。

另一方面，数据传送控制器C23在专用功能组件U2不处于处理中，不使用局部数据存储器M2的情况下，以直接进行从专用功能组件U3向专用功能组件U2的数据传送来进行控制。

数据传送控制器C23在执行从专用功能组件U3向专用功能组件U2的数据传送控制时，进行该数据传送请求和其它数据传送请求(通过数据总线B23的其他数据传送请求、通过数据总线B12的数据传送请求、以及通过数据总线4的数据传送请求)的仲裁。

这种情况下，数据传送控制器C23与DMA控制器3之间进行该数据传送请求和通过数据总线4的数据传送请求的仲裁。

此外，数据传送控制器C23与数据传送控制器C12之间进行该数据传送请求和通过数据总线B12的数据传送请求的仲裁。

以上的仲裁结果，如果是使专用功能组件U2接受数据的状态，则数据传送控制器C23对专用功能组件U3传送许可数据传送。

接受该许可数据传送后，专用功能组件U3通过数据总线B23，将差分数据从局部数据存储器M3向局部数据存储器M2传送。

传送结束后，专用功能组件U3向专用功能组件U2发送传送结束通知。

如以上那样，通过数据总线B23，从专用功能组件U3向专用功能组件U2传送差分数据。

专用功能组件U2的DCT/IDCT电路F2在接收到专用功能组件U3发送的传送结束通知后，对于存储于局部数据存储器M2中的差分数据，执行离散余弦变换处理，将其处理结果的变换系数数据(以下称为‘DCT系数数据’)存储在局部数据存储器M2中。

接着，通过数据总线B12，将存储于专用功能组件U2的局部数据存储器M2中的DCT系数数据向专用功能组件U1的局部数据存储器M1传送。

这期间的数据传送通过数据传送控制器C12经与DMA控制器3和数据传送控制器C01之间的仲裁来执行。

这样的数据传送控制器C12的数据传送控制与上述的数据传送控制器C23的数据传送控制相同。

传送结束后，专用功能组件U2将传送结束通知向专用功能组件U1发送。

专用功能组件U1的量化/解量化电路F1在接收到专用功能组件U2发送的传送结束通知后，对于存储于局部数据存储器M1中的DCT系数数据，执行量化处理，将作为处理结果的量化DCT系数数据存储在局部数据存储器M1中。

接着，通过数据总线B01，将存储于专用功能组件U1的局部数据存储器M1中的量化DCT系数数据向专用功能组件U0的局部数据存储器M0传送。

这期间的数据传送通过数据传送控制器C01经与DMA控制器3之间的仲裁来执行。

这样的数据传送控制器C01的数据传送控制与上述的数据传送控制器C23的数据传送控制相同。

在传送结束后，专用功能组件U1将传送结束通知向专用功能组件U0发送。

专用功能组件U0的可变长度编码/解码电路F0在接收到专用功能组件U1发送的传送结束通知后，对于存储于局部数据存储器M0中的量化DCT系数数据，执行可变长度编码处理，将作为处理结果的编码数据存储在局部数据存储器M0中。

然后，专用功能组件U0对处理器2发行编码处理结束通知。

如果处理器2接收到来自专用功能组件U0的编码处理结束通知，则执行从局部数据存储器M0向主数据存储器1进行数据传送的指令串，对DMA控制器3进行数据传送请求。

从专用功能组件U0向主数据存储器1的数据传送根据程序如下执行。

首先，处理器2从专用功能组件U0接受编码处理结束通知。在接收到编码处理结束通知后，处理器2向DMA控制器3发行编码数据的从局部数据存储器M0向主数据存储器1的数据传送请求。

DMA控制器3进行从局部数据存储器M0向主数据存储器1的该数据传送请求和通过数据总线4的其他数据传送请求的仲裁。

然后，DMA控制器3在仲裁后确认专用功能组件U0的状态，如果是可传送状态，则执行从局部数据存储器M0向主数据存储器1的数据传送。

这期间的数据传送路径是从专用功能组件U0的局部数据存储器M0经数据总线4至主数据存储器1的路径。

如果上述数据传送结束，则DMA控制器3对处理器2发出数据传送的结束通知。

如以上那样，执行编码处理。

这里，详细说明DMA控制器3和数据传送控制器C01、C12、C23之间的仲裁。

例如，处理器2通过程序控制来执行将存储于主数据存储器1中的一部分数据通过数据总线4传送到专用功能组件U0的局部数据存储器M0的指令串，假设对于DMA控制器3进行了数据传送请求。

另一方面，例如，专用功能组件U1在作为处理结果的结束对局部数据存储器M1写入量化DCT系数数据时，假设对于数据传送控制器C01进行了数据传送请求，以便将该量化DCT系数数据通过数据总线B01传送到专用功能组件U0。

这样，在对专用功能组件U0的数据传送请求产生争用时，DMA控制器3和数据传送控制器C01相互监视其内部状态，对数据传送的执行进行控制。具体地说，如下那样。

在通过DMA控制器3进行相对于来自处理器2的数据传送请求的数据传送时，数据传送控制器C01进行控制，使得在相对于来自处理器2的数据传送请求的数据传送结束后，执行相对于来自专用功能组件U1的数据传送请求的数据传送。

相反，在通过数据传送控制器C01进行相对于来自专用功能组件U1的数据传送请求的数据传送时，DMA控制器3进行控制，使得在相对于来自专用功能组件U1的数据传送请求的数据传送结束后，执行相对于来自处理器2的数据传送请求的数据传送。

如以上那样，进行DMA控制器3和数据传送控制器C01之间的仲裁。

再有，在上述中，举例说明了对专用功能组件U0的数据传送请求产生争用的情况，但在对专用功能组件U1～U3的数据传送请求产生争用时，可进行同样的仲裁。

下面，说明执行解码处理情况下的动作。

解码处理可按与编码处理相反的处理流程来实现。即，与编码处理相反，以专用功能组件U0、专用功能组件U1、专用功能组件U2、专用功能组件U3这样的顺序来交换数据。具体地说，执行以下的处理。

首先，从主数据存储器1向专用功能组件U0的局部数据存储器M0传送解码对象代码数据。

这样的从主数据存储器1向专用功能组件U0的局部数据存储器M0的数据传送根据程序如下执行。

处理器2向DMA控制器3发行从解码对象代码数据的主数据存储器1向局部数据存储器M0的数据传送请求。

DMA控制器3进行从主数据存储器1向局部数据存储器M0的该数据传送请求和其他的数据传送请求(通过数据总线4的其他数据传送请求、以及通过数据总线B01的数据传送请求)的仲裁。

这种情况下，DMA控制器3与数据传送控制器C01之间进行该数据传送请求和通过数据总线B01的数据传送请求的仲裁。

而且，DMA控制器3在上述仲裁后，确认专用功能组件U0的状态，如果是可传送的状态，则执行从主数据存储器1向局部数据存储器M0的数据传送。

这期间的数据传送路径是从主数据存储器1经数据总线4至专用功能组件U0的局部数据存储器M0的路径。

再有，DMA控制器3在专用功能组件U0为处理中，使用局部数据存储器M0的情况下，临时存储该数据传送请求，并进行控制，以便在专用功能组件U0的处理结束后，不进行数据传送，直至局部数据存储器M0被解放。

而且，如果上述数据传送结束，则DMA控制器3对处理器2进行数据传送的结束通知。

在处理器2接收到该数据传送的结束通知后，执行使专用功能组件U0中的数据处理开始的指令串，对专用功能组件U0通知处理开始。

专用功能组件U0的可变长度编码/解码电路F0从处理器2接收到处理开始的通知后，根据来自主数据存储器1的传送，对存储于局部数据存储器M0中的解码对象代码数据，执行可变长度解码处理。

然后，可变长度编码/解码电路F0将作为处理结果的量化DCT系数数据存储在局部数据存储器M0中。

接着，通过数据总线B01，将存储于专用功能组件U0的局部数据存储器M0中的量化DCT系数数据向专用功能组件U1的局部数据存储器M1传送。具体地说，该传送如下进行。

根据结束对局部数据存储器M0写入量化DCT系数数据的情况，专用功能组件U0将对专用功能组件U1的数据传送请求传送到数据传送控制器C01。

数据传送控制器C01在专用功能组件U1为处理中，使用局部数据存储器M1的情况下，临时存储该数据传送请求，并进行控制，以便专用功能组件U1的处理结束后，不进行数据传送，直至局部数据存储器M1被解放。

另一方面，数据传送控制器C01在专用功能组件U1不处于处理中，不使用局部数据存储器M1的情况下，进行控制，以便直接从专用功能组件U0向专用功能组件U1进行数据传送。

数据传送控制器C01在执行以上那样的从专用功能组件U0向专用功能组件U1的数据传送控制时，进行该数据传送请求和其他数据传送请求(通过数据总线4的数据传送请求、通过数据总线B01的其他数据传送请求、以及通过数据总线B12的数据传送)仲裁。

这种情况下，数据传送控制器C01与DMA控制器3之间进行该数据传送请求和通过数据总线4的数据传送请求的仲裁。

此外，数据传送控制器C01与数据传送控制器C12之间进行该数据传送请求和通过数据总线B12的数据传送的仲裁。

如果以上的仲裁结果是使专用功能组件U1接受数据的状态，则数据传送控制器C01对专用功能组件U0传送许可数据传送。

接受该许可数据传送后，专用功能组件U0通过数据总线B01将量化DCT系数数据从局部数据存储器M0向局部数据存储器M1传送。

在传送结束后，专用功能组件U0将传送结束通知向专用功能组件U1发送。

如以上那样，通过数据总线B01，从专用功能组件U0向专用功能组件U1传送量化DCT系数数据。

专用功能组件U1的量化/解量化电路F1在接受了专用功能组件U0发送的传送结束通知后，对于存储于局部数据存储器M1中的量化DCT系数数据执行解量化处理，将作为该处理结果的DCT系数数据存储在局部数据存储器M1中。

接着，通过数据总线B12，向专用功能组件U2的局部数据存储器M2传送存储于专用功能组件U1的局部数据存储器M1中的DCT系数数据。

这期间的数据传送通过数据传送控制器C12经与DMA控制器3和数据传送控制器C23之间的仲裁来执行。

这样的数据传送控制器C12的数据传送控制与上述的数据传送控制器C01的数据传送控制相同。

在传送结束后，专用功能组件U1将传送结束通知向专用功能组件U2发送。

专用功能组件U2的DCT/IDCT电路F2在接收到专用功能组件U1发送的传送结束通知后，对于存储于局部数据存储器M2中的DCT系数数据执行离散余弦逆变换处理，将作为处理结果的差分数据存储在局部数据存储器M2中。

接着，通过数据总线B23，将存储于专用功能组件U2的局部数据存储器M2中的差分数据向专用功能组件U3的局部数据存储器M3传送。

这期间的数据传送通过数据传送控制器C23经与DMA控制器3之间的仲裁来执行。

这样的数据传送控制器C23的数据传送控制与上述的数据传送控制器C01的数据传送控制相同。

在传送结束后，专用功能组件U2将传送结束通知向专用功能组件U3发送。

专用功能组件U3的移动检测/移动补偿电路F3在接收到专用功能组件U2发送的传送结束通知后，对于存储于局部数据存储器M3中的差分数据执行移动补偿处理，将作为处理结果的解码活动图像数据存储在局部数据存储器M3中。

再有，通过数据总线4，将用于移动补偿的预测图像数据传送到局部数据存储器M3。

而且，专用功能组件U3在将解码活动图像数据存储在局部数据存储器M3中后，对处理器2发行解码处理结束通知。

如果处理器2接收到来自专用功能组件U3的解码处理结束通知，则执行从局部数据存储器M3向主数据存储器1进行数据传送的指令串，对DMA控制器3进行数据传送请求。

从专用功能组件U3向主数据存储器1的数据传送根据程序如下执行。

首先，处理器2从专用功能组件U3接收解码处理结束通知。在接收到解码处理结束通知后，处理器2向DMA控制器3发行从解码活动图像数据的局部数据存储器M3向主数据存储器1的数据传送请求。

DMA控制器3进行从局部数据存储器M3向主数据存储器1的该数据传送请求和通过数据总线4的其他数据传送请求的仲裁。

然后，DMA控制器3在仲裁后确认专用功能组件U3的状态，如果是可传送的状态，则执行从局部数据存储器M3向主数据存储器1的数据传送。

这期间的数据传送路径是从专用功能组件U3的局部数据存储器M3经数据总线1至主数据存储器1的路径。

如果上述数据传送结束，则DMA控制器3对处理器2进行数据传送的结束通知。

接受了数据传送结束通知的处理器2将存储于主数据存储器1中的解码活动图像数据传送到局部数据存储器22。

此时，处理器2通过程序控制来执行将存储于主数据存储器1中的解码对象活动图像数据传送到局部数据存储器22的指令串，对DMA控制器3进行数据传送请求。

处理器2的运算电路21对从主数据存储器1的传来的存储于局部数据存储器22中的解码对象活动图像数据执行作为后处理的数据处理，将处理结果存储在局部数据存储器22中。该后处理例如是除去噪声等。

接着，将后处理结果的解码对象活动图像数据从局部数据存储器22向主数据存储器1传送。

接收了该请求的DMA控制器3进行仲裁，执行从局部数据存储器22向主数据存储器1的数据传送。

然后，DMA控制器3在数据传送结束后，通知处理器2数据传送结束。

如以上那样，执行解码处理。

而且，如以上那样，在本实施方式中，设置连接基于布线逻辑控制而动作的专用功能组件U0～U3的数据总线B01、B12、B23。

由此，专用功能组件U0和专用功能组件U1之间的数据传送可通过数据总线B01执行，专用功能组件U1和专用功能组件U2之间的数据传送可通过数据总线B12执行，专用功能组件U2和专用功能组件U3之间的数据传送可通过数据总线B23执行。

因此，可以抑制通过数据总线4的数据的传送频度。因此，通过基于程序控制而动作的处理器2和专用功能组件U0～U3，在执行一连串的处理(用于编码的一连串处理、用于解码的一连串处理)情况中，可以缩短传送数据时的等待时间。

其结果，可以提高数据的处理效率，而与专用功能组件U0～U3的数目没有关系。

而且，可以维持基于程序控制而动作的处理器2的数据处理的灵活性，以及基于布线逻辑控制而动作的专用功能组件U0～U3的降低消耗电力的效果。

此外，在本实施方式中，可以通过数据总线B在专用功能组件U和其他专用功能组件U之间进行双向的数据传送。

因此，可以将一方专用功能组件U的处理结果用另一方的专用功能组件U来处理，或用一方的专用功能组件U来处理另一方的专用功能组件U的处理结果。

此外，在本实施方式中，通过数据总线B将专用功能组件U和其他专用功能组件U一对一连接。

例如，通过数据总线B01，将专用功能组件U0和专用功能组件U1一对一连接。

因此，与进行一对多连接的情况比较，可以容易地进行传送数据时的控制。此外，可以缩小封装面积。

再有，上述中，根据对局部数据存储器M的处理结果的写入结束，专用功能组件U对数据传送控制器C进行数据传送请求。

但是，处理器2也可如下那样进行数据传送请求。通过专用功能组件U根据对局部数据存储器M的处理结果的写入结束来设置标记，或者通过专用功能组件U根据对局部数据存储器M的处理结果的写入结束，作为中断信号通知处理器2，从而使处理器2知道局部数据存储器M的处理结果的写入结束。

这样，处理器2判断专用功能组件U中的处理结束情况，通过程序控制，执行将存储于该局部数据存储器M中的处理结果传送到与该局部数据存储器M连接的另一局部数据存储器M中的指令串，对数据传送控制器C进行数据传送请求。

在上述中，专用功能组件U在向连接的其他专用功能组件U的数据传送结束时，对相应的专用功能组件U通知结束数据传送。

然后，从专用功能组件U产生接收了数据的传送结束通知，在相应的其他专用功能组件U中，起动专用运算电路F，执行运算处理。

但是，通过处理器2的控制，也可如下起动专用运算电路F。

专用功能组件U在结束向连接的其他专用功能组件U的数据传送时，通知处理器2数据传送结束。

然后，根据程序控制，从专用功能组件U接受了数据传送结束通知的处理器2，对相应的其他专用功能组件U发行开始运算处理的指令串，起动相应的专用运算电路F。

在上述中，数据传送控制器C进行专用功能组件U相互间的通过数据总线B的数据传送的控制。

但是，处理器2也可以进行专用功能组件U相互间的通过数据总线B的数据传送的控制。以下将列举具体例来说明这点。

举例说明解码时的从专用功能组件U0向专用功能组件U1的数据传送。

在专用功能组件U0中可变长度解码处理结束，对局部数据存储器M0的数据存储结束时，专用功能组件U0通知处理器2可变长度解码处理结束。

接收了该通知的处理器2确认专用功能组件U1的状态。然后，如果专用功能组件U1是可传送的状态，则处理器2通知专用功能组件U0许可传送。

接收到许可传送的专用功能组件U0通过数据总线B01，将存储于局部数据存储器M0中的数据向局部数据存储器M1传送。

在数据传送结束后，专用功能组件U0通知处理器2传送结束。

在以上的方法中，也可以进行通过专用功能组件U相互间的数据总线B的数据传送。

这样，在处理器2控制通过数据总线B的数据传送时，不需要数据传送控制器C，可缩小封装面积。

而且，这种情况下，通过专用功能组件U之间的数据总线B的数据传送可由处理器2进行程序控制。其结果，可自由地进行专用功能组件U之间的数据传送。

另一方面，在数据传送控制器C进行通过数据总线B的数据传送控制时，可以减轻处理器2的负担。

至此，说明了活动图像的编码和解码处理是帧间编码和帧间解码处理。

但是，对于帧间编码和帧间解码处理，根据除了专用功能组件U3中的处理以外的工作步骤，可以与上述同样地进行。

此外，在上述中，专用功能组件U具备用于执行编码和解码的专用运算电路F。

但是，专用运算电路F的功能不限定于此，对于具有任意功能的专用运算电路F，也可以采用本实施方式。

此外，在上述中，专用功能组件U的数目为4个，数据传送控制器C为3个，数据总线B为3条，但并不限于此，它们可以任意的数目。再有，1条数据总线B由多条信号线构成。

(实施方式2)

图2是本发明实施方式2的数据处理***的方框图。再有，在图2中，对与图1相同的部分附以相同的标号，适当省略说明。

如图2所示，本实施方式的数据处理***除了图1的数据处理***的结构以外，还设有数据传送控制器6、以及数据总线5。

首先，以与实施方式1不同的点为中心来说明执行编码处理的情况。

在实施方式1中，将处理器2实施了前处理的编码对象活动图像数据存储在处理器2的局部数据存储器22中后，通过数据总线4，被传送到主数据存储器1，而且，从主数据存储器1通过数据总线4被传送到专用功能组件U3的局部数据存储器M3，由移动检测/移动补偿电路F3实施处理。

对此，在本实施方式中，在将处理器2实施了前处理的编码对象活动图像数据存储在处理器2的局部数据存储器22中后，通过数据总线5，被传送到专用功能组件U3的局部数据存储器M3，并由移动检测/移动补偿电路F3实施处理。具体地说，如以下那样。

在从处理器2的局部数据存储器22向专用功能组件U3的局部数据存储器M3传送数据时，处理器2对数据传送控制器6发行数据传送请求。

数据传送控制器6与数据传送控制器C23帧间进行从局部数据存储器22向局部数据存储器M3的数据传送请求和通过数据总线B23的数据传送请求的仲裁。

数据传送控制器6在仲裁后，确认专用功能组件U3的状态，如果是可传送的状态，则执行从局部数据存储器22向局部数据存储器M3的数据传送。

数据传送控制器6在数据传送结束后，对处理器2通知数据传送的结束。

这期间的数据传送的路径是从处理器2的局部数据存储器22经数据总线5至专用功能组件U3的局部数据存储器M3的路径。

再有，数据传送控制器6在专用功能组件U3为处理中，使用局部数据存储器M3的情况下，临时存储该数据传送请求，并进行控制，使得专用功能组件U3的处理结束后，不进行数据传送，直至局部数据存储器M3被解放。

处理器2在接收到数据传送的结束通知后，执行开始专用功能组件U3中的数据处理的指令串，对专用功能组件U3通知处理开始。

接受的该通知的专用功能组件U3的移动检测/移动补偿电路F3对于存储于局部数据存储器M3中的前处理后的编码对象活动图像数据执行移动检测处理，将该处理结果的差分数据存储在局部数据存储器M3中。

存储于局部数据存储器M3中的差分数据通过数据传送控制器C23的控制被传送到局部数据存储器M2。

该数据传送时，除了与实施方式1情况同样的DMA控制器3和数据传送控制器C12之间的仲裁以外，通过数据传送控制器C23与数据传送控制器6之间进行该数据传送请求、处理器2的局部数据存储器22和局部数据存储器M2之间的数据总线5的数据传送请求的仲裁。

DCT/IDCT电路F2对存储于局部数据存储器M2中的差分数据执行离散余弦变换处理，将该处理结果的DCT系数数据存储在局部数据存储器M2中。

存储于局部数据存储器M2中的DCT系数数据通过数据传送控制器C12的控制被传送到局部数据存储器M1。

该数据传送时，除了与实施方式1同样的DMA控制器3和数据传送控制器C01之间的仲裁以外，数据传送控制器C12与数据传送控制器6之间进行该数据传送请求、通过处理器2的局部数据存储器22和局部数据存储器M1之间的数据总线5的数据传送请求的仲裁。

量化/解量化电路F1对存储于局部数据存储器M1中的DCT系数数据执行量化处理，将其处理结果的量化DCT系数数据存储在局部数据存储器M1中。

然后，处理器2对存储于局部数据存储器M1中的量化DCT系数数据实施自适应处理。

这种情况下，为了进行适当的处理，处理器2将存储于局部数据存储器M1中的量化DCT系数数据传送到处理器2的局部数据存储器22。具体地说，如下那样进行。

处理器2根据程序控制，执行将存储于局部数据存储器M1中的量化DCT系数数据传送到局部数据存储器22的指令串，对数据传送控制器6进行数据传送请求。

数据传送控制器6进行该数据传送请求、其他数据传送请求(通过数据总线4的数据传送请求、通过数据总线B01的数据传送请求、通过数据总线B12的数据传送请求、以及通过数据总线5的其他数据传送请求)的仲裁，最终接受处理器2的该数据传送请求，执行从局部数据存储器M1向局部数据存储器22的数据传送。

这期间的数据传送路径是从局部数据存储器M1经数据总线5至处理器2的局部数据存储器22的路径。

再有，数据传送控制器6与DMA控制器3之间进行该数据传送请求、通过数据总线4的数据传送请求的仲裁。

此外，数据传送控制器6与数据传送控制器C01之间进行该数据传送请求、通过数据总线B01的数据传送请求的仲裁。

此外，数据传送控制器6与数据传送控制器C12之间进行该数据传送请求、通过数据总线B12的数据传送请求的仲裁。

而且，处理器2的运算电路21根据来自局部数据存储器M1的传送对存储于局部数据存储器22中的量化DCT系数数据执行自适应处理。

作为该自适应处理，例如进行以下处理。处理器2计算值为‘0’的量化DCT系数数据的数目，并且求出值不为‘0’的量化DCT系数数据的绝对值的最大值。

然后，在值为‘0’的量化DCT系数数据的数目在规定的第1阈值以上，并且值不为‘0’的量化DCT系数数据的绝对值的最大值小于预定的第2阈值时，处理器2将从局部数据存储器M1传送的量化DCT系数数据所对应的编码对象活动图像数据认为与参照图像数据相同，不进行该编码对象活动图像数据的编码，中止相对于该量化DCT系数数据的其以后的编码处理。

通过进行这样的自适应处理，可以提高编码效率和减轻编码处理量。

另一方面，在值为‘0’的量化DCT系数数据的数目比预定的第1阈值小，或值不为‘0’的量化DCT系数数据的绝对值的最大值在预定的第2阈值以上时，处理器2将不认为从局部数据存储器M1传送的量化DCT系数数据所对应的编码对象活动图像数据与参照图像数据相同，继续进行相对于该量化DCT系数数据的其以后的编码处理。

在继续进行编码处理时，存储于局部数据存储器M1中的量化DCT系数数据通过数据传送控制器C01的控制被传送到局部数据存储器M0。

在该数据传送时，除了与实施方式1同样的与DMA控制器3之间的仲裁以外，数据传送控制器C01与数据传送控制器6之间进行该数据传送请求、通过处理器2的局部数据存储器22和局部数据存储器M01之间的数据总线5的数据传送请求的仲裁。

可变长度编码/解码电路F0对存储于局部数据存储器M0中的量化DCT系数数据执行可变长度编码处理，将其处理结果的编码数据存储在局部数据存储器M0中。

然后，存储于局部数据存储器M0中的编码数据通过DMA控制器3的控制被传送到主数据存储器1。

下面，关于解码处理，以与实施方式1的不同点为中心来进行说明。解码处理用与编码处理相反的处理流程来实现。即，与编码处理相反，以专用功能组件U0、专用功能组件U1、专用功能组件U2、专用功能组件U3的顺序来交换数据。具体地说，执行以下的处理。

存储于主数据存储器1中的解码对象代码数据根据DMA控制器3的控制，通过数据总线4被传送到局部数据存储器M0。

在该数据传送时，除了与实施方式1情况同样的进行与数据传送控制器C01之间的仲裁以外，DMA控制器3与数据传送控制器6之间进行该数据传送请求、通过局部数据存储器22和局部数据存储器M0之间的数据总线5的数据传送请求的仲裁。

可变长度编码/解码电路F0对存储于局部数据存储器M0中的解码对象代码数据执行可变长度解码处理，将其处理结果的量化DCT系数数据存储在局部数据存储器M0中。

存储于局部数据存储器M0中的量化DCT系数数据通过数据传送控制器C01的控制被传送到局部数据存储器M1。

在该数据传送时，除了与实施方式1情况同样的进行与DMA控制器3和数据传送控制器C12之间的仲裁以外，数据传送控制器C01与数据传送控制器6之间进行该数据传送请求、通过处理器2的局部数据存储器22和局部数据存储器M1之间的数据总线5的数据传送请求的仲裁。

量化/解量化电路F1对存储于局部数据存储器M1中的量化DCT系数数据执行解量化处理，将其结果的DCT系数数据存储在局部数据存储器M1中。

存储于局部数据存储器M1中的DCT系数数据通过数据传送控制器C12的控制被传送到局部数据存储器M2。

在该数据传送时，除了与实施方式1同样进行与DMA控制器3和数据传送控制器C23之间的仲裁以外，数据传送控制器C12与数据传送控制器6之间进行该数据传送请求、通过处理器2的局部数据存储器22和局部数据存储器M2之间的数据总线5的数据传送请求的仲裁。

DCT/IDCT电路F2对存储于局部数据存储器M2中的DCT系数数据执行离散余弦逆变换处理，将其处理结果的差分数据存储在局部数据存储器M2中。

存储于局部数据存储器M2中的差分数据通过数据传送控制器C23的控制被传送到局部数据存储器M3。

在该数据传送时，除了与实施方式1同样进行与DMA控制器3之间的仲裁以外，数据传送控制器C23与数据传送控制器6之间进行该数据传送请求、通过处理器2的局部数据存储器22和局部数据存储器M3之间的数据总线5的数据传送请求的仲裁。

移动检测/移动补偿电路F3对存储于局部数据存储器M3中的差分数据执行移动补偿处理，将其处理结果的解码对象活动图像数据存储在局部数据存储器M3中。

而且，在实施方式1中，存储于局部数据存储器M3中的解码对象活动图像数据通过数据总线4被传送到主数据存储器1，而且从主数据存储器1通过数据总线4，被传送到处理器2的局部数据存储器22，并被实施后处理。

对此，在本实施方式中，存储于局部数据存储器M3中的解码对象活动图像数据通过数据总线5被传送到处理器2的局部数据存储器22，被实施后处理。具体地说，如以下那样。

在从专用功能组件U3的局部数据存储器M3向处理器2的局部数据存储器22传送数据时，处理器2对数据传送控制器6发行数据传送请求。

数据传送控制器6进行该数据传送请求、通过数据总线5的其他数据传送请求的仲裁。

此外，数据传送控制器6与DMA控制器3之间进行该数据传送请求、通过数据总线4的数据传送请求的仲裁。

数据传送控制器6在仲裁后，确认专用功能组件U3的状态，如果是可传送的状态，则执行从局部数据存储器M3向局部数据存储器22的数据传送。

数据传送控制器6在数据传送结束后，通知处理器2数据传送的结束。

这期间的数据传送路径是从专用功能组件U3的局部数据存储器M3经数据总线5至处理器2的局部数据存储器22的路径。

处理器2在接收到数据传送的结束通知后，对存储于局部数据存储器22中的解码对象活动图像数据执行后处理，将处理结果存储在局部数据存储器22中。

存储于局部数据存储器22中的后处理过的解码对象活动图像数据根据DMA控制器3的控制，通过数据总线4被传送到主数据存储器1。

DMA控制器3在数据传送结束后，对处理器2通知数据传送的结束。

而且，如以上那样，在本实施方式中，包括与实施方式1同样的结构。因此，与实施方式1同样，可以维持基于程序控制而动作的第1数据处理部件的数据处理的灵活性，以及基于布线逻辑控制而动作的第2数据处理部件的降低消耗电力的效果，同时可提高数据的处理效率。另外，具有与实施方式1同样的效果。

而且，在本实施方式中，设置将处理器2和专用功能组件U0～U3直接连接的数据总线5。

由此，可以不通过主数据存储器1和数据总线4，以双向方式直接发送接收专用功能组件U0～U3的处理结果。

因此，可以进一步抑制通过数据总线4的数据的传送频度。其结果，可以进一步提高数据的处理效率。

在上述中，将数据总线5连接到所有的专用功能组件U0～U3，但数据总线5的连接目的地可以任意设定。

此外，在上述中，由数据传送控制器6进行专用功能组件U0～U3和局部数据存储器22之间的通过数据总线5的数据传送的控制。

但是，也可以由处理器2来进行这样的数据传送控制。

这样，在处理器2控制通过数据总线5的数据传送时，不需要数据传送控制器6，可以缩小封装面积。

而且，在该情况下，可由处理器2对处理器2和专用功能组件U0～U3之间通过数据总线5的数据传送进行程序控制。其结果，可以自由地进行双方间的直接的数据传送。

另一方面，在数据传送控制器6进行通过数据总线5的数据传送的控制时，可以减轻处理器2的负担。

(实施方式3)

图3是本发明实施方式3的活动图像解码装置的方框图。再有，在图3中，对与图1相同的部分附以相同的标号并适当省略说明。

如图3所示，该活动图像解码装置包括主数据存储器1、处理器2、直接存储器存取控制器(DMA控制器)3、专用功能组件φ0～φ3、数据传送控制器C01、C12、C23、数据总线4、数据总线b01、b12、b23、数据传送控制器8、以及数据总线b03。

处理器2包括运算电路21和局部数据存储器22。

专用功能组件φ0包括局部数据存储器M0和可变长度解码电路ω0。专用功能组件φ1包括局部数据存储器M1和解量化电路ω1。专用功能组件φ2包括局部数据存储器M2和解离散余弦变换电路(IDCT电路)ω2。专用功能组件φ3包括局部数据存储器M3和移动补偿电路ω3。

这里，活动图像解码装置相当于数据处理***。处理器2相当于执行基于程序控制的数据处理的数据处理装置。

专用功能组件φ0～φ3的各专用功能组件相当于执行基于布线逻辑控制的数据处理的数据处理装置(以规定的功能特化的专用硬件的数据处理装置)。

再有，将数据传送控制器C01、C12、C23、8集中表现时，表示为数据传送控制器C。

将专用功能组件φ0～φ3集中表现时，表示为专用功能组件φ。

将数据总线b01、b12、b23、b03集中表现时，表示为数据总线b。

而将可变长度解码电路ω0、解量化电路ω1、IDCT电路ω2、以及移动补偿电路ω3集中表现时，表示为专用运算电路ω。而且，通过主数据存储器1，数据总线4与处理器2和专用功能组件φ0～φ3相连接。

数据总线b01与专用功能组件φ0和专用功能组件φ1相连接。数据总线b12与专用功能组件φ1和专用功能组件φ2相连接。数据总线b23与专用功能组件φ2和专用功能组件φ3相连接。数据总线b03与专用功能组件φ0和专用功能组件φ3相连接。

下面，以与实施方式1的解码处理的不同点为中心来说明解码处理。存储于主数据存储器1中的解码对象代码数据根据DMA控制器3的控制，通过数据总线4被传送到局部数据存储器M0。

可变长度解码电路ω0对存储于局部数据存储器M0中的解码对象代码数据执行可变长度解码处理，将其处理结果的量化DCT系数数据存储在局部数据存储器M0中。

在活动图像编码方式的MPEG-4中，作为可变长度编码时的一个代码，在移动检测中是所谓被用作没有移动的宏块中的‘Not_coded’代码。

称为‘Not_coded’代码表示宏块的量化DCT系数数据都为‘0’的情况，是为了削减可变长度编码后的代码量而设置的一个代码。

在可变长度解码处理时，在检测出‘Not_coded’代码时，不需要解量化处理和离散余弦逆变换处理，在移动补偿中，可以将参照图像直接作为解码图像。

因此，在专用功能组件φ0中，在检测出‘Not_coded’代码时，将数据‘0’存储在专用功能组件φ0的局部数据存储器M0中。

然后，存储于局部数据存储器M0中的数据‘0’根据数据传送控制器8的控制，通过数据总线b03被传送到专用功能组件φ3的局部数据存储器M3。

在该数据传送时，数据传送控制器8与数据传送控制器C23之间进行该数据传送请求、通过数据总线b23数据传送请求的仲裁。

此外，数据传送控制器8与DMA控制器3之间进行该数据传送请求、通过数据总线4的数据传送请求的仲裁。

然后，数据传送控制器8在仲裁后确认专用功能组件φ3的状态，如果是可传送数据的状态，作为使用数据总线b03，将存储于局部数据存储器M0中的数据‘0’向局部数据存储器M3传送。

然后，专用功能组件φ0在传送结束后，对专用功能组件φ3通知传送的结束。

再有，数据传送控制器8在专用功能组件φ3为处理中，使用局部数据存储器M3的情况下，临时存储该数据传送请求，并进行控制，使得专用功能组件φ3的处理结束后，不进行数据传送，直至局部数据存储器M3被解放。

另一方面，在专用功能组件φ0中，在没有检测出‘Not_coded’代码时，根据数据传送控制器C01的控制，存储于局部数据存储器M0终点量化DCT系数数据通过数据总线b01被传送到局部数据存储器M1。

在该数据传送时，与实施方式1的情况同样，数据传送控制器C01与DMA控制器3之间进行仲裁。

此外，专用功能组件φ0在传送结束后，对专用功能组件φ1通知传送的结束。

接收到该通知的解量化电路ω1对存储于局部数据存储器M1中的量化DCT系数数据执行解量化处理，将其处理结果的DCT系数数据存储在局部数据存储器M1中。

根据数据传送控制器C12的控制，存储于局部数据存储器M1中的DCT系数数据通过数据总线b12被传送到局部数据存储器M2。

在该数据传送时，与实施方式1同样，数据传送控制器C12与DMA控制器3之间进行仲裁。

此外，专用功能组件φ1在传送结束后，对专用功能组件φ2通知传送的结束。

接收到该通知的IDCT电路ω2对存储于局部数据存储器M2中的DCT系数数据执行离散余弦逆变换处理，将其处理结果的差分数据存储在局部数据存储器M2中。

根据数据传送控制器C23的控制，存储于局部数据存储器M2中的差分数据通过数据总线b23被传送到局部数据存储器M3。

在该数据传送时，与实施方式1同样，数据传送控制器C23与DMA控制器3之间进行仲裁。

而且，这种情况下，数据传送控制器C23还与数据传送控制器8之间进行仲裁。

此外，专用功能组件φ2在传送结束后，对专用功能组件φ3通知传送的结束。

接收到该通知的移动补偿电路ω3对存储于局部数据存储器M3中的差分数据执行移动补偿处理，将其处理结果的解码对象活动图像数据存储在局部数据存储器M3中。

存储于局部数据存储器M3中的解码对象活动图像数据通过数据总线4被传送到主数据存储器1，进而主数据存储器1通过数据总线4被传送到处理器2的局部数据存储器22，并被实施后处理。在这点上，与实施方式1的解码处理相同。

而且，如以上那样，在本实施方式中，设置将通过布线逻辑控制而动作的专用功能组件φ0～φ3相连接的数据总线b01、b12、b23、b03。

由此，可通过数据总线b01来执行专用功能组件φ0和专用功能组件φ1之间的数据传送，可通过数据总线b12来执行专用功能组件φ1和专用功能组件φ2之间的数据传送，可通过数据总线b23来执行专用功能组件φ2和专用功能组件φ3之间的数据传送，可通过数据总线b03来执行专用功能组件φ0和专用功能组件φ3之间的数据传送。

因此，可以抑制通过数据总线4的数据的传送频度。因此，在通过程序控制而动作的处理器2和专用功能组件φ0～φ3来执行一连串处理(用于解码的一连串处理)时，可以缩短传输数据时的等待时间。

其结果，可提高数据的处理效率，而与专用功能组件φ0～φ3的数目没有关系。

而且，可以维持基于程序控制而动作的处理器2的数据处理的灵活性，以及基于布线逻辑控制而动作的专用功能组件φ0～φ3的降低消耗电力的效果。

此外，在本实施方式中，数据总线b在专用功能组件φ和其他专用功能组件φ之间进行单向的数据传送。

因此，与进行双向数据传送的情况比较，可以容易地进行传送数据时的控制。

此外，在本实施方式中，通过数据总线b01、b03，将专用功能组件φ0、多个专用功能组件φ1、φ3进行一对多的连接。

因此，可以将专用功能组件φ0的处理结果传送到从数据总线b01、b03连接的多个专用功能组件φ1、φ3中选择出的专用功能组件。其结果，可以提高数据处理的自由度。

再有，在上述中，与实施方式1同样，根据对局部数据存储器M结束写入处理结果，专用功能组件φ对数据传送控制器C进行数据传送请求。

但是，与实施方式1中说明的情况同样，处理器2也可以对数据传送控制器C进行数据传送请求。

此外，在上述中，与实施方式1同样，专用功能组件φ在结束对相连接的其他专用功能组件φ的数据传送时，对相关的其他专用功能组件φ通知结束了数据传送。

而且，因从专用功能组件φ接收到数据的传送结束通知，相关的其他专用功能组件φ起动专用运算电路ω，执行运算处理。

但是，与实施方式1中说明的情况相同，也可以通过处理器2的控制来起动专用运算电路ω。

此外，在上述中，数据传送控制器C进行通过专用功能组件φ的相互间的数据总线b的数据传送控制。

但是，与实施方式1中说明的情况同样，也可以由处理器2进行专用功能组件φ的相互间的通过数据总线b进行的数据传送控制。

这样，在处理器2控制通过数据总线b的数据传送时，不需要数据传送控制器C，可以缩小封装面积。

而且，这种情况下，可由处理器2程序控制专用功能组件φ之间的通过数据总线b进行的数据传送。其结果，可自由地进行专用功能组件φ之间的数据传送。

此外，在上述中，专用功能组件φ0进行来自专用功能组件φ0的数据传送目的地的选择。

但是，也可以由处理器2进行来自专用功能组件φ0的数据传送目的地的选择。以下列举具体例来说明这点。

考虑从专用功能组件φ0对专用功能组件φ1或专用功能组件φ3的数据传送。

在专用功能组件φ0中结束可变长度解码，结束对局部数据存储器M0的数据存储时，专用功能组件φ0通知处理器2可变长度解码处理结束。

接收到该通知的处理器2对专用功能组件φ0确认解码后的代码种类。

如果解码后的代码为‘Not_coded’，则处理器2确认专用功能组件φ3的状态，如果是可传送，则对专用功能组件φ0进行向专用功能组件φ3的传送通知。

接收到该传送通知的专用功能组件φ0通过数据总线b03，将存储于局部数据存储器M0中的数据‘0’向局部数据存储器M3传送。

然后，在数据传送结束后，专用功能组件φ0通知处理器2传送结束。

另一方面，如果解码的代码不是‘Not_coded’，则存在量化DCT系数数据，所以处理器2确认专用功能组件φ1的状态，如果是可进行解码的量化DCT系数的传送，则对专用功能组件φ0进行向专用功能组件φ1的传送通知。

接收到该传送通知的专用功能组件φ0通过数据总线b01将存储于局部数据存储器M0中的量化DCT系数数据向局部数据存储器M1传送。

然后，在数据传送结束后，专用功能组件φ0对处理器2进行传送结束通知。

如以上那样，也可以由处理器2进行来自专用功能组件φ0的数据的传送目的地选择。

至此，将活动图像的解码处理作为帧间解码处理进行了说明。

但是，对于帧内解码处理来说，通过除了专用功能组件φ3中的处理以外的动作步骤，可与上述同样地进行。

此外，在上述中，专用功能组件φ包括用于执行解码的专用运算电路ω。

但是，专用运算电路ω的功能不限定于此，对于有任意功能的专用运算电路ω，都可应用本实施方式。

此外，在上述中，专用功能组件φ的数目为4个，数据传送控制器C为4个，数据总线b为4条，但并不限于此，它们可以任意的数目。再有，1条数据总线b由多条信号线构成。

此外，可以将本实施方式和实施方式1组合使用。也可以将本实施方式和实施方式2组合使用。

(实施方式4)

图4是本发明实施方式4的活动图像处理装置的方框图。再有，在图4中，对与图1相同的部分附以相同的标号并适当省略说明。

如图4所示，该活动图像处理装置包括主数据存储器1、处理器2、直接存储器存取控制器(DMA控制器)3、专用功能组件u0～u4、数据传送控制器10、数据总线4、数据总线4、以及数据总线9。

处理器2包括运算电路21和局部数据存储器22。

专用功能组件u0包括局部数据存储器m0和解码电路f0。专用功能组件u1包括局部数据存储器m1和滤波运算电路f1。专用功能组件u2包括局部数据存储器m2和滤波运算电路f2。专用功能组件u3包括局部数据存储器m3和滤波运算电路f3。专用功能组件u4包括局部数据存储器m4和滤波运算电路f4。

这里，活动图像处理装置相当于数据处理***。处理器2相当于执行基于程序控制的数据处理的数据处理装置。

专用功能组件u0～u4的各专用功能组件相当于执行基于布线逻辑控制的数据处理的数据处理装置(以规定的功能特化的专用硬件的数据处理装置)。

再有，将专用功能组件u0～u4集中表现时，表示为专用功能组件u。

将局部数据存储器m0～m4集中表现时，表示为局部数据存储器m。

将解码电路f0和滤波运算电路f1～f4集中表现时，表示为专用运算电路f。

以下，简单说明图1的各结构的功能-动作。主数据存储器1存储数据。例如，存储处理器2的处理结果、或专用功能组件u0～u4的处理结果等。

专用功能组件u0的局部数据存储器m0存储从主数据存储器1传送的数据、或解码电路f0的处理结果。

专用功能组件u0的解码电路f0对存储于局部数据存储器m0中的数据实施解码，将其结果的解码对象活动图像数据存储在局部数据存储器m0中。

更具体地说，解码电路f0对根据MPEG方式编码的解码对象编码数据进行解码，将其结果(解码活动图像数据)存储在局部数据存储器m0中。

专用功能组件u1～u4的局部数据存储器m1～m4存储从主数据存储器1传送的数据、或解码电路f0的处理结果(解码对象活动图像数据)。

专用功能组件u1～u4的滤波运算电路f1～f4对存储于对应的局部数据存储器m1～m4中的数据实施滤波运算，将其结果存储在对应的局部数据存储器m1～m4中。

DMA控制器3控制主数据存储器1和处理器2的局部数据存储器之间的数据传送、以及主数据存储器1和局部数据存储器m0～m4之间的数据传送。

通过主数据存储器1，数据总线4与处理器2和专用功能组件u0～u4相连接。

而且，通过数据总线4进行主数据存储器1和处理器2之间的数据传送、以及主数据存储器1和专用功能组件u0～u4之间的数据传送。

数据传送控制器10控制从专用功能组件u0的局部数据存储器m0向专用功能组件u1～u4的局部数据存储器m1～m4的数据传送。

数据总线9将专用功能组件u0和专用功能组件u1～u4相连接。而且，进行从专用功能组件u0向专用功能组件u1～u4的数据传送。

这里，详细说明滤波运算电路f1～f4。各滤波运算电路f1～f4执行用于削减对根据MPEG方式编码的活动图像数据进行解码的活动图像的噪声的滤波运算。

在MPEG方式中，以8像素×8像素的块为单位来进行编码，所以在同一帧内的块间损失空间的相关性。

其结果，块的边界变为不连续的玛赛克状。该噪声被称为块噪声。

作为除去块噪声的方法，有对于包含处于相邻块边界的像素的新块施加滤波的方法。

在基于该方法的除去块噪声的处理中，对于构成一个帧的所有块，需要施加滤波，需要很大的运算量。

因此，在本实施方式中，对应于各块的滤波运算，着眼于可进行并行处理，设置执行滤波运算的4个专用功能组件u1～u4，通过对于4个块同时执行滤波运算，实现滤波运算的高速化。

下面，说明本实施方式的活动图像处理装置的处理流程。

首先，接收到处理器2的命令的DMA控制器3通过数据总线4，将存储于主数据存储器1中的解码对象代码数据传送到专用功能组件u0的局部数据存储器m0。

如图1所示，这种情况下的具体处理，与实施方式1的解码处理中，接收到处理器2命令的DMA控制器3通过数据总线4，将存储于主数据存储器1中的解码对象代码数据传送到专用功能组件U0的局部数据存储器M0情况下的处理相同。

如果上述数据传送结束，处理器2从DMA控制器3接收数据传送结束通知。

接收到该通知的处理器2对专用功能组件u0指示可开始解码处理。

接收到该指示的专用功能组件u0的解码电路f0对存储于局部数据存储器m0中的解码对象代码数据执行解码处理，将其处理结果的解码对象活动图像数据存储在局部数据存储器m0中。

接着，通过数据总线9，将存储于局部数据存储器m0中的解码对象活动图像数据传送到专用功能组件u1～u4的局部数据存储器m1～m4。具体地说，该数据传送如下执行。

根据结束对局部数据存储器m0存储解码对象活动图像数据的情况，专用功能组件u0对数据传送控制器10进行数据传送请求。

如果专用功能组件u1～u4为可接收数据的状态，则数据传送控制器10通过数据总线9，将存储于局部数据存储器m0中的解码对象活动图像数据传送到局部数据存储器m1～m4。这时的数据传送的单位以块为单位。

因此，在各局部数据存储器m1～m4中，输入存储块单位的数据。

在数据传送结束后，专用功能组件u0对专用功能组件u1～u4通知数据传送结束。

接收到该通知的专用功能组件u1～u4的滤波运算电路f1～f4开始进行对存储于对应的局部数据存储器m1～m4中的块单位数据的滤波运算。

然后，滤波运算电路f1～f4将滤波运算的结果存储在对应的局部数据存储器m1～m4中。

在滤波运算结束后，专用功能组件u1～u4对处理器2通知滤波运算结束。

接收到该通知的处理器2将存储于局部数据存储器m1～m4中的滤波运算后的解码对象活动图像数据传送到主数据存储器1。

此时，通过程序控制，处理器2执行将存储于局部数据存储器m1～m4中的滤波运算后的解码对象活动图像数据传送到主数据存储器1的指令串，对DMA控制器3进行数据传送请求。

DMA控制器3进行该数据传送请求、通过数据总线4的其他数据传送请求的仲裁，最终接受处理器2的该数据传送请求，执行从局部数据存储器m1～m4向主数据存储器1的数据传送。

这期间的数据传送路径是从局部数据存储器m1～m4经数据总线4至主数据存储器1的路径。

如以上那样，在本实施方式中，设置连接基于布线逻辑控制而动作的专用功能组件u0～u4的数据总线9，所以可通过数据总线9执行从专用功能组件u0向专用功能组件u1～u4的数据传送。

因此，可以抑制通过数据总线4的数据的传送频度。因此，在通过基于程序控制而动作的处理器2和专用功能组件u0～u4来执行一连串的处理(有关解码的一连串处理)时，可以缩短传送数据时的等待时间。

其结果，可提高数据的处理效率，而与专用功能组件u0～u4的数目没有关系。

而且，可以维持基于程序控制而动作的处理器2的数据处理的灵活性，以及基于布线逻辑控制而动作的专用功能组件u0～u4的降低消耗电力的效果。

此外，在本实施方式中，通过数据总线9，在专用功能组件u0和专用功能组件u1～u4之间进行单向的数据传送。

因此，与进行双向的数据传送的情况比较，可以容易地进行传输数据时的控制。

此外，在本实施方式中，通过数据总线9，将专用功能组件u0和专用功能组件u1～u4相连接。而且，通过数据总线9，从专用功能组件u0向专用功能组件u1～u4进行单方向的数据传送。

因此，通过专用功能组件u1～u4，对于专用功能组件u0的处理结果的解码对象活动图像数据，可以并行执行滤波运算处理。

其结果，可以实现处理的高速化。

再有，在上述中，在对专用功能组件u1～u4的数据传送结束时，专用功能组件u0对专用功能组件u1～u4通知数据传送结束。

然后，因从专用功能组件u0接收到数据传送结束通知，专用功能组件u1～u4起动滤波运算电路f1～f4，执行滤波运算处理。

但是，与实施方式1中说明的情况相同，也可以通过处理器2的控制，来起动滤波运算电路f1～f4。

此外，在上述中，根据对局部数据存储器m0结束写入处理结果，专用功能组件u0对数据传送控制器10进行数据传送请求。

但是，与实施方式1中说明的情况同样，处理器2也可以对数据传送控制器10进行数据传送请求。

此外，在上述中，数据传送控制器10进行从专用功能组件u0对专用功能组件u1～u4的通过数据总线9的数据传送控制。

但是，与实施方式1中说明的情况同样，处理器2也可以进行这样的数据传送控制。

这样，在处理器2控制通过数据总线9的数据传送时，不需要数据传送控制器10，可以缩小封装面积。

而且，这种情况下，可由处理器2程序控制通过专用功能组件u0～u4之间的数据总线9的数据传送。其结果，可以自由地进行专用功能组件u0～u4之间的数据传送。

另一方面，在数据传送控制器10进行通过数据总线9的数据传送控制时，可以减轻处理器2的负担。

此外，在上述中，专用功能组件u0包括用于执行解码的解码电路f0，专用功能组件u1～u4包括执行滤波运算的滤波运算电路f1～f4。

但是，专用功能组件u的专用运算电路f的功能不限定于此，对于具有任意功能的专用运算电路f，也可以应用本实施方式。

在上述中，从专用功能组件u0进行对专用功能组件u1～u4的单方向的数据传送，但根据专用功能组件u的专用运算电路f的功能，也可通过数据总线9，进行任意的专用功能组件u之间的向任意方向的数据传送。

这样，通过设置数据总线9，可进行任意专用功能组件u之间的向任意方向的数据传送，从而不变更使用数据总线9来控制数据传送的数据传送控制器10的硬件结构，仅变更专用功能组件u就可以对付各种各样的数据处理。

此外，在上述中，专用功能组件u1～u4的数目为4个，但不限定于此，它们也可以是任意数。

此外，也可以将本实施方式和实施方式1～3组合。

(实施方式5)

本发明实施方式5的活动图像编解码装置的整体结构与图1的活动图像编解码装置的整体结构相同。

因此，在实施方式5的说明中，将图1的活动图像编解码装置作为实施方式5的活动图像编解码装置来说明。

但是，在实施方式5的活动图像编解码装置中，设置其他的专用功能组件来取代图1的专用功能组件U1、U2。下面详细地说明这点。

图5是本发明实施方式5的活动图像编解码装置的主要部分的说明图。再有，在图5中，对与图1相同的部分附以相同的标号。

如图5所示，本实施方式的活动图像编解码装置设置专用功能组件100来取代图1的专用功能组件U1，设置专用功能组件200来取代图1的专用功能组件U2。以下，以与实施方式1不同的点为中心来进行说明。

如图5所示，专用功能组件100包括局部数据存储器M1、量化/解量化电路F1、选择器104、以及数据总线101、102、103。

专用功能组件200包括局部数据存储器M2、离散余弦变换/解离散余弦变换电路(DCT/IDCT电路)F2、选择器204、以及数据总线201、202、203。

而且，数据总线B01将图1的专用功能组件U0的局部数据存储器M0和专用功能组件100的局部数据存储器M相连接。

数据总线103将局部数据存储器M和量化/解量化电路F1相连接。

通过选择器104，数据总线102将量化/解量化电路F1和数据总线B12相连接。

通过选择器104，数据总线101将局部数据存储器M1和数据总线B12相连接。

数据总线B12将专用功能组件100的选择器104和专用功能组件200的选择器204相连接。

通过选择器204，数据总线201将局部数据存储器M2和数据总线B12相连接。

通过选择器104，数据总线202将DCT/IDCT电路F2和数据总线B12相连接。

数据总线203将局部数据存储器M2和DCT/IDCT电路F2相连接。

数据总线B23将专用功能组件200的局部数据存储器M2和图1的专用功能组件U3的局部数据存储器M3相连接。

专用功能组件100的选择器104选择数据总线101或数据总线102的其中之一，并与数据总线B12相连接。

专用功能组件200的选择器204选择数据总线201或数据总线202的其中之一，并与数据总线B12相连接。

下面，说明执行活动图像的编码和解码处理时的动作。首先，说明执行编码处理时的动作。这种情况的编码处理例如是基于MPEG方式的编码处理。

通过数据总线B23，直至将差分数据传送到专用功能组件200的局部数据存储器M2的处理，与实施方式1的编码处理中，通过数据总线B23，直至将差分数据传送到专用功能组件U2的局部数据存储器M2的处理相同。

在专用功能组件200的DCT/IDCT电路F2中，根据规定时钟，从局部数据存储器M2连续输入差分数据。

DCT/IDCT电路F2可对差分数据一个一个地进行离散余弦变换处理。

而且，DCT/IDCT电路F2是与上述规定时钟同步工作的同步电路，在规定时钟的一周期内输入一个差分数据，对一个差分数据用几个周期来执行离散余弦变换处理，在一个周期内输出一个DCT系数数据。

因此，在从处理开始延迟几个周期后，根据上述规定时钟，从DCT/IDCT电路F2向数据总线202连续输出其处理结果的一个一个DCT系数数据。

这种情况下，选择器204选择数据总线202，将数据总线B12和数据总线202相连接。

因此，根据上述规定时钟，通过数据总线202，向数据总线B12连续输出DCT/IDCT电路F2的一个一个DCT系数数据。

这种情况下，专用功能组件100的选择器104选择数据总线102，将数据总线B12和数据总线102相连接。

因此，根据上述规定时钟，通过数据总线202、B12，向数据总线102输入DCT/IDCT电路F2的一个一个DCT系数数据。

量化/解量化电路F1对于一个一个DCT系数数据，可进行量化处理。

而且，量化/解量化电路F1是与上述规定时钟同步工作的同步电路，在规定时钟的1周期内输入一个DCT系数数据，在1周期内对一个DCT系数数据执行量化处理，在1周期内输出一个量化DCT系数数据。

因此，量化/解量化电路F1对从数据总线102根据上述规定时钟连续输入的一个一个DCT系数数据，依次执行量化处理。

然后，量化/解量化电路F1根据上述规定时钟，向数据总线103输出其处理结果的量化DCT系数数据。

然后，该量化DCT系数数据被存储在局部数据存储器M1中。

在上述处理中，从专用功能组件200的局部数据存储器M2至专用功能组件100的局部数据存储器M1的路径是所谓的局部数据存储器M2、数据总线203、DCT/IDCT电路F2、数据总线202、选择器204、数据总线B12、选择器104、数据总线102、量化/解量化电路F1、数据总线103、局部数据存储器M1的路径。

将量化DCT系数数据存储在专用功能组件100的局部数据存储器M1中之后的处理，与实施方式1的编码处理中，将量化DCT系数数据存储在专用功能组件U1的局部数据存储器M1中之后的处理相同。

下面，使用定时图来详细说明从DCT/IDCT电路F2至量化/解量化电路F1的处理流程。

首先，说明通过局部数据存储器M1、M2的处理流程。该处理与上述处理不同，但为了容易理解上述处理的效果而进行说明。

图6是通过局部数据存储器M1、M2的处理定时图。

图6(a)示出时间轴，1区间是1周期。

图6(b)表示DCT/IDCT电路F2和量化/解量化电路F1同步动作的规定时钟。

图6(c)是将DCT系数数据#0、...、#n(n为整数)从DCT/IDCT电路F2输出到数据总线203时的定时图。

图6(d)是将DCT系数数据#0、...、#n写入到专用功能组件200的局部数据存储器M2中时的定时图。

图6(e)将DCT系数数据#0、...、#n从专用功能组件200的局部数据存储器M2传送到专用功能组件100的局部数据存储器M1时的定时图。

图6(f)是将DCT系数数据#0、...、#n写入到专用功能组件100的局部数据存储器M1中时的定时图。

图6(g)是将DCT系数数据#0、...、#n从局部数据存储器M1读出时的定时图。

图6(h)是将量化DCT系数数据$0、...、$n(n为整数)从量化/解量化电路F1输出到数据总线103时的定时图。

DCT/IDCT电路F2与图6(b)所示的规定时钟同步动作，用规定时钟的几个周期对一个差分数据执行离散余弦变换处理。

然后，如图6(c)所示，DCT/IDCT电路2在规定时钟的1周期内，将一个DCT系数数据输出到数据总线203。

因此，如图6(c)所示，DCT/IDCT电路F2根据规定时钟，将DCT系数数据#0～#n连续输出到数据总线203。

这里，在DCT/IDCT电路F2中，通过流水线处理来执行所谓的差分数据的输入、离散余弦变换处理、以及DCT系数数据的输出的各处理。

然后，如图6(c)和图6(d)所示，在专用功能组件200中，将某一周期中输出到数据总线203的DCT系数数据#N(N＝0、1、...、n-1)在下个周期内写入到局部数据存储器M2中，同时将DCT系数数据#N+1输出到数据总线203。

在结束对局部数据存储器M2的所有DCT系数数据#0～#n的写入时，专用功能组件200向数据传送控制器C12通知写入结束。

如图6(e)所示，接收到该通知的数据传送控制器C12根据规定时钟，将DCT系数数据#0～#n通过数据总线201、B12、101向局部数据存储器M1传送。

这种情况下，选择器204选择数据总线201，将数据总线201和数据总线B12相连接。而选择器104选择数据总线101，将数据总线101和数据总线B12相连接。

然后，如图6(e)和图6(f)所示，将某一周期中输出到数据总线201的DCT系数数据#N(N＝0、1、...、n-1)在下个周期内写入到局部数据存储器M1中，同时将DCT系数数据#N+1输出到数据总线201。

如果结束从局部数据存储器M2向局部数据存储器M1的所有DCT系数数据#0～#n的传送，则使量化/解量化电路F1起动，以便进行量化处理。

然后，如图6(g)所示，根据规定时钟，从局部数据存储器M1读出DCT系数数据#0～#n。

然后，如图6(h)所示，从开始读出来自局部数据存储器M1的DCT系数数据起，经过时间t后，量化/解量化电路F1将量化处理结果的量化DCT系数数据$0～$n(n为整数)输出到数据总线103。时间t是量化/解量化电路F1的运算等待时间。

这里，在量化/解量化电路F1中，通过流水线来执行所谓的DCT系数数据的输入、量化处理、以及量化DCT系数数据的输出的各处理。

下面，说明不通过局部数据存储器M1、M2的处理流程。

图7是不通过局部数据存储器M1、M2的处理的定时图。

图7(a)示出时间轴，1区间是1周期。

图7(b)表示DCT/IDCT电路F2和量化/解量化电路F1同步动作的规定时钟。

图7(c)是将DCT系数数据#0、...、#n(n为整数)从DCT/IDCT电路F2输出到数据总线202时的定时图。

图7(d)是将DCT系数数据#0、...、#n通过数据总线202、B12、102传送到专用功能组件100的量化/解量化电路F1时的定时图。

图7(e)是将量化DCT系数数据$0、...、$n(n为整数)从量化/解量化电路F1输出到数据总线103时的定时图。

DCT/IDCT电路F2与图7(b)所示的规定时钟同步动作，对一个差分数据用规定时钟的几个周期执行离散余弦变换处理。

然后，如图7(c)所示，DCT/IDCT电路F2在规定时钟的一周期内，将一个DCT系数数据输出到数据总线202。

因此，如图7(c)所示，DCT/IDCT电路F2根据规定时钟，将DCT系数#0～#n连续输出到数据总线202。

然后，如图7(c)和图7(d)所示，将某一周期中输出到数据总线202的DCT系数数据#N(N＝0、1、...、n-1)在下个周期内通过数据总线202、B12、102传送到专用功能组件100的量化/解量化电路F1中，同时将DCT系数数据#N+1输出到数据总线202。

这样，根据规定时钟，DCT系数数据被连续地输入到量化/解量化电路F1中。

这种情况下，选择器204选择数据总线202，将数据总线202和数据总线B12相连接。而选择器104选择数据总线102，将数据总线102和数据总线B12相连接。

然后，如图7(e)所示，从对量化/解量化电路F1输入DCT系数数据起，经过时间t后，量化/解量化电路F1将量化处理结果的量化DCT系数数据$0～$n输出到数据总线103。时间t是量化/解量化电路F1的运算等待时间。

如以上那样，在DCT/IDCT电路F2和量化/解量化电路F1中，通过执行流水线处理，将DCT系数数据通过数据总线202、B12、102从DCT/IDCT电路F2向量化/解量化电路F1直接连续地输入，并可进行量化处理。

因此，可以省略所谓的对局部数据存储器M2的写入、从局部数据存储器M2的读出、对局部数据存储器M1的写入、从局部数据存储器M1的读出的各处理，可以提高有关量化运算的处理效率。

比较图6和图7可知，不通过局部数据存储器M1、M2的处理(图7)，其处理时间短。

下面，说明执行解码处理情况下的动作。这种情况下的解码处理例如是对应于MPEG方式的解码处理。

通过数据总线B01，直至将量化DCT系数数据传送到专用功能组件100的局部数据存储器M1的处理，与实施方式1的解码处理中，通过数据总线B01，直至将量化DCT系数数据传送到专用功能组件U1的局部数据存储器M1的处理相同。

在专用功能组件100的量化/解量化电路F1中，根据规定时钟，从局部数据存储器M1连续输入量化DCT系数数据。

量化/解量化电路F1可对量化DCT系数数据一个一个地进行离散余弦逆变换处理。

而且，量化/解量化电路F1是与上述规定时钟同步动作的同步电路，在规定时钟的1周期内输入一个量化DCT系数数据，对一个量化DCT系数数据用几个周期执行解量化处理，在1周期内输出一个DCT系数数据。

因此，在从处理开始经几个周期延迟后，根据上述规定时钟，从量化/解量化电路F1向数据总线102连续输出其处理结果的一个一个DCT系数数据。

这种情况下，选择器104选择数据总线102，将数据总线B12和数据总线102相连接。

因此，根据上述规定时钟，通过数据总线102，量化/解量化电路F1的一个一个DCT系数数据被连续输出到数据总线B12。

这种情况下，专用功能组件200的选择器204选择数据总线202，将数据总线B12和数据总线202相连接。

因此，根据上述规定时钟，通过数据总线102、B12，量化/解量化电路F1的一个一个DCT系数数据被连续输入到数据总线202。

再有，在量化/解量化电路F1中，通过流水线来执行所谓的量化DCT系数数据的输入、解量化处理、以及DCT系数数据的输出的各处理。

而且，DCT/IDCT电路F2可对DCT系数数据一个一个地进行离散余弦逆变换处理。

而且，DCT/IDCT电路F2是与上述规定时钟同步动作的同步电路，在规定时钟的1周期内输入一个DCT系数数据，对一个DCT系数数据在1周期内执行离散余弦逆变换处理，在1周期内输出一个差分数据。

因此，DCT/IDCT电路F2对从数据总线202在每个上述规定时钟的周期中连续输入的一个一个DCT系数数据依次执行离散余弦逆变换处理。

然后，DCT/IDCT电路F2根据上述规定时钟，将其处理结果的差分数据向数据总线203输出。

然后，该差分数据被存储在局部数据存储器M2中。

再有，在DCT/IDCT电路F2中，通过流水线来执行所谓的DCT系数数据的输入、离散余弦逆变换处理、以及差分数据的输出的各处理。

在上述处理中，从专用功能组件100的局部数据存储器M1至专用功能组件200的局部数据存储器M2的路径是所谓的局部数据存储器M1、数据总线103、量化/解量化电路F1、数据总线102、选择器104、数据总线B12、选择器204、数据总线202、DCT/IDCT电路F2、数据总线203、局部数据存储器M2的路径。

将差分数据存储在专用功能组件200的局部数据存储器M2中之后的处理与实施方式1的解码处理中，将差分数据存储在专用功能组件U2的局部数据存储器M2中之后的处理相同。

再有，通过局部数据存储器M1、M2情况下的解码处理的定时图仅切换专用功能组件100和专用功能组件200，其余与图6相同。

此外，不通过局部数据存储器M1、M2情况下的解码处理的定时图仅切换专用功能组件100和专用功能组件200，其余与图7相同。

而且，在将通过数据总线4、B01传送到局部数据存储器M1的数据经数据总线B12传送到专用功能组件200的情况下，将从数据总线B12传送来的数据存储在局部数据存储器M1中时，选择器104选择数据总线101，将数据总线101和数据总线B12相连接。

而在将通过数据总线4、B23传送到局部数据存储器M2的数据经数据总线B12传送到专用功能组件100的情况下，将从数据总线B12传送来的数据存储在局部数据存储器M2中时，选择器204选择数据总线201，将数据总线201和数据总线B12相连接。

而且，如以上那样，在本实施方式中，包括与实施方式1同样的结构。因此，与实施方式1同样，可以维持基于程序控制的数据处理的灵活性，以及基于布线逻辑控制的降低消耗电力的效果，并且可以提高数据的处理效率。另外，具有与实施方式1相同的效果。

此外，在本实施方式中，对于量化/解量化电路F1的处理结果，在DCT/IDCT电路F2实施处理时，或对于DCT/IDCT电路F2的处理结果，量化/解量化电路F1实施处理时，选择器104选择数据总线102，与数据总线B12相连接，选择器204选择数据总线202，与数据总线B12相连接。

这样，通过设置将量化/解量化电路F1和DCT/IDCT电路F2直接连接的数据总线102、202，不将量化/解量化电路F1的处理结果临时存储在局部数据存储器M1中，而可通过数据总线B12，直接输入到DCT/IDCT电路F2。

因此，可以并行地执行量化/解量化电路F1的处理、以及对量化/解量化电路F1的处理结果的DCT/IDCT电路F2的处理。

同样，还可以并行地执行DCT/IDCT电路F2的处理、以及对DCT/IDCT电路F2的处理结果的量化/解量化电路F1的处理。

其结果，可以实现处理的高速化。

再有，在上述中，专用功能组件100具有量化/解量化电路F1，专用功能组件200具有DCT/IDCT电路F2。

但是，专用运算电路F的功能不限定于此，对于具有任意功能专用运算电路F，也可以应用本实施方式。

此外，也可以将本实施方式与实施方式1～4组合。

(实施方式6)

图8是本发明实施方式6的数据处理***的方框图。再有，在图8中，对与图1相同的部分附以相同的标号并适当省略说明。

如图8所示，该数据处理***包括主数据存储器1、处理器2、直接存储器存取控制器(DMA控制器)3、专用功能组件α0～αN(N为1以上的整数)、数据总线4、数据总线ε0～εN(N为1以上的整数)、以及寄存器11。

处理器2包括运算电路21和局部数据存储器22。

专用功能组件α0～αN包括选择器δ0～δN(N为1以上的整数)、局部数据存储器γ0～γN(N为1以上的整数)、以及专用运算电路β0～βN(N为1以上的整数)。

这里，处理器2相当于执行基于程序控制的数据处理的数据处理装置。

各个专用功能组件α0～αN相当于执行基于布线逻辑控制的数据处理的数据处理装置(基于以规定的功能进行特化的专用硬件的数据处理装置)。

再有，在包括专用功能组件α0～αN来表现时，为专用功能组件α，而在包括数据总线ε0～εN来表现时，为数据总线ε。

此外，在包括选择器δ0～δN来表现时，为选择器δ，在包括局部数据存储器γ0～γN来表现时，为局部数据存储器γ，在包括专用运算电路β0～βN来表现时，为专用运算电路β。

而且，通过主数据存储器1，数据总线4与处理器2和专用功能组件α0～αN相连接。

此外，某一个数据总线ε与对应的一个专用功能组件α的局部数据存储器γ、以及除了该专用功能组件α以外的其他所有专用功能组件α的选择器δ相连接。

例如，数据总线εN与对应专用功能组件αN的局部数据存储器γN、以及除了该专用功能组件α以外的其他所有专用功能组件α0～αN-1的选择器δ0～δN-1相连接。

下面，说明各结构的动作。主数据存储器1存储数据。例如，存储处理器2的处理结果、或专用功能组件α的处理结果等。

处理器2根据程序控制来执行数据处理。处理器2的局部数据存储器22存储从主数据存储器1传送的数据、或运算电路21的处理结果。

处理器2的运算电路21执行由命令指定的数据操作和运算。例如，对从主数据存储器1传送的存储于局部数据存储器22中的数据实施运算处理，将处理结果存储在局部数据存储器22中。

专用功能组件α的局部数据存储器γ存储从主数据存储器1传送的数据、或对应的专用运算电路β的处理结果。

专用功能组件α的专用运算电路β对存储于对应的局部数据存储器γ中的数据实施预定的运算，并将其结果存储在对应的局部数据存储器γ中。

DMA控制器3对主数据存储器1和处理器2之间的数据传送、以及主数据存储器1和专用功能组件α之间的数据传送进行控制。

数据总线ε进行从对应的专用功能组件α向另外的专用功能组件α的数据传送。

例如，数据总线εN将对应的专用功能组件αN的局部数据存储器γN中存储的数据传送到在另外的专用功能组件α0～αN-1中选择的专用功能组件。

选择器δ从连接的N-1***的数据总线ε中选择1***，并与对应的局部数据存储器γ相连接。

例如，选择器δN从连接的N-1***的数据总线ε0～εN-1中选择1***，并与对应的局部数据存储器γN相连接。

在寄存器11中，保存连接映射表12。连接映射表12是对于各专用功能组件α指定作为数据传送元(源)的专用功能组件α和作为数据传送目的地的专用功能组件α的表。

因此，选择器δ根据连接映射表12，将作为数据传送元的专用功能组件α和作为数据传送目的地的专用功能组件α实质性地连接。

实质性的连接指将作为数据传送元的专用功能组件α的局部数据存储器γ和作为数据传送目的地的专用功能组件α的局部数据存储器γ相连接，而不是指将某个专用功能组件α的局部数据存储器γ和另一专用功能组件α的选择器δ相连接。

处理器2可以重写这样的寄存器11的连接映射表12的内容。即，处理器2可以任意地设定连接映射表12的内容。

具体地说，处理器2在开始进行数据处理***的数据处理前，根据数据处理***中的处理内容和专用功能组件α的封装及结构，来设定连接映射表12的内容。

然后，选择器δ根据处理器2设定的连接映射表12，通过数据总线ε，将作为数据传送元的专用功能组件α和作为数据传送目的地的专用功能组件α实质性地连接。

以下，关于这一点，列举说明具体例。处理器2执行用于将值设定在分配于处理器2的存储空间中的连接映射表12的地址上的指令串，例如，如图8所示，假设将对于专用功能组件α1的数据传送目的地设定在专用功能组件αm中，将对于专用功能组件αm的数据传送元设定在专用功能组件α1中，将对于专用功能组件αm的数据传送目的地设定在专用功能组件αN中，将对于专用功能组件αN的数据传送目的地设定在专用功能组件αm中。

例如，这样的连接映射表12的设定，可由处理器2按照来自用于控制本数据处理***的外部控制装置(未图示)的指示来进行，或者，处理器2根据预先装入本数据处理***的***建立时的初始化程序的控制来进行。

专用功能组件α的选择器δ将设定于连接映射表12中的传送元的信息和传送目的地的信息用作控制信息。

因此，专用功能组件αm的选择器δm根据连接映射表12来选择数据总线ε1，将专用功能组件α1的局部数据存储器γ1和专用功能组件αm的局部数据存储器γm实质性地连接。

由此，将专用功能组件α的局部数据存储器γ1中存储的数据传送到专用功能组件αm的局部数据存储器γm中。

然后，专用功能组件αm的专用运算电路βm对局部数据存储器γm中存储的数据执行运算处理，并将其存储在局部数据存储器γm中。

专用功能组件αN的选择器δN根据连接映射表12，选择数据总线εm，将专用功能组件αm的局部数据存储器γm和专用功能组件αN的局部数据存储器γN实质性地连接。

由此，将专用功能组件αm的局部数据存储器γm中存储的数据传送到专用功能组件αN的局部数据存储器γN中。

然后，专用功能组件αN的专用运算电路βN对局部数据存储器γN中存储的数据执行运算处理，并存储在局部数据存储器γN中。

如以上那样，在本实施方式中，设置连接基于布线逻辑控制而动作的专用功能组件α0～αN的数据总线ε0～εN。

由此，可通过数据总线ε0～εN执行专用功能组件α0～αN间的数据传送。

因此，可以抑制通过数据总线4的数据的传送频度。因此，在通过基于程序控制而动作的处理器2和专用功能组件α0～αN来执行一连串的处理时，可以缩短传送数据时的等待时间。

其结果，可以提高数据的处理效率，而与专用功能组件α0～αN的数目没有关系。

而且，可以维持基于程序控制而动作的处理器2的数据处理的灵活性，以及基于布线逻辑控制而动作的专用功能组件α0～αN的降低消耗电力的效果。

此外，在本实施方式中，通过数据总线ε，在专用功能组件α和另一专用功能组件α之间，可以进行双向的数据传送。

因此，可以将一方的专用功能组件α的处理结果由另一方的专用功能组件α来处理，也可以由一方的专用功能组件α来处理另一方的专用功能组件α的处理结果。

在本实施方式中，根据专用功能组件α的专用运算电路β的功能，通过数据总线ε，可以进行任意专用功能组件α间的向任意方向的数据传送。

这样，通过设置数据总线ε，可进行任意专用功能组件α间的向任意方向的数据传送，从而仅变更专用功能组件α就可对付各种各样的数据处理，而不需要变更使用数据总线ε来控制数据传送的处理器2和数据总线ε的硬件构成。

此外，如本实施方式那样，处理器2在通过数据总线ε来控制数据传送时，不需要通过数据总线ε来控制数据传送的特别的电路，可以缩小封装面积。

而且，可由处理器2程序控制通过专用功能组件α间的数据总线ε的数据传送。其结果，可自由地进行专用功能组件α间的数据传送。

在方案1所述的数据处理***中，设置通过布线逻辑控制而动作的与第2数据处理部件连接的第2数据传送部件，所以可以通过第2数据传送部件来执行第2数据处理部件间的数据传送。

因此，可以抑制通过第1数据传送部件的数据传送频度。因此，通过基于程序控制而动作的第1数据处理部件和多个第2数据处理部件，在执行一连串处理的情况下，可以缩短对数据进行传送时的等待时间。

而且，可以维持基于程序控制而动作的第1数据处理部件的数据处理的灵活性，以及基于布线逻辑控制而动作的第2数据处理部件的降低消耗电力的效果。

在方案2所述的数据处理***中，可以将一方的第2数据处理部件的处理结果由另一方的第2数据处理部件进行处理，或由一方的第2数据处理部件来处理另一方的第2数据处理部件的处理结果。

在方案3所述的数据处理***中，与进行双向数据传送的情况相比，可以容易地进行传送数据时的控制。

在方案4所述的数据处理***中，与通过第2数据传送部件来连接多个第2数据处理部件的情况相比，可以容易地进行传送数据时的控制。此外，可以缩小封装面积。

在方案5所述的数据处理***中，可以将第2数据处理部件的处理结果传送到从通过多个第2数据传送部件连接的多个不同的第2数据处理部件中选择出的第2数据处理部件。

其结果，可以提高数据处理的自由度。

在方案6所述的数据处理***中，在通过第2数据传送部件连接的多个第2数据处理部件之间，可以任意地进行数据传送。

在方案7所述的数据处理***中，通过不同的多个第2数据处理部件，可以并行处理规定的第2数据处理部件的处理结果。

其结果，可以实现处理的高速化。

在方案8所述的数据处理***中，设置将第1数据处理部件和第2数据处理部件相连接的第3数据传送部件，所以不通过存储部件和第1数据传送部件而直接接收发送第1数据处理部件的处理结果和第2数据处理部件的处理结果。

在方案9所述的数据处理***中，可以不将第2数据处理部件中的处理结果暂时存储，而通过第2数据传送部件，将其直接输入到另一第2数据处理部件。

因此，可以并行地执行第2数据处理部件中的处理、以及相对与该第2数据处理部件的处理结果的另一第2数据处理部件的处理。

其结果，可以实现处理的高速化。

在方案10所述的数据处理***中，可由第1数据处理部件程序控制第2数据处理部件之间的数据传送。

其结果，可自由地进行第2数据处理部件之间的数据传送。

此外，与设置控制通过第2数据传送部件传送数据的特别部件的情况比较，可以缩小封装面积。

在方案11所述的数据处理***中，可由第1数据处理部件程序控制第1数据处理部件和第2数据处理部件之间的数据传送。

其结果，可以自由地进行第1数据处理部件和第2数据处理部件之间的直接的数据传送。

此外，与设置控制通过第3数据传送部件传送数据的特别部件的情况比较，可以缩小封装面积。

在方案12所述的数据处理***中，与控制通过第2数据传送部件传送数据的情况比较，可以减轻第1数据处理部件的负担。

在方案13所述的数据处理***中，与控制通过第3数据传送部件传送数据的情况比较，可以减轻第1数据处理部件的负担。

在方案14所述的数据处理***中，可以提高编码的处理效果。

在方案15所述的数据处理***中，可以提高解码的处理效果。

Claims

1.一种数据处理***，其特征在于包括：

第1数据处理部件，通过程序控制来执行数据处理；

多个第2数据处理部件，各自通过布线逻辑控制来执行数据处理，

通过所述第1数据处理部件和所述第2数据处理部件来执行一连串数据处理，

所述数据处理***还包括：

第1存储部件，用于存储在所述一连串的全部数据处理中使用的数据；

第2存储部件，用于存储向所述第1数据处理部件和所述第2数据处理部件输入的数据，以及从所述第1数据处理部件和所述第2数据处理部件输出的数据；

第1数据传送部件，通过所述第1存储部件，将所述第1数据处理部件和所述第2数据处理部件相连接；以及

第2数据传送部件，连接所述多个第2数据处理部件。

2.如权利要求1所述的数据处理***，其特征在于，包括：

运算部件，执行运算；以及

第4数据传送部件，将所述运算部件和所述第2数据传送部件相连接。

3.如权利要求1所述的数据处理***，其特征在于，所述第1数据处理部件控制通过所述第2数据传送部件的数据传送。

4.如权利要求1所述的数据处理***，其特征在于，所述第1数据处理部件控制通过所述第2数据传送部件的数据传送。

5.如权利要求1所述的数据处理***，其特征在于，还包括第1数据传送控制部件，控制通过所述第2数据传送部件传送的数据。

6.如权利要求1所述的数据处理***，其特征在于，还包括第2数据传送控制部件，控制通过所述第2数据传送部件的数据传送。

7.如权利要求1所述的数据处理***，其特征在于，所述第2数据处理部件执行用于编码的处理。

8.如权利要求1所述的数据处理***，其特征在于，所述第2数据处理部件执行用于解码的处理。