CN1210789C - 具有散热结构的半导体封装元件 - Google Patents
具有散热结构的半导体封装元件 Download PDFInfo
- Publication number
- CN1210789C CN1210789C CNB021427836A CN02142783A CN1210789C CN 1210789 C CN1210789 C CN 1210789C CN B021427836 A CNB021427836 A CN B021427836A CN 02142783 A CN02142783 A CN 02142783A CN 1210789 C CN1210789 C CN 1210789C
- Authority
- CN
- China
- Prior art keywords
- heat
- wafer
- radiator structure
- conducting
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
一种具有散热结构的半导体封装元件。为提供一种散热效率高、有效排除晶片操作产生的热量、避免晶片因过热而失效的半导体封装组件,提出本发明,它包括具有上、下表面的基板及半导体晶片;基板上表面分别设有上导线层及上导热层;半导体晶片结合于上导热层上并与上导线层电性连接;基板下表面设有复数个锡球及下导热层,于下导热层表面设有复数个锡球;上导线层与部分锡球之间利用复数个导通孔相连接;基板上表面的上导热层与基板下表面的其余锡球之间设有藉以连接两者的为散热凸块的散热结构。
Description
技术领域
本发明属于半导体封装组件,特别是一种具有散热结构的半导体封装元件。
背景技术
如图1所示,习知的半导体封装元件包括为预浸布的基板10及晶片20。
于基板10上、下表面分别贴附着一层铜箔,并利用微影、蚀刻方式分别在上、下表面形成上、下导线层11、12,并于上、下导线层11、12之间分别利用复数个导通孔13作电性连接。导通孔13系以钻孔或激光方式在基板10上形成复数个贯穿孔,并以电镀方式于贯穿孔内周面镀上一层用以导通上、下导线层11、12的铜金属14,然后再对贯穿孔进行塞孔。
在上导线层11表面设有复数个打线垫15,而在下导线层12则设有复数个锡球焊垫16。其中为了使上、下导线层11、12获得保护以免受到外界的影响,例如外力、水分或是腐蚀性物质,上导线层11表面通常会覆盖有一层绿漆17并将打线垫15暴露于外界,下导线层12表面通常会覆盖有一层锡球罩18并将锡球焊16垫暴露于外界。
在对晶片20进行封装时,系利用上片胶19结合于基板10上方,并以打线方式将晶片20的焊垫(bonding pad)与上导线层11的打线垫15电性连接,再将复数颗锡球21焊接于锡球焊垫16上;最后再利用环氧树脂进行注模灌胶以形成半导体封装元件。由于晶片20在操作过程中通常会产生大量的热,这些热量若不能向外界排除而残留在封装元件内部,将使得晶片20因为温度过高而导致失效,因此半导体封装元件通常会设有导热孔22。如图1所示,于晶片20下方基板10上设有复数个导热孔22。导热孔22的形成方法亦系经过钻孔、镀铜及塞孔方式制造而成,导热孔22的一端系藉由上片胶19与晶片20结合,其另一端则是藉由锡球焊垫16与锡球21相结合,晶片20的热量系通过导热孔22及锡球21的传导传送至外界。
随着晶片的I/O数目越来越多、密度越来越高且速度越来越快,晶片操作时所产生的热量也越来越高,但导热孔22的设计所能够提供的传导热量面积有限,无法有效地将封装体内部的热量排除,使得仍然有大量的热量残留在封装体内部而造成晶片的失败。
发明内容
本发明的目的是提供一种散热效率高、有效排除晶片操作产生的热量、避免晶片因过热而失效的具有散热结构的半导体封装元件。
本发明包括具有上、下表面的基板及半导体晶片;基板上表面分别设有上导线层及上导热层;半导体晶片结合于上导热层上并与上导线层电性连接;基板下表面设有复数个锡球及下导热层,于下导热层表面设有复数个锡球;上导线层与部分锡球之间利用复数个导通孔相连接;基板上表面的上导热层与基板下表面的其余锡球之间设有藉以连接两者的为散热凸块的散热结构。
其中:
基板下表面与复数锡球之间设有具藉以结合锡球焊垫的下导线层及下导热层;复数锡球分别经锡球焊垫下导线层、导通孔与上导线层及经锡球焊垫、下导热层与散热结构互相连接。
基板下表面下导线层及下导热层表面覆盖有一层锡球罩并使锡球焊垫暴露于外界。
散热结构为一规则的散热凸块。
散热结构为复数个不规则的散热凸块。
导通孔系以钻孔或激光方式在基板上形成贯穿孔,并以电镀方式于贯穿孔内周面形成导电层,然后再进行塞孔。
结合于基板上的半导体晶片为单片晶片。
上导线层设有复数个内引脚;结合于基板上半导体晶片为倒装晶片,其设有复数内锡球;晶片以倒装晶片方式结合于基板上并使内锡球与上导线层内引脚互相耦合。
半导体晶片为以两片晶片构成的多晶片封装模组;基板上、下表面分别形成两上导热层及两下导热层。
半导体晶片为以两组由下晶片及堆叠于下晶片上晶片构成的堆叠式多晶片封装模组;基板上、下表面分别形成两上导热层及两下导热层。
两下晶片中一片下晶片设有复数内锡球;为上导线层设有复数个与该下晶片复数内锡球相对应的内引脚;该下晶片以倒装晶片方式结合于基板上并使内锡球与上导线层内引脚互相耦合。
为多晶片封装模组的两晶片顶面结合有散热板。
晶片与上导热层之间设有导通两者的复数个导热栓。
两晶片与两上导热层之间分别设有导通两者的复数个导热栓。
两下晶片与两上导热层之间分别设有导通两者的复数个导热栓。
一下晶片与一上导热层之间分别设有导通两者的复数个导热栓。
一晶片与一上导热层之间设有导通两者的复数个导热栓。
由于本发明包括具有上、下表面的基板及半导体晶片;基板上表面分别设有上导线层及上导热层;半导体晶片结合于上导热层上并与上导线层电性连接;基板下表面设有复数个锡球及下导热层,于下导热层表面设有复数个锡球;上导线层与部分锡球之间利用复数个导通孔相连接;基板上表面的上导热层与基板下表面的其余锡球之间设有藉以连接两者的为散热凸块的散热结构。半导体晶片操作时产生的热量藉由与上导热层连接的散热结构扩散,其所提供的散热面积明显地较习知技术的导热孔为大,因此,可为半导体封装元件提供较佳的散热效率;即以散热结构增加散热面积,藉以增加半导体封装元件的散热效率,并提高封装元件内部晶片的稳定度,散热效率高、有效排除晶片操作产生的热量、避免晶片因过热而失效,从而达到本发明的目的。
附图说明
图1、为半导体封装元件结构示意剖视图。
图2、为本发明结构示意剖视图。
图3、为本发明结构示意剖视图(散热结构为复数不规则的散热凸块)。
图4、为本发明结构示意剖视图(半导体晶片为倒装晶片)。
图5、为本发明结构示意剖视图(半导体晶片为多晶片封装模组)。
图6、为本发明结构示意剖视图(半导体晶片为堆叠多晶片封装模组)。
图7、为本发明结构示意剖视图(半导体晶片为堆叠多晶片封装模组、散热结构为复数不规则的散热凸块)。
图8、为本发明结构示意剖视图(半导体晶片为倒装晶片堆叠多晶片封装模组、散热结构为复数不规则的散热凸块)。
图9、为本发明结构示意剖视图(半导体晶片为多晶片封装模组、晶片顶面结合有散热板)。
具体实施方式
本发明以散热结构增加散热面积,藉以增加半导体封装元件的散热效率,并提高封装元件内部晶片的稳定度。
如图2所示,本发明包括为预浸布或具有绝缘功能材质的基板30及为单片晶片20的半导体晶片。
基板30上、下表面分别贴附着一层铜箔,铜箔与基板30通常都系以复合基板的形式大量生产制造而成,然后再依据电路设计布局将铜箔以微影、蚀刻方式分别在上表面形成上导线层311及上导热层312,并在下表面形成下导线层32及下导热层322,当然上述上、下导线层亦可利用印刷电路方式制造而成,特别要注意的是导线层与导热层之间除了部分线路为了接地而相通外,大部分导线层与导热层之间并不互相连接以避免发生短路现象。
在上导线层311表面设有复数个打线垫34,上导热层312表面设有上片胶33,为晶片20的半导体系利用上片胶33结合于基板30上,晶片20的焊垫与上导线层311打线垫34之间以打线方式达到电性连接,此外在上导线层311表面通常会覆盖一层绿漆35并将打线垫34暴露于外界,以保护上导线层311避免受到外界的影响而破坏,并且不会影响到晶片20与上导线层311之间的打线作业,又为了避免绿漆35的设置对晶片20的导热造成影响,晶片20与上导热层311之间设有导通两者的复数个导热栓36。
下导线层32及下导热层322表面系设有复数个锡球焊垫37,且每一锡球焊垫37均与一颗锡球38焊接,此外,在下导线层32及下导热层322表面覆盖有一层锡球罩39并使锡球焊垫37暴露于外界,以保护下导线层32和下导热层322以避免受到外界的影响而破坏,并且不会影响对锡球38的焊接作业造成影响。
上导线层311与下导线层32之间分别利用复数个导通孔40相连接,导通孔40系以钻孔或激光方式在基板30上形成复数个贯穿孔,并以电镀方式于贯穿孔内周面镀上一层用以导通上、下导线层311、32的铜金属,然后再对贯穿孔进行塞孔。
上导热层312与下导热层322系利用散热结构互相连接,散热结构为规则的散热凸块41,整个散热凸块41的面积均作为晶片20散热用途,本发明以散热凸块41作为半导体封装元件散热结构,其所提供的散热面积明显地较习知技术的导热孔22为大,因此,可为半导体封装元件提供较佳的散热效率。
亦可如图3所示,散热结构为由复数个不规则的散热凸块42构成,不规则的散热凸块42可应用于多层电路基板的半导体封装元件,但其亦系以面积较大的散热凸块42取代习知技术的导热孔22进行散热,其所提供的散热面积明显较习知技术的散热孔22为大,有助于提高晶片20的散热效率,并将其所产生的热量排出封装体之外,因此,可避免晶片20因为过热而造成失效进而提高封装元件的操作效能。
如图4所示,本发明包括为预浸布或具有绝缘功能材质的基板30及为朝下结合于基板30上晶片20构成的倒装晶片的半导体晶片。
晶片20设有复数分别与基板30上的上导线层311及上导热层312耦合的内锡球(bump)314,因此,在上导线层311与晶片20内锡球314相对应的位置处必须设置复数个内引脚313,使晶片20与上导线层311之间达到电性连接。此时,晶片20与基板30以进行灌胶(under fill)315,其目的在于保护内锡球314并增加封装元件的可靠度。最后更可以利用环氧基树脂封装晶片20及上导线层311,以保护其内部的元件免遭外力作用而破坏。
目前由于多晶片模组(Multi-Chip Module)封装具有节省封装费用、封装面积及速度快等优点,因此已经广泛地被应用于半导体封装技术上,最常见的***封装(System Package)包括将CPU晶片与北桥晶片封装于同一基板上或将Graphic晶片与Memory晶片封装于同一基板上以形成封装体结构。而晶片之间无论是堆叠式(stacked)封装或是水平式封装都可以利用本发明的散热结构进行散热。
如图5所示,本发明包括为预浸布或具有绝缘功能材质的基板30及为以两片晶片20a、20b构成的多晶片封装模组(MCM)的半导体晶片。
基板30上、下表面分别形成上导线层311、两上导热层312及下导线层32、两下导热层322。导线层与导热层之间除了部分线路为了接地而相通外,大部分导线层与导热层之间并不互相连接以避免发生短路现象。
在上导线层311表面设有复数个打线垫34,两上导热层312表面分别设有上片胶33,并使两晶片20a、20b利用上片胶33结合于基板30上,两晶片20a、20b的焊垫34与上导线层311打线垫34之间系以打线方式达到电性连接,此外在上导线层311表面通常会覆盖一层绿漆35并将打线垫34暴露于外界,以保护上导线层311避免受到外界的影响而破坏,并且不会影响到两晶片20a、20b与上导线层311之间的打线作业,又为了避免绿漆35的设置对两晶片20a、20b的导热造成影响,两晶片20a、20b与上导热层312之间设有导通两者的复数个导热栓36。
下导线层32及两下导热层311表面系设有复数个锡球焊垫37,且每一锡球焊垫37均与一颗锡球38焊接,此外,在下导线层32及下导热层322表面覆盖有一层锡球罩39并使锡球焊垫37暴露于外界,保护下导线层32和下导热层322以避免受到外界的影响而破坏,并且不会影响对锡球38的焊接作业造成影响。
上导线层311与下导线层32之间分别利用复数个导通孔40相连接,导通孔40系以钻孔或激光方式在基板上形成复数个贯穿孔,并以电镀方式于贯穿孔内周面镀上一层用以导通上、下导线层311、32的铜金属,然后再对贯穿孔进行塞孔。
上导热层312与下导热层322系利用散热结构互相连接,散热结构为规则的散热凸块41,两整个散热凸块41的面积均作为晶片20a、20b散热用途,因此本发明以散热凸块41作为半导体封装元件散热结构,其所提供的散热面积明显地较习知技术的导热孔22为大,因此,可为半导体封装元件提供较佳的散热效率。
如图6所示,本发明包括为预浸布或具有绝缘功能材质的基板30及为以两组由下晶片20a、20b及堆叠于下晶片20a、20b上晶片20c、20d构成的堆叠式多晶片封装模组(MCM)的半导体晶片。
基板30上、下表面分别形成上导线层311、两上导热层312及下导线层32、两下导热层322。导线层与导热层之间除了部分线路为了接地而相通外,大部分导线层与导热层之间并不互相连接以避免发生短路现象。
在上导线层311表面设有复数个打线垫34,两上导热层312表面分别设有上片胶33,并使堆叠有上晶片20c、20d的下晶片20a、20b利用上片胶33结合于基板30上,上、下晶片20c、20d、20a、20b的焊垫与上导线层311打线垫34之间系以打线方式达到电性连接,此外在上导线层311表面通常会覆盖一层绿漆35并将打线垫34暴露于外界,以保护上导线层311避免受到外界的影响而破坏,并且不会影响到上、下晶片20c、20d、20a、20b与上导线层311之间的打线作业,又为了避免绿漆35的设置对上、下晶片20c、20d、20a、20b的导热造成影响,下晶片20a、20b与上导热层312之间设有导通两者的复数个导热栓36。
下导线层32及两下导热层322表面系设有复数个锡球焊垫37,且每一锡球焊垫37均与一颗锡球38焊接,此外,在下导线层32及下导热层322表面覆盖有一层锡球罩39并使锡球焊垫37暴露于外界,保护下导线层32和下导热层322以避免受到外界的影响而破坏,并且不会影响对锡球38的焊接作业造成影响。
上导线层311与下导线层32之间分别利用复数个导通孔4进行导通,导通孔40系以钻孔或激光方式在基板30上形成复数个贯穿孔,并以电镀方式于贯穿孔内周面镀上一层用以导通上、下导线层311、32的铜金属,然后再对贯穿孔进行塞孔。
上导热层312与下导热层322系利用散热结构互相连接,散热结构为规则的散热凸块41,两整个散热凸块41的面积均作为上、下晶片20c、20d、20a、20b散热用途,因此本发明以散热凸块41作为半导体封装元件散热结构,其所提供的散热面积明显地较习知技术的导热孔为大,因此,可为半导体封装元件提供较佳的散热效率。
亦可如图7所示,藉以连接上、下导热层312、322的散热结构为由复数个不规则的散热凸块42构成,不规则的散热凸块42可应用于多层电路基板的半导体封装元件,但其亦系以面积较大的散热凸块42取代习知技术的导热孔22进行散热,其所提供的散热面积明显较习知技术的散热孔22为大,有助于提高晶片20的散热效率,并将其所产生的热量排出封装体之外,因此,可避免晶片20因为过热而造成失效进而提高封装元件的操作效能。
如图8所示,本发明包括为预浸布或具有绝缘功能材质的基板30及为以两组由下晶片20a、20b及堆叠于下晶片20a、20b上晶片20c、20d构成的堆叠式多晶片封装模组(MCM)的半导体晶片。
下晶片20b为朝下结合于基板30上的倒装晶片,其上设有复数分别与基板30上的上导线层311及上导热层312耦合的内锡球(bump)314。
藉以连接上、下导热层312、322的散热结构为由复数个不规则的散热凸块42构成,不规则的散热凸块42可应用于多层电路基板的半导体封装元件,但其亦系以面积较大的散热凸块42取代习知技术的导热孔22进行散热,其所提供的散热面积明显较习知技术的散热孔22为大,有助于提高晶片上、下晶片20c、20d、20a、20b的散热效率,并将其所产生的热量排出封装体之外,因此,可避免晶片上、下晶片20c、20d、20a、20b因为过热而造成失效进而提高封装元件的操作效能。
如图9所示,本发明包括为预浸布或具有绝缘功能材质的基板30及为以两片晶片20a、20b构成的多晶片封装模组(MCM)的半导体晶片。
晶片20a、20b顶面分别结合有增加封装元件散热效果的散热板43a、43b。晶片20b为朝下结合于基板30上构成的覆晶,其上设有复数分别与基板30上的上导线层311及上导热层312耦合的内锡球(bump)314。
基板30上、下表面分别形成上导线层311、两上导热层312及下导线层32、两下导热层322。导线层与导热层之间除了部分线路为了接地而相通外,大部分导线层与导热层之间并不互相连接以避免发生短路现象。
藉以连接上、下导热层312、322的散热结构为由复数个不规则的散热凸块42构成,不规则的散热凸块42及结合于晶片20a、20b顶面的散热板43a、43b可应用于多层电路基板的半导体封装元件,其系以面积较大的散热凸块42及散热板43a、43b取代习知技术的导热孔22进行散热,其所提供的散热面积明显较习知技术的散热孔22为大,有助于提高晶片20a、20b的散热效率,并将其所产生的热量排出封装体之外,因此,可避免晶片晶片20a、20b因为过热而造成失效进而提高封装元件的操作效能。
Claims (17)
1、一种具有散热结构的半导体封装元件,它包括具有上、下表面的基板及半导体晶片;基板上表面分别设有上导线层及上导热层;半导体晶片结合于上导热层上并与上导线层电性连接;基板下表面设有复数个锡球及下导热层,于下导热层表面设有复数个锡球;上导线层与部分锡球之间利用复数个导通孔相连接;其特征在于所述的基板上表面的上导热层与基板下表面的其余锡球之间设有藉以连接两者的为散热凸块的散热结构。
2、根据权利要求1所述的具有散热结构的半导体封装元件,其特征在于所述的基板下表面与复数锡球之间设有具藉以结合锡球焊垫的下导线层及下导热层;复数锡球分别经锡球焊垫、下导线层、导通孔与上导线层及经锡球焊垫、下导热层与散热结构互相连接。
3、根据权利要求2所述的具有散热结构的半导体封装元件,其特征在于所述的在基板下表面下导线层及下导热层表面覆盖有一层锡球罩并使锡球焊垫暴露于外界。
4、根据权利要求1所述的具有散热结构的半导体封装元件,其特征在于所述的散热结构为一规则的散热凸块。
5、根据权利要求1所述的具有散热结构的半导体封装元件,其特征在于所述的散热结构为复数个不规则的散热凸块。
6、根据权利要求1所述的具有散热结构的半导体封装元件,其特征在于所述的导通孔系以钻孔或激光方式在基板上形成贯穿孔,并以电镀方式于贯穿孔内周面形成导电层,然后再进行塞孔。
7、根据权利要求1、2、3、4、5所述的具有散热结构的半导体封装元件,其特征在于所述的结合于基板上的半导体晶片为单片晶片。
8、根据权利要求1、2、3、4、5所述的具有散热结构的半导体封装元件,其特征在于所述的上导线层设有复数个内引脚;结合于基板上半导体晶片为倒装晶片,其设有复数内锡球;晶片以倒装晶片方式结合于基板上并使内锡球与上导线层内引脚互相耦合。
9、根据权利要求1、2、3、4或5所述的具有散热结构的半导体封装元件,其特征在于所述的半导体晶片为以两片晶片构成的多晶片封装模组;基板上、下表面分别形成两上导热层及两下导热层。
10、根据权利要求1、2、3、4或5所述的具有散热结构的半导体封装元件,其特征在于所述的半导体晶片为以两组由下晶片及堆叠于下晶片上晶片构成的堆叠式多晶片封装模组;基板上、下表面分别形成两上导热层及两下导热层。
11、根据权利要求10所述的具有散热结构的半导体封装元件,其特征在于所述的两下晶片中一片下晶片设有复数内锡球;为上导线层设有复数个与该下晶片复数内锡球相对应的内引脚;该下晶片以倒装晶片方式结合于基板上并使内锡球与上导线层内引脚互相耦合。
12、根据权利要求9所述的具有散热结构的半导体封装元件,其特征在于所述的为多晶片封装模组的两晶片顶面结合有散热板。
13、根据权利要求7所述的具有散热结构的半导体封装元件,其特征在于所述的晶片与上导热层之间设有导通两者的复数个导热栓。
14、根据权利要求9所述的具有散热结构的半导体封装元件,其特征在于所述的两晶片与两上导热层之间分别设有导通两者的复数个导热栓。
15、根据权利要求10所述的具有散热结构的半导体封装元件,其特征在于所述的两下晶片与两上导热层之间分别设有导通两者的复数个导热栓。
16、根据权利要求11所述的具有散热结构的半导体封装元件,其特征在于所述的一下晶片与一上导热层之间分别设有导通两者的复数个导热栓。
17、根据权利要求12所述的具有散热结构的半导体封装元件,其特征在于所述的一晶片与一上导热层之间设有导通两者的复数个导热栓。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB021427836A CN1210789C (zh) | 2002-09-19 | 2002-09-19 | 具有散热结构的半导体封装元件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB021427836A CN1210789C (zh) | 2002-09-19 | 2002-09-19 | 具有散热结构的半导体封装元件 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1402340A CN1402340A (zh) | 2003-03-12 |
CN1210789C true CN1210789C (zh) | 2005-07-13 |
Family
ID=4750438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB021427836A Expired - Lifetime CN1210789C (zh) | 2002-09-19 | 2002-09-19 | 具有散热结构的半导体封装元件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN1210789C (zh) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005347354A (ja) * | 2004-05-31 | 2005-12-15 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
US8101868B2 (en) | 2005-10-14 | 2012-01-24 | Ibiden Co., Ltd. | Multilayered printed circuit board and method for manufacturing the same |
CN100452330C (zh) * | 2006-01-06 | 2009-01-14 | 日月光半导体制造股份有限公司 | 具有光学组件的半导体封装结构及其封装方法 |
CN102117877B (zh) * | 2009-12-31 | 2012-12-05 | 钰桥半导体股份有限公司 | 半导体芯片组体 |
CN103383983A (zh) * | 2012-05-02 | 2013-11-06 | 茂邦电子有限公司 | 发光二极管封装及所使用的pcb式散热基板与其制法 |
CN105304598A (zh) * | 2015-11-23 | 2016-02-03 | 华进半导体封装先导技术研发中心有限公司 | 垂直叠封的多芯片晶圆级封装结构及其制作方法 |
CN107369662B (zh) * | 2017-06-19 | 2020-11-24 | 北京嘉楠捷思信息技术有限公司 | 一种散热装置 |
CN111354691B (zh) * | 2018-12-21 | 2023-04-07 | 深圳市中兴微电子技术有限公司 | 封装基板结构 |
CN110808240A (zh) * | 2019-10-31 | 2020-02-18 | 北京燕东微电子有限公司 | 层叠封装结构及其制造方法 |
-
2002
- 2002-09-19 CN CNB021427836A patent/CN1210789C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1402340A (zh) | 2003-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1266764C (zh) | 半导体器件及其制造方法 | |
CN1750261A (zh) | 集成电路封装装置及其制造方法 | |
US11776867B2 (en) | Chip package | |
CN1665027A (zh) | 半导体器件 | |
CN1452245A (zh) | 半导体器件及其制造方法 | |
US20070205495A1 (en) | Electronic Component With Stacked Semiconductor Chips And Heat Dissipating Means | |
KR101069499B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
CN1925141A (zh) | 晶片封装结构 | |
US9666506B2 (en) | Heat spreader with wiring substrate for reduced thickness | |
CN1832154A (zh) | 散热器及使用该散热器的封装体 | |
CN1783461A (zh) | 覆晶球形矩阵封装组件及具散热功能的电子装置 | |
CN1180927A (zh) | 高性能低成本的多芯片组件封装件 | |
CN101060088A (zh) | 半导体封装结构及其制造方法 | |
CN101075590A (zh) | 封装元件 | |
CN1641874A (zh) | 多芯片封装 | |
CN1453868A (zh) | 多芯片封装体及其制造方法 | |
US20170243803A1 (en) | Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same | |
CN1581482A (zh) | 电路模块 | |
CN1210789C (zh) | 具有散热结构的半导体封装元件 | |
CN1767178A (zh) | 半导体载板及其制造方法与半导体封装组件 | |
CN1224097C (zh) | 半导体装置及其制造方法、电路板和电子仪器 | |
CN1355568A (zh) | 芯片堆叠封装结构 | |
US11482507B2 (en) | Semiconductor package having molding member and heat dissipation member | |
CN2591772Y (zh) | 芯片封装结构 | |
CN101047160A (zh) | 半导体连线封装结构及其与集成电路的连接方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term | ||
CX01 | Expiry of patent term |
Granted publication date: 20050713 |