CN1193186A - 载体薄片和使用了载体薄片的集成电路装置 - Google Patents

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Abstract

本发明可提高组装密度简化检查工序。把配设有外部电极和布线引线的薄片5分割为形成配有集成电路器件1的第1区域的薄片55和其外侧形成了第2区域的薄片5。另外,在薄片55和薄片5之间的边界部分上设有连接孔9。而且,在薄片55和5上设有外部电极66和6。这些外部电极66和6形成同样的矩阵。由于在与外部基板连接之际,即使在集成电路器件的区域也可以进行与外部基板的连接,所以可以用同样的组装面积进行大幅度地许多连接。

Description

载体薄片和使用了载体薄片的集成电路装置
本发明涉及一种载体薄片(carrier film)和使用了载体薄片的集成电路装置，特别是，涉及外部电极的配置和内引线的配置的集成电路装置。
众所周知，使用了现有载体薄片的集成电路装置(下面称之为BGA-T)，是如图4和图5所示的集成电路装置。图4是现有例的平面图，图5是在图4的101-102线剖开的剖面图。使用于该BGA-T中的载体薄片具有配设集成电路器件1的器件腔体2，在器件腔体2上与集成电路器件1的电极3连接的内引线4以单悬臂式伸出来。通常，薄片5使用聚酰亚胺等的耐热性树脂。在薄片5的一侧面平面地配置外部电极(外部端子)6，该外部电极6采用焊锡球或已镀金的铜凸点等。连接于集成电路器件1的电极3上的内引线4，在薄片5上作为布线引线7伸出，并与各外部电极6连接起来。在将载体薄片的内引线4与集成电路器件1的电极6连接好之后，集成电路器件1和器件腔体2内的内引线4与器件腔体近旁的薄片5一起涂覆液状的密封树脂8，再加热硬化液状树脂而完成。
把这样完成的BGA-T，在与外部电极6对应的位置处，安置到已印制了焊膏的外部基板上后，借助于回流焊接处理，装配到外部基板上。
但是，示于图4和图5的现有例的构造，由于在集成电路器件1位置的区域上没有薄片5，与集成电路器件1的电极3连接的内引线4只是从位于集成电路器件1的外侧的薄片5伸出来，通过布线引线7与外部电极6进行连接，所以，在集成电路器件1的位置的器件腔体2的区域上不能配置外部电极。
为了提高组装密度，故必须把尽可能多的外部电极6设置到封装占有的面积内使之与外部基板连接，而在把现有的BGA-T连接到外部基板上时，器件腔体2的区域却变成了无用区域。
特开平8-83818号公报已公开了把载体薄片分为配置集成电路器件的第1区域和其周围的第2区域，并在各自的区域上设有外部电极的区域。在该特开平8-83818号公报上所公开的载体薄片，第2区域的外部电极被配置成交错式。因此，当集成电路器件的大小不同，进行集成电路装置的检查时，就需要与外部端子排列对应的插座或基板等，其交换和保管都麻烦，使检查工序等的作业繁杂。
本发明就是为消除上述现有技术的问题而发明出来的，因此其目的是作成一种可以提高组装密度的，同时可使检查工序简化的集成电路装置。
为了解决上述的课题，本发明的载体薄片和半导体装置的载体薄片要这样配置构成，向薄片的连接孔突出地配设有与集成电路器件的电极连接的多条内引线，使该内引线延伸到薄片上变成为布线引线，且该布线引线在与已在薄片上的一表面侧平面配置的外部电极连接的载体薄片中，上述薄片被分割为配置电路器件的第1区域和其外侧的第2区域；上述连接孔沿上述集成电路器件形成在上述第1区域和第2区域的边界部分上；以及把上述外部电极设置到上述第1区域和上述第2区域上，同时使各区域的上述外部电极形成同样的矩阵。
借助于这样的构成，在现有的器件腔体部分上也可以配设外部电极，由于即使在与外部基板连接之际集成电路器件的区域上也可以进行与外部基板的连接，所以可以大幅度地增加封装占有面积内的外部电极数，与现有集成电路器件比较，可用同一组装面积进行大幅度地许多的连接。然而，由于可以用和现有例同样的工序进行制造，所以不需要任何新颖的技术，就可以以与现有相同的工序数大量实现高密度封装。进而，由于配置成为，使得第1区域的外部电极和第2区域的外部电极形成同样的矩阵，即使集成电路器件的尺寸是变化的，也可以使用同样的插座或基板进行集成电路装置的检查，而不需要进行插座或基板等的交换，并可使检查工序得到简化。
当把上述外部电极的直径设为D和各外部电极之间的间距设为P时，则理想的是连接孔的宽度W为：
W＝(P-D)～(2P-D)
这样形成的电极连接用的孔，由于只是占有电极的1列部分，所以可使外部电极数作成最大，能够提高组装密度，而且不会发生集成电路器件的电极与外部电极之间连接上的故障。
形成于第1区域上的外部电极的个数，比形成于第2区域上的外部电极的个数少是理想的。要是作成这样的构成，则可用同样的间距排列第1区域的外部电极和第2区域的外部电极，使组装基板或检查用插座等通用化，可把集成电路器件的尺寸限制到最小。
进而，集成电路器件的电极可以配置成为，使得在外部电极形成的矩阵上，即集成电路的电极与外部电极形成同样的矩阵。要是作成这样的构成，则外部电极的排列间距变成为与集成电路器件的电极排列间距相同，就可以把集成电路装置的封装做成小型。
如以上已说明过的那样，倘采用本发明，则由于即使在现有器件腔体部分也可以配设有外部电极，在与外部基板进行连接的时候，在集成电路器件的区域中也可以进行与外部基板的连接，所以，可以大幅度地增加封装占有面积内的外部电极数，与现有的比较，可用同样的面积进行更多的连接。而且，由于可用与现有例相同的工序进行制造，而不需要任何新技术，就可用与现有技术相同的工序数实现大量高密度的组装。另外，由于被配置成为，使得第1区域的外部电极和第2区域的外部电极形成同一的矩阵，故即使集成电路器件的大小进行了改变，也可以用同样的插座或基板进行集成电路装置的检查，而不需要更换插座或基板等，可达到检查工序的简化。
图1是表示本发明的集成电路装置的一实施例的平面图。
图2是沿图1的201-202的剖面图。
图3是沿图1的301-302的剖面图。
图4是表示现有例的集成电路装置的一实施例的平面图。
图5是是沿图4的101-102的剖面图。
下面，依照附图说明本发明的实施例。
图1是从与外部基板连接的侧面看本发明的集成电路装置的平面图，图2是沿图1的201-202的剖面图，图3是沿图1的301-302的剖面图。在这些图中，本发明的集成电路装置10由集成电路器件1和集成电路器件1的电极3、构成载体薄片的内引线4、布线引线7、成为外部端子的外部电极6和66、薄片5和55以及至少覆盖集成电路器件1和薄片5与55的一部分的密封树脂8构成。
配设有外部电极和布线引线的薄片5被分割成为形成配设有集成电路器件1的第1区域的薄片55和其外侧形成第2区域的薄片5。第1区域(薄片55)是指位于已与集成电路器件1连接形成的电极3群的内部一侧的部分。另一方面，第2区域(薄片5)是指位于电极3群外部一侧的部分。第1和第2区域之间的区别由与电极3的位置关系来决定。因此，虽然第1区域一定与集成电路器件1的区域重叠，但是第2区域存在着部分重叠的情况和存在着全部不重叠的情况。另外，在薄片55和薄片5上各自设有外部电极66和6。也就是说，配置了用以将外部端子66也配置在示出了现有例的图4的器件腔体2的内侧的薄片55。而且，这些外部电极66和6是排列成为使之形成同样的矩阵。
如上所述，由于也在现有的器件腔体的部分设置了外部端子66，在与外部基板进行连接的时候，因为在集成电路器件1的区域上也可以进行与外部基板的连接，所以，可以大幅度地增加封装占有面积内的外部电极数，与现有的比较，用同一组装面积可以进行更多的连接。并且，由于可以用与现有例同样的工序进行制造，故不需要任何新技术，就可以以与现有技术相同的工序数来实现大量高密度组装。另外，通过把外部电极66和6排列成为形成同一的矩阵，即使集成电路器件的尺寸改变了，也可以用同样的插座或基板进行集成电路装置的检查，而不需要交换插座或基板等，可以达到检查工序的简化。
已在薄片55上形成的外部电极66的个数要作成为，使得比在薄片5上形成的外部电极6的个数少。因此，可以用相同间距排列外部电极66和外部电极6，使组装基板或检查用插座等通用化，可以把集成电路器件1的尺寸限制到最小。也就是，若把外部电极66的个数作成与外部电极6的个数同样多，则使集成电路器件1的尺寸增大，或者必须把外部电极66的间距缩小到比外部电极6的间距小，使得组装基板或插座等不能通用化。
在薄片55和薄片5之间的边界部分上用于连接集成电路器件1的电极3和外部电极66、6的连接孔9是沿集成电路器件1的各个边形成的。而且，薄片55和薄片5借助于在集成电路器件1的角部已分割的跨接部分11连接连接孔9。还有，该跨接部分11，如图1所示，若考虑到设于四角的薄片55的支持强度和内引线4的迂回走线位置等那是最好的。但是，不一定必须在所有的角部(角部的四个地方)都设置这样的跨接部分11。比如说，也可以考虑只设置在位于对角线上的2个地方，进而加上1个地方设置在3个地方。另外，也可以设置成为不在角部而使之通过连接孔内。这种选择可根据电极3和内引线4的配置位置适当决定。还有，各连接孔9的宽度W随外部电极66、6的直径的尺寸和外部电极间的间距宽度不同而不同，在把外部电极66、6的直径设为，把各外部电极间的间距设为P的情况下，则各个连接孔9的宽度W作成为：
W＝(P-D)～(2P-D)
在薄片55和薄片5的一侧表面上形成了连接外部电极66与6和内引线4的布线引线7。这些内引线4连接着在集成电路器件1的各边上大致成一列配设的电极3与外部电极66、6。也就是，内引线4采用向连接孔9内凸出的形状呈悬臂式配设在连接孔9上。该内引线4，一方面连接到集成电路器件1的电极3上，另一方面，通过布线引线7连接到上述第1区域的外部电极66或上述第2区域的外部电极6上。这样以来，通过大致上在集成电路器件1的各边上把集成电路器件1的电极3和内引线4排列成一列，可以把集成电路器件1和内引线4的连接区域根据需要限制成最小。
对从在各内引线4中的连接孔9内延伸出去的方向，换句话说，对已与各内引线4连接的布线引线的所设置的位置没有特别规定。内引线4可以从薄片55和薄片5上交互地延伸出去，无须这种规定也可行。另外，若使内引线4交互伸出，则另一方面与集中起来的情况相比，由于可使相邻的内引线的间距变宽，所以可提高连接可靠性。
另外，内引线4还可以以象跨连接孔9那样地形成的双支持式与电极3连接。若是双支持式，则由于内引线4没有自由端，已被可靠地固定起来，所以对内引线弯曲就变得非常强。并且，在双支持式的情况下，再使与该内引线4连接的布线引线伸出去，因而可以在薄片55和薄片5的两侧迂回配置其布线。如果像这样，比如说，在薄片55、5的一方的一侧面设置外部电极的同时，可在另一方的一侧面迂回配置共用布线。作为共用布线，特别是，电位的共用布线，在例如用于电源或接地的共用布线等是可以应用的。可以在连接孔9上设置不与电极3连接的布线引线或与电连接无关的虚设引线。
并且，在本实施例中，虽然已经说明了为了把内引线4的连接区域限制到最小限度，因此大致在集成电路器件1的各边上把集成电路器件1的电极3和内引线4配置成一列，但是各种变形也是可以的。例如，沿集成电路器件1的边按两列形成电极3也是可以的。这时，内引线4的延伸方向，可以根据设计上的制约作出决定，例如，外侧(即，在集成电路器件1的边缘附近的一边)的电极列可与从薄片5一侧延伸出来的内引线进行连接，而另一边(即，离集成电路器件1的边较远的一边)的电极列也可以与从薄片55一侧延伸出来的内引线进行连接。另外，也可以安置三列以上的电极。
还有，在图1中，虽然示出了外部电极66、6的形成间距P是集成电路器件1的电极3的形成间距的两倍的情况，但是也可以用同样的间距排列外部电极66、6和电极3，使之形成同样的矩阵。这样，若使外部电极66、6形成的间距P与集成电路器件1的电极3的形成间距一样，就可以使集成电路装置10小型化。
下面，就有关本发明的载体薄片和集成电路装置10的制造方法进行说明。
虽然已预先对集成电路器件1进行了说明，但在铝焊盘上面介以阻挡金属，采用电镀法形成了集成电路器件1的电极3。另外，在载体薄片的内引线4上已形成了凸点电极的情况下，电极3也可以是原封不动的铝焊盘。
构成载体薄片的薄片5可使用从25微米到125微米厚的聚酰亚胺或聚醚酰亚胺、玻璃环氧树脂织布、聚脂等的耐热性树脂薄膜制造成为带状。在薄片5涂覆粘接剂并进行加热使粘接剂半硬化之后，借助于用模具的冲孔法，使用于连接集成电路器件1的电极3与内引线4的连接孔9至少被开出一个孔。另外，在不用粘接剂的情况下，该连接孔9也可以用蚀刻法进行开口。
接着，对已涂覆了粘接剂的上述带状薄片进行加热和加压，使15微米到35微米厚的带状铜箔粘接。
其次，在铜箔表面上涂覆光刻胶，在与薄片5的铜箔相反一侧的表面上为了覆盖连接孔9，因而涂覆保护胶并使之干燥。
其次，利用已形成了预定图形的光掩模，通过使光刻胶曝光、显影和蚀刻，形成内引线4和布线引线7。
其次，除去光刻胶和保护胶，用电镀法在内引线4上进行镀锡和镀金。在这里，在外部电极6或外部电极66与外部基板之间进行连接时，为了防止因焊锡而产生短路以及为了保护布线引线7，可以在设有连接孔9和外部电极6或66的区域以外区域上涂覆一层抗焊料剂。
最后，在薄片55和5上边熔融附着焊锡球作为外部电极66和6，完成载体薄片。并且，在外部电极66和外部电极6用电镀法形成了铜凸点电极之后，表面还可以采用镀金或镀锡等覆盖其表面的办法，用作外部端子。此外，也可以在组装好了集成电路器件1之后再形成外部电极66和6，载体薄片的外部端子可以只用作连接区，还可以在外部基板一侧上形成球状或凸点状端子。
以上是载体薄片的制造方法，而接着，对使用了该载体薄片的集成电路装置的制造方法进行说明。
首先，由于使集成电路器件1的电极3和载体薄片的内引线4进行位置配合，所以借助于用键合器具进行加热和加压而使之键合。在电极3用金凸点电极，在内引线4上已施加了镀锡的情况下，在摄氏350度到450度范围，对接合部分加热加压约0.5秒，从而完成接合。
其次，用液状的环氧树脂进行树脂封装。树脂封装采用分配法边滴下树脂边描绘，调整形状。密封的范围是集成电路器件1的表面与侧面、连接孔9内以及集成电路器件附近的薄片55和5的一部分。然后，通过在摄氏150度下进行约2小时加热，使液状树脂硬化形成封装树脂8。
封装树脂8也可以涂覆到集成电路器件1的背面一侧，也可以大致涂覆到薄片5的聚酰亚胺侧的正面。另外，不用液状树脂也可以通过传递成型法或注入成型法形成封装树脂。

Claims (9)

1、一种突出到薄片的连接孔中配设有与集成电路器件的电极连接的内引线，并使该内引线延伸到薄片上成为布线引线，且该布线引线与已在薄片上的一表面侧平面地配置的外部电极连接的载体薄片，其特征是，
使上述薄片分割为配设上述集成电路器件的第1区域和其外侧的第2区域；
上述连接孔沿上述集成电路器件形成在上述第1区域和第2区域之间的边界部分上；以及
上述外部电极设置在上述第1区域和上述第2区域上，同时被配置为使各区域的上述外部电极形成同样的矩阵。
2、根据权利要求1所述的载体薄片，其特征是，当把上述外部电极的直径设为D，把各外部电极之间的间距设为P时，则上述连接孔的宽度W是：
W＝(P-D)～(2P-D)。
3、根据权利要求1所述的载体薄片，其特征是，在上述第1区域上形成的外部电极的个数，比在上述第2区域上形成的外部电极的个数少。
4、根据权利要求2所述的载体薄片，其特征是，在上述第1区域上形成的外部电极的个数，比在上述第2区域上形成的外部电极的个数少。
5、根据权利要求1所述的载体薄片，其特征是，上述集成电路器件的上述电极配置在由上述外部电极形成的上述矩阵上。
6、根据权利要求2所述的载体薄片，其特征是，上述集成电路器件的上述电极配置在由上述外部电极形成的上述矩阵上。
7、根据权利要求3所述的载体薄片，其特征是，上述集成电路器件的上述电极配置在由上述外部电极形成的上述矩阵上。
8、根据权利要求4所述的载体薄片，其特征是，上述集成电路器件的上述电极配置在由上述外部电极形成的上述矩阵上。
9、一种在集成电路器件的电极上连接内引线和至少用树脂密封集成电路器件与集成电路器件近旁的薄片的一部分而构成的集成电路装置，使用了根据权利要求1到8任一项所述的载体薄片。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100306937B1 (ko) * 1996-12-04 2001-12-17 모기 준이치 수지 밀폐형 반도체 장치 및 그의 제조 방법
US6110761A (en) * 1997-08-05 2000-08-29 Micron Technology, Inc. Methods for simultaneously electrically and mechanically attaching lead frames to semiconductor dice and the resulting elements
US20030011048A1 (en) * 1999-03-19 2003-01-16 Abbott Donald C. Semiconductor circuit assembly having a plated leadframe including gold selectively covering areas to be soldered
AUPQ010299A0 (en) 1999-05-03 1999-05-27 Fast 101 Pty Ltd Improvements in or relating to trading and settlement
JP2002252304A (ja) * 2001-02-23 2002-09-06 Toshiba Corp 半導体装置およびこれに用いられる支持基板
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
JP2003309271A (ja) * 2002-04-18 2003-10-31 Matsushita Electric Ind Co Ltd 集積回路素子の実装構造および実装方法
JP3602118B2 (ja) * 2002-11-08 2004-12-15 沖電気工業株式会社 半導体装置
US7102217B2 (en) * 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
US20070090527A1 (en) * 2005-09-30 2007-04-26 Jochen Thomas Integrated chip device in a package
KR100770874B1 (ko) 2006-09-07 2007-10-26 삼성전자주식회사 매설된 집적회로를 구비한 다층 인쇄회로기판
JP4597182B2 (ja) * 2007-11-09 2010-12-15 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR101695353B1 (ko) * 2010-10-06 2017-01-11 삼성전자 주식회사 반도체 패키지 및 반도체 패키지 모듈

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506756A (en) * 1994-01-25 1996-04-09 Intel Corporation Tape BGA package die-up/die down
JP2616565B2 (ja) * 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
JP3487524B2 (ja) * 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法

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