CN118174653A - 振荡器电路 - Google Patents

Abstract

本发明涉及一种振荡器电路，包括电压分压开关控制模块、RC充电控制模块、电压比较模块和时钟信号输出驱动模块，电压分压开关控制模块分别与电压比较模块的第一输入端和时钟信号输出驱动模块的输出端相连，RC充电控制模块的输入端与时钟信号输出驱动模块的输出端相连，RC充电控制模块的输出端与电压比较模块的第二输入端相连。本发明的振荡器电路，其输出的时钟信号的精度仅与电阻和电容有关，不会受偏置电流离散的影响，精度更高，也无需增加额外的修调电路，电路结构更简单，成本更低。

Description

振荡器电路

技术领域

本发明涉及半导体集成电路技术领域，更具体地涉及一种振荡器电路。

背景技术

振荡器电路作为一种时钟信号产生电路，可以将直流信号转换为具有一定频率的交流信号，因此被广泛应用于模拟集成电路芯片中。特别是在开关电源领域芯片中，振荡器电路的输出信号频率作为其内部开关频率，其信号频率的精度对于***的开关频率是至关重要的。

常用的振荡器电路的时钟信号频率是由偏置电流IBIAS来提供其翻转电压和充电电流的，参见图1，由于经MOS管(金属-氧化物半导体场效应晶体管)M1、M2、M3等比例的电流镜像复制得到的电流I₂、I₃是离散的，这在一定程度上导致了最终的输出时钟信号精度不高。因此，在对于精度有着较高要求的使用条件下，就需要额外借助修调来解决由电流离散所引起的振荡器电路时钟信号频率精度差的问题，而这也往往会带来电路芯片面积以及修调测试等方面成本的增加的问题。

发明内容

本发明的目的在于提供一种振荡器电路，以解决现有振动器的时钟信号频率受偏置电流离散的影响而导致的精度低的问题，从而避免因解决精度问题而导致成本增加。

基于上述目的，本发明提供一种振荡器电路，包括电压分压开关控制模块、RC充电控制模块、电压比较模块和时钟信号输出驱动模块，所述电压分压开关控制模块分别与所述电压比较模块的第一输入端和所述时钟信号输出驱动模块的输出端相连，所述RC充电控制模块的输入端与所述时钟信号输出驱动模块的输出端相连，所述RC充电控制模块的输出端与所述电压比较模块的第二输入端相连，所述电压比较模块用于根据所述时钟信号输出驱动模块输出的时钟信号向所述电压比较模块的第一输入端输入第一基准电压或第二基准电压，所述RC充电控制模块用于根据所述时钟信号进行充电或放电，并向所述电压比较模块的第二输入端输出充放电压，所述电压比较模块用于将所述充放电压与所述第一基准电压或所述第二基准电压进行比较，并输出比较信号，所述时钟信号输出驱动模块用于根据所述比较信号输出时钟信号。

进一步地，所述第一基准电压或所述第二基准电压小于所述充放电压时，所述比较信号为高电平，所述第一基准电压或所述第二基准电压大于所述充放电压时，所述比较信号为低电平。

进一步地，所述电压分压开关控制模块包括第一电阻、第二电阻、第三电阻、第一晶体管和第二晶体管，所述第一电阻的一端与供电电压相连，所述第一电阻的另一端分别与所述第二电阻的一端和所述第一晶体管的源极相连，以向所述第一晶体管的源极提供所述第一基准电压，所述第二电阻的另一端分别与所述第三电阻的一端和第二晶体管的源极相连，以向所述第二晶体管的源极提供所述第二基准电压，所述第三电阻的另一端接地，所述第一晶体管的栅极和所述第二晶体管的栅极相连并均与所述时钟信号输出驱动模块的输出端相连，所述第一晶体管的漏极和所述第二晶体管的漏极相连并均与所述电压比较模块的第一输入端相连。

进一步地，当所述时钟信号为低电平时，所述第一晶体管打开，所述第二晶体管关断，所述电压分压开关控制模块向所述电压比较模块的第一输入端输出所述第一基准电压；当所述时钟信号为高电平时，所述第一晶体管关断，所述第二晶体管打开，所述电压分压开关控制模块向所述电压比较模块的第一输入端输出所述第二基准电压。

进一步地，所述第一晶体管为PMOS管，所述第二晶体管为NMOS管。

进一步地，所述RC充电控制模块包括第一反相器、第四电阻和电容，所述第一反相器的输入端形成为所述RC充电控制模块的输入端，所述第一反相器的输出端与所述第四电阻的一端相连，所述第四电阻的另一端与所述电容的一端相连并形成为所述RC充电控制模块的输出端，所述电容的另一端接地。

进一步地，所述第一反相器的电源电压等于所述供电电压。

进一步地，所述时钟信号为低电平时，所述第一反相器通过所述供电电压对所述电容充电；所述时钟信号为高电平时，所述电容放电。

进一步地，所述电压比较模块包括比较器，所述比较器的负相输入端形成为所述电压比较模块的第一输入端，所述比较器的正相输入端形成为所述电压比较模块的第二输入端，所述比较器的输出端形成为所述电压比较模块的输出端。

进一步地，所述时钟信号输出驱动模块包括相互串联的第二反相器和第三反相器，所述第二反相器的输入端形成为所述时钟信号输出驱动模块的输入端，所述第三反相器的输出端形成为所述时钟信号输出驱动模块的输出端。

本发明的振荡器电路，其输出的时钟信号的精度仅与电阻和电容有关，不会受偏置电流离散的影响，精度更高，也无需增加额外的修调电路，电路结构更简单，成本更低。

附图说明

图1为现有的振荡器电路的电路图；

图2为根据本发明实施例的振荡器电路的电路图；

图3为根据本发明实施例的充放电压和时钟信号的波形图。

具体实施方式

下面结合附图，给出本发明的较佳实施例，并予以详细描述。

如图2所示，本发明实施例提供一种振荡器电路，包括电压分压开关控制模块100、RC充电控制模块200、电压比较模块300和时钟信号输出驱动模块400，电压分压开关控制模块100分别与电压比较模块300的第一输入端和时钟信号输出驱动模块400的输出端相连，RC充电控制模块200的输入端与时钟信号输出驱动模块400的输出端相连，RC充电控制模块200的输出端与电压比较模块300的第二输入端相连，电压比较模块300的输出端与时钟信号输出驱动模块400的输入端相连，电压比较模块300用于根据时钟信号输出驱动模块400输出的时钟信号V_CLK向电压比较模块300的第一输入端输入第一基准电压V_REFH或第二基准电压V_REFL，RC充电控制模块200用于根据时钟信号V_CLK进行充电或放电，并向电压比较模块300的第二输入端输出充放电压V_RC，电压比较模块300用于将充放电压V_RC与第一基准电压V_REFH或第二基准电压V_REFL进行比较，并输出比较信号，时钟信号输出驱动模块400用于根据比较信号输出时钟信号V_CLK。

在一些实施例中，电压分压开关控制模块100包括第一电阻R1、第二电阻R2、第三电阻R3、第一晶体管S1和第二晶体管S2，第一电阻R1的一端与供电电压VDD相连，第一电阻R1的另一端分别与第二电阻R2的一端和第一晶体管S1的源极相连，以向第一晶体管S1的源极提供第一基准电压V_REFH，第二电阻R2的另一端分别与第三电阻R3的一端和第二晶体管S2的源极相连，以向第二晶体管S2的源极提供第二基准电压V_REFL，第三电阻R3的另一端接地，第一晶体管S1的栅极和第二晶体管S2的栅极相连并均与时钟信号输出驱动模块400的输出端相连，第一晶体管S1的漏极和第二晶体管S2的漏极相连并均与电压比较模块300的第一输入端相连，第一晶体管S1为PMOS管，第二晶体管S2为NMOS管，通过时钟信号输出驱动模块400输出的时钟信号，可以控制第一晶体管S1和第二晶体管S2的开和关，当第一晶体管S1打开时，第二晶体管S2将关断，此时电压分压开关控制模块100将向电压比较模块300的第一输入端输出第一基准电压V_REFH；当第一晶体管S1关断时，第二晶体管S2将打开，此时电压分压开关控制模块100将向电压比较模块300的第二输入端输出第二基准电压V_REFL。

在一些实施例中，RC充电控制模块200包括第一反相器210、第四电阻R4和电容C，第一反相器210的输入端形成为RC充电控制模块200的输入端，并与时钟信号输出驱动模块400的输出端相连，以接收时钟信号V_CLK，第一反相器210的输出端与第四电阻R4的一端相连，第四电阻R4的另一端与电容C的一端相连并形成为RC充电控制模块200的输出端，其与电压比较模块300的第二输入端相连，电容C的另一端接地。第一反相器210的电源电压为供电电压VDD，当时钟信号V_CLK为低电平时，供电电压VDD与第四电阻R4的一端相连，从而通过供电电压VDD为电容C充电，当时钟信号V_CLK为高电平时，第四电阻R4的一端与地相连，此时电容C两端电压大于外部电压，电容C将放电。电容C两端的电压即为充放电压V_RC。

在一些实施例中，电压比较模块300包括比较器310，比较器310的负相输入端形成为电压比较模块300的第一输入端，比较器310的正相输入端形成为电压比较模块300的第二输入端，比较器310的输出端形成为电压比较模块300的输出端，当负相输入端的电压小于正相输入端的电压时，比较器310输出的比较信号为高电平，当负相输入端的电压大于正相输入端的电压时，比较器310输出的比较信号为低电平。

在一些实施例中，时钟信号输出驱动模块400包括相互串联的第二反相器410和第三反相器420，第二反相器410的输入端形成为时钟信号输出驱动模块400的输入端，以接收比较信号，第三反相器420的输出端形成为时钟信号输出驱动模块400的输出端，以输出时钟信号V_CLK。当比较信号为高电平时，时钟信号V_CLK也为高电平，当比较信号为低电平时，时钟信号V_CLK也为低电平。

第二反相器410和第三反相器420的电源电压均可为供电电压VDD。在一个示例性的实施例中，第一反相器210、第二反相器410和第三反相器420的结构相同，均包括一个PMOS管和一个NMOS管，PMOS管的源极与供电电压VDD相连，PMOS管的漏极和NMOS管的漏极相连并形成为反相器的输出端，NMOS管的源极接地，PMOS管的栅极和NMOS管的栅极相连并形成为反相器的输入端。

本发明实施例的振荡器电路的工作过程如下：

振荡器电路的初始输出的时钟信号V_CLK为低电平，此时第一晶体管S1和第二晶体管S1的栅极电压均为低电平，而第一晶体管S1为PMOS管，第二晶体管S2为NMOS管，因此，第一晶体管S1打开，第二晶体管S2关断，电压分压开关模块100将向比较器410的负相输入端输入第一基准电压V_REFH，第一反相器210的输入信号也为低电平，因此第一反相器210的供电电压VDD将对电容C进行充电，电容C两端的电压V_RC将逐渐升高，V_RC初始为0，低于V_REFH，因此比较器310的输出信号为低电平，时钟信号V_CLK也为低电平，直至V_RC升高至V_REFH时，比较器310的输出信号由低电平转为高电平，时钟信号V_CLK也由低电平转为高电平，第一晶体管S1和第二晶体管S2的栅极电压均变为高电平，因此第一晶体管S1关断，第二晶体管S2打开，电压分压开关模块100将向比较器310的负相输入端输入第二基准电压V_REFL，第一反相器210的输入信号也由低电平转为高电平，电容C将放电，由于第二基准电压V_REFL小于第一基准电压V_REFH，因此在电容C放电初期，V_RC大于V_REFL，比较信号和时钟信号一直为高电平，随着电容C的放电，V_RC会逐渐降低，当V_RC降低至V_REFL时，比较器和时钟信号又会从高电平转为低电平，第一晶体管S1再次导通，第二晶体管S2则关断，比较器310的负相输入端的电压又变为V_REFH，第一反相器210则再次通过供电电压VDD为电容C充电，以此循环往复，从而生成一定频率的时钟信号V_CLK。

第一基准电压V_REFH和第二基准电压V_REFL分别为：

V_REFL＝V_DD*K₁，V_REFH＝V_DD*K₂

其中

充放电压V_RC为：

V_RC充＝V_DD*(1-e^-t/τ)，V_RC放＝V_DD*e^-t/τ

其中，τ＝R₄C

V_RC与V_REFH或V_REFL的比较等式为：

K_1,2＝1-e^-t/τ或K_1,2＝e^-t/τ

由此可以看出，本发明实施例的振荡器电路可以避免由电流镜像复制产生的离散电流对时钟信号精度的影响，并且由供电电压V_DD对于输入电压的影响也得到了抵消，不会对输入端的比较电压造成额外的影响，因此就不需要增加额外的修调电路模块对其进行修调。

如图3所示为充放电压V_RC和时钟信号V_CLK的波形图，图中t1时刻至t2时刻为电容充电时间，t2时刻至t3时刻为电容放电时间，电容C的充放电时间分别为：

因此时钟信号V_CLK的周期T为：

在如图1所示的振荡器电路中，其通过M1、M3、M3对IBIAS进行电流镜像复制后再转换为电压输入到比较器的正负相输入端，低频时，可以忽略延时对时钟信号精度的影响，其时钟信号的周期T’为：

由上可以看出，图1的振荡器电路，电阻R、电容C以及镜像电流I2、I3均会对时钟信号的精度产生影响，由于MOS管沟道长度调制效应的影响，经镜像复制后的输出电流I₂，I₃均是离散的，两者的比值所导致的误差的影响是比较大的，因此想要降低电流离散造成的影响就需要采用修调的手段对其进行调整，而这会造成一定程度上的成本增加。而本发明实施例的振荡器电路的时钟信号的频率取决于第四电阻R4、电容C和分压系数K1、K2，分压系数K1、K2则取决于第一电阻R1、第二电阻R2和第三电阻R3，若要提高时钟信号的精度，减小误差的影响，在工艺器件的选择上，相较于MOS管镜像后电流离散所具有的匹配效果差的缺点，选择工艺误差小的电阻相比于MOS管匹配的效果要好很多，不需要增加额外的修调电路去修调，电路结构也更加简单。

本发明实施例的振荡器电路，其输出的时钟信号的精度仅与电阻和电容有关，不会受偏置电流离散的影响，精度更高，也无需增加额外的修调电路，电路结构更简单，成本更低。

以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。

Claims (10)

1.一种振荡器电路，其特征在于，包括电压分压开关控制模块、RC充电控制模块、电压比较模块和时钟信号输出驱动模块，所述电压分压开关控制模块分别与所述电压比较模块的第一输入端和所述时钟信号输出驱动模块的输出端相连，所述RC充电控制模块的输入端与所述时钟信号输出驱动模块的输出端相连，所述RC充电控制模块的输出端与所述电压比较模块的第二输入端相连，所述电压比较模块用于根据所述时钟信号输出驱动模块输出的时钟信号向所述电压比较模块的第一输入端输入第一基准电压或第二基准电压，所述RC充电控制模块用于根据所述时钟信号进行充电或放电，并向所述电压比较模块的第二输入端输出充放电压，所述电压比较模块用于将所述充放电压与所述第一基准电压或所述第二基准电压进行比较，并输出比较信号，所述时钟信号输出驱动模块用于根据所述比较信号输出时钟信号。

2.根据权利要求1所述的振荡器电路，其特征在于，所述第一基准电压或所述第二基准电压小于所述充放电压时，所述比较信号为高电平，所述第一基准电压或所述第二基准电压大于所述充放电压时，所述比较信号为低电平。

3.根据权利要求1所述的振荡器电路，其特征在于，所述电压分压开关控制模块包括第一电阻、第二电阻、第三电阻、第一晶体管和第二晶体管，所述第一电阻的一端与供电电压相连，所述第一电阻的另一端分别与所述第二电阻的一端和所述第一晶体管的源极相连，以向所述第一晶体管的源极提供所述第一基准电压，所述第二电阻的另一端分别与所述第三电阻的一端和第二晶体管的源极相连，以向所述第二晶体管的源极提供所述第二基准电压，所述第三电阻的另一端接地，所述第一晶体管的栅极和所述第二晶体管的栅极相连并均与所述时钟信号输出驱动模块的输出端相连，所述第一晶体管的漏极和所述第二晶体管的漏极相连并均与所述电压比较模块的第一输入端相连。

4.根据权利要求3所述的振荡器电路，其特征在于，当所述时钟信号为低电平时，所述第一晶体管打开，所述第二晶体管关断，所述电压分压开关控制模块向所述电压比较模块的第一输入端输出所述第一基准电压；当所述时钟信号为高电平时，所述第一晶体管关断，所述第二晶体管打开，所述电压分压开关控制模块向所述电压比较模块的第一输入端输出所述第二基准电压。

5.根据权利要求4所述的振荡器电路，其特征在于，所述第一晶体管为PMOS管，所述第二晶体管为NMOS管。

6.根据权利要求3所述的振荡器电路，其特征在于，所述RC充电控制模块包括第一反相器、第四电阻和电容，所述第一反相器的输入端形成为所述RC充电控制模块的输入端，所述第一反相器的输出端与所述第四电阻的一端相连，所述第四电阻的另一端与所述电容的一端相连并形成为所述RC充电控制模块的输出端，所述电容的另一端接地。

7.根据权利要求6所述的振荡器电路，其特征在于，所述第一反相器的电源电压等于所述供电电压。

8.根据权利要求7所述的振荡器电路，其特征在于，所述时钟信号为低电平时，所述第一反相器通过所述供电电压对所述电容充电；所述时钟信号为高电平时，所述电容放电。

9.根据权利要求1所述的振荡器电路，其特征在于，所述电压比较模块包括比较器，所述比较器的负相输入端形成为所述电压比较模块的第一输入端，所述比较器的正相输入端形成为所述电压比较模块的第二输入端，所述比较器的输出端形成为所述电压比较模块的输出端。

10.根据权利要求1所述的振荡器电路，其特征在于，所述时钟信号输出驱动模块包括相互串联的第二反相器和第三反相器，所述第二反相器的输入端形成为所述时钟信号输出驱动模块的输入端，所述第三反相器的输出端形成为所述时钟信号输出驱动模块的输出端。