CN115377112A - 存储器及其制造方法、存储器*** - Google Patents
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Abstract
本公开实施例提供一种存储器及其制造方法、存储器***，所述存储器包括：堆叠设置的***电路和存储阵列；第一配线层，位于所述***电路靠近所述存储阵列的一侧，包括多条第一总线；第二配线层，位于所述存储阵列远离所述***电路的一侧，包括多条第二总线；至少一个衬垫，位于所述存储阵列远离所述***电路的一侧，与所述多条第二总线电连接；多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种存储器及其制造方法、存储器***。
背景技术
存储器是现代信息技术中用于保存信息的记忆设备。作为一种典型的非易失性半导体存储器，NAND(Not-And，与非型)闪存器由于具有较高的存储密度、可控的生产成本、合适的编擦速度及保持特性，已经成为存储市场中的主流产品。
在存储器中通常设置有多条总线，如何有效布局这些总线成为本领域现阶段亟需解决的技术问题之一。
发明内容
根据本公开实施例的第一方面，提供了一种存储器，所述存储器包括：堆叠设置的***电路和存储阵列；
第一配线层，位于所述***电路靠近所述存储阵列的一侧，包括多条第一总线；
第二配线层，位于所述存储阵列远离所述***电路的一侧，包括多条第二总线；
至少一个衬垫，位于所述存储阵列远离所述***电路的一侧，与所述多条第二总线电连接；
多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。
上述方案中，所述存储阵列包括多个存储面，相邻的存储面之间具有间隙；所述多个导电插塞均位于所述间隙中。
上述方案中，所述存储阵列包括沿第一方向和第二方向呈阵列排布的多个存储面，相邻的存储面之间具有沿所述第一方向和所述第二方向延伸的间隙；所述第一方向和所述第二方向相交且均与所述***电路与所述存储阵列堆叠的方向垂直；
至少部分所述第二总线沿所述第一方向延伸，至少部分所述导电插塞位于沿所述第二方向延伸的间隙中。
上述方案中，部分所述第二总线包括第一子总线，另一部分所述第二总线包括第二子总线，所述第一子总线沿第一方向延伸，所述第二子总线包括沿所述第一方向延伸的第一部分和沿所述第二方向延伸的第二部分；
对应所述第一子总线的所述导电插塞位于沿所述第二方向延伸的间隙中，对应所述第二子总线的第二部分的所述导电插塞位于沿所述第一方向延伸的间隙中。
上述方案中，所述多条第一总线及所述多条第二总线均沿相同的方向延伸。
上述方案中，所述第二配线层和所述至少一个衬垫均位于存储阵列所在晶圆的背面顶部金属层中；或者，所述第二配线层和所述至少一个衬垫均位于所述存储阵列远离所述***电路的表面金属层中。
上述方案中，所述至少一个衬垫均位于所述背面顶部金属层的第一边缘，每一所述第二总线从所述第一边缘延伸至第二边缘，所述第一边缘和所述第二边缘为所述背面顶部金属层相对的两个边缘。
上述方案中，所述第一总线和所述第二总线均包含以下至少之一：
数据总线、控制总线、电源总线、地总线。
上述方案中，所述第一配线层包括多条提供不同功能的第一总线，所述第二配线层包括多条提供不同功能的第二总线；所述多个导电插塞用于将第一配层与所述第二配线层中提供相同功能的第一总线和第二总线分别电连接。
上述方案中，所述第一总线和所述第二总线均包含电源总线和地总线。
上述方案中，所述存储器包括三维NAND型存储器。
根据本公开实施例的第二方面，提供了一种存储器***，包括：
一个或多个如上述方案中任一方案所述的存储器；以及
存储器控制器，其与所述存储器耦接并控制所述存储器。
根据本公开实施例的第三方面，提供了一种存储器的制造方法，包括：
在第一晶圆上形成***电路；
在所述***电路上形成第一配线层，所述第一配线层包括多条第一总线；
在第二晶圆上形成存储阵列；
将所述第一晶圆和所述第二晶圆键合；
在存储阵列远离所述***电路的一侧形成第二配线层，所述第二配线层包括多条第二总线；
形成贯穿所述存储阵列的多个导电插塞；多个导电插塞用于将所述第一总线和所述第二总线电连接；
在存储阵列远离所述***电路的一侧形成与所述多条第二总线电连接的至少一个衬垫。
本公开实施例提供了一种存储器及其制造方法、存储器***，所述存储器包括：堆叠设置的***电路和存储阵列；第一配线层，位于所述***电路靠近所述存储阵列的一侧，包括多条第一总线；第二配线层，位于所述存储阵列远离所述***电路的一侧，包括多条第二总线；至少一个衬垫，位于所述存储阵列远离所述***电路的一侧，与所述多条第二总线电连接；多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。本公开实施例中，存储器可以从衬垫处接收信号，该信号可以连接到位于存储阵列一侧的第二总线、并通过导电插塞连接到位于***电路一侧的第一总线，由于第一总线和第二总线均具有多条，可以很好的满足存储器对总线的量的需求；并且***电路中的各种功能电路可以方便的从第一总线中更加快速的获取信号；此外，第一总线、导电插塞以及第二总线的直接连接还可以使得总线更加低阻化。
附图说明
图1为本公开一实施例具有存储器***的示例性***的示意图；
图2a为本公开一实施例具有存储器***的示例性存储器卡的示意图；
图2b为本公开一实施例具有存储器***的示例性固态驱动器的示意图；
图3为本公开一实施例的包括NAND存储器串的存储阵列的剖面示意图；
图4为本公开一实施例包括***电路的示例性存储器的示意图；
图5a为本公开一实施例中一种存储器的剖面结构示意图；
图5b为本公开一实施例中一种存储器的立体结构示意图一；
图6为本公开一实施例中一种存储器的俯视结构示意图一；
图7为本公开一实施例中一种存储器的立体结构示意图二；
图8为本公开一实施例中一种存储器的俯视结构示意图二；
图9为本公开一实施例中一种存储器的俯视结构示意图三；
图10为本公开一实施例中一种存储器的俯视结构示意图四；
图11为本公开一实施例中一种存储器的俯视结构示意图五；
图12为本公开一实施例的存储器的制造方法的实现流程示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。
本公开实施例中的存储器包括但不限于三维NAND型存储器，为了便于理解，以三维NAND型存储器为例进行说明。
三维NAND型存储器将存储单元在垂直于衬底的方向上堆叠，能够在较小的面积上形成更多的存储单元，相对于传统二维存储器，具有更大的存储容量，是当前存储器领域的一个主要发展方向。但随着对三维NAND型存储器密度要求的不断提高，如何能在满足总线量的需求的同时更加合理的设置总线的问题引起了广泛关注。
为了解决上述问题中的一个或多个，本公开实施例引入了一种解决方案，能有效利用存储器中的面积设置存储器中的总线。
图1示出了根据本公开的一些方面的具有存储器的示例性***100的块图。***100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，***100可以包括主机108和存储器***102，存储器***102具有一个或多个存储器104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上***(SoC)(例如，应用处理器(AP))。主机108可以被配置为将数据发送到存储器104或从存储器104接收数据。
根据一些实施方式，存储器控制器106耦合到存储器104和主机108，并且被配置为控制存储器104。存储器控制器106可以管理存储在存储器104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。
存储器控制器106和一个或多个存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器***102可以实施并且封装到不同类型的终端电子产品中。在如图2a中所示的一个示例中，存储器控制器106和单个存储器104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2b中所示的另一示例中，存储器控制器106和多个存储器104可以集成到SSD206中。SSD206还可以包括将SSD206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
存储器104可以包括存储阵列和耦合到存储阵列的***电路。以存储阵列为三维NAND型存储器阵列为例进行说明，图3示出了根据本公开的一些方面的示例性存储阵列301的剖面示意图。如图3所示，存储阵列301可以包括层叠结构410，该层叠结构410包括依次交替层叠设置的多条栅极层411和多个绝缘层412，以及垂直贯穿栅极层411和绝缘层412的存储器串308。栅极层411和绝缘层412可以交替层叠，相邻的两层栅极层411由一层绝缘层412隔开。层叠结构410中栅极层411和绝缘层412的对的数量，可以确定存储阵列中包括的存储单元的数量。
在一些实施例中，层叠结构410可以设置在衬底401上。衬底401可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。
在一些实施例中，NAND存储器串308包括垂直地延伸穿过层叠结构410的沟道结构。在一些实施方式中，沟道结构包括填充有(一种或多种)半导体材料(例如，作为半导体沟道)和(一种或多种)电介质材料(例如，作为存储器膜)的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
图4示出了一些示例性***电路302，***电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的***电路。***电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图4中未示出的附加***电路。
随着存储器小型化发展趋势，存储器***电路的面积逐渐缩小，而存储器密度要求的不断提高使得存储器中总线量的需要不断增加，如何兼顾总线的量与质量问题成为本领域的一大挑战。
基于上述问题中的一个或多个，本公开实施例提供了一种存储器，所述存储器包括：
堆叠设置的***电路和存储阵列；
第一配线层，位于所述***电路靠近所述存储阵列的一侧，包括多条第一总线；
第二配线层，位于所述存储阵列远离所述***电路的一侧，包括多条第二总线；
至少一个衬垫，位于所述存储阵列远离所述***电路的一侧，与所述多条第二总线电连接；
多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。
这里，***电路与存储阵列堆叠设置可以理解为上、下层叠设置，而非左右并列设置。
在一些具体示例中，存储器的架构包括但不限于置底型***电路(PUC，PeripheryUnder Cell)架构以及倒置x-tacking型架构。这里，置底型***电路架构可以理解为***电路与存储阵列在同一晶圆上形成，且***电路与存储阵列上下层叠设置；倒置x-tacking型架构可以理解为***电路与存储阵列分别在两片晶圆上形成，再将两片晶圆键合，使得***电路与存储阵列上下层叠设置。
在一些具体示例中，所述存储阵列与所述***电路设置在同一晶圆上。在另一些具体示例中，所述存储阵列与所述***电路设置在不同的晶圆上，如所述***电路设置在第一晶圆上，具体的可以是使用互补金属氧化物半导体(CMOS，Complementary MetalOxide Semiconductor)技术实施，所述存储阵列设置在第二晶圆上，第一晶圆与第二晶圆可以利用键合工艺电耦合在一起。
其中，在一些具体示例中，在第一晶圆与第二晶圆电耦合之后，还可以对第二晶圆进行减薄处理或者全部去除处理。所述减薄处理的方法包括但不限于化学机械研磨工艺。
这里，第一配线层位于***电路靠近存储阵列的一侧，第二配线层位于存储阵列远离***电路的一侧，可以理解为，第一配线层位于***电路靠近存储阵列的表面，第二配线层位于存储阵列远离***电路的表面，也就是说第一总线和第二总线分别位于不同的表面，且分布于存储阵列沿层叠结构堆叠方向相对设置的两侧。示例性的，当第二晶圆被全部去除时，第二配线层位于存储阵列远离所述***电路的表面具体可以理解为，第二配线层位于层叠结构的表面；当第二晶圆未被去除或未被全部去除时，第二配线层位于存储阵列远离所述***电路的表面具体可以理解为，第二配线层位于第二晶圆的表面。由于第一总线设置在第一配线层中，第二总线设置在第二配线层中，因此第一总线、第二总线与***电路、存储阵列之间的关系可以参考第一配线层、第二配线层与***电路、存储阵列之间的关系进行理解，这里不再赘述。
图5a为本公开实施例中一种存储器的剖面结构示意图。从图5a可以看出，第一晶圆607上形成有***电路的电路部分以及第一互连层614，第一配线层603位于第一互连层614以及***电路的电路部分之间，第二晶圆608正面上形成有存储阵列的层叠结构以及第二互连层615，在第一互连层614以及第二互连层615之间形成有键合层616，在第二晶圆608的背面上形成有第二配线层604，导电插塞601从第二配线层604贯穿存储阵列，且延伸至第一配线层603，第一总线和第二总线直接通过导电插塞601进行电性连接。需要说明的是，图5a仅示例性的示出了一种存储器的剖面结构示意图，并不用于限定本公开中存储器的结构。在另一些具体示例中，在第一晶圆607和第二晶圆608键合后，还可以对第二晶圆608进行减薄处理，或者全部去除第二晶圆608，在存储阵列远离***电路的一侧形成第二配线层604。在另一些具体示例中，导电插塞601可以从第二配线层604贯穿存储阵列，延伸至第一互连层614，通过导电插塞601以及第一互连层614共同实现第一总线和第二总线的电性连接。
可以理解的是，当第一总线和第二总线直接通过导电插塞进行电性连接时，可以使得总线更加低阻化；当通过导电插塞601以及第一互连层614共同实现第一总线和第二总线的电性连接时，对于导电插塞的位置设计上可以更加灵活。
这里的导电插塞贯穿存储阵列，可以理解的是，由于第一总线和第二总线分别分布于存储阵列相对设置的两侧，因此多个导电插塞需要贯穿所述存储阵列，才能使得第一总线与第二总线电连接。
这里，所述第一总线、第二总线、衬垫、导电插塞的材料均包括导电材料。所述第一总线、第二总线、衬垫、导电插塞的材料可以相同也可以不同。所述第一总线、第二总线、衬垫、导电插塞的材料可以包括但不限于金属材料。
可以理解的是，上述实施例中提供的方案中，存储器可以从衬垫处接收信号，该信号可以连接到位于存储阵列一侧的第二总线、并通过导电插塞连接到位于***电路一侧的第一总线，由于第一总线和第二总线均具有多条，可以很好的满足存储器对总线的量的需求；并且***电路中的各种功能电路可以方便的从第一总线中更加快速的获取信号；此外，第一总线、导电插塞以及第二总线的配合设置直接连接还可以使得总线更加低阻化。。
这里，考虑到工艺的简洁性以及在一条件下，走线越短，阻抗越小，导电插塞的延伸方向平行于所述***电路与存储阵列堆叠的方向。同时，导电插塞需要贯穿整个存储阵列，为了更好的保证存储阵列功能的完整性，导电插塞的位置设定需要考虑存储阵列中的内部结构，不能随意设定。示例性的，导电插塞不宜贯穿存储阵列中的层叠结构，以免对存储阵列中的栅极造成短接，且导致工艺步骤及工艺难度增加；导电插塞不宜贯穿存储阵列中的沟道结构，以免对存储阵列中的存储单元造成损伤，基于此，提出以下技术方案。
在一些实施例中，所述存储阵列包括多个存储面，相邻的存储面之间具有间隙；所述多个导电插塞均位于所述间隙中。
这里，所述间隙可以理解为设置在存储面(Plane)之间的切割道，切割道中不存在影响存储器功能运行的器件。基于此，将导电插塞设置于相邻存储面之间的间隙中可以实现存储阵列的贯穿，同时避免对存储阵列中的器件产生不良的影响。
在一些实施例中，所述多个导电插塞均位于所述存储阵列的边缘，或者存储阵列的虚设区域。这里，所述存储阵列包括虚设区域和核心区域；其中，核心区域中的存储单元用于存储数据，虚设区域中的存储单元不用于存储数据，且虚设区域中的栅极与核心区域中的栅极可以连接，也可以不连接。
可以理解的是，存储面之间的间隙可以均匀的分布在存储阵列中，从而第一总线可以在***电路靠近存储阵列的一侧均匀设置，第二总线可以在存储阵列远离***电路的一侧均匀的设置，从而可以更好的满足***电路中位于不同位置的功能电路就近连接到第一总线上，进而保证***电路中位于不同位置的功能电路均能快速的从第一总线上获取信号。
在一些实施例中，所述存储阵列包括沿第一方向和第二方向呈阵列排布的多个存储面，相邻的存储面之间具有沿所述第一方向和所述第二方向延伸的间隙；所述第一方向和所述第二方向相交且均与所述***电路与所述存储阵列堆叠的方向垂直；
至少部分所述第二总线沿所述第一方向延伸，至少部分所述导电插塞位于沿所述第二方向延伸的间隙中。
这里，第一方向和第二方向相交，可以理解为，第一方向与第二方向之间的夹角为0-90度。为了清楚的描述本公开，以下实施例中以第一方向与第二方向垂直为例进行说明。
图5b示例性的示出了一种存储器的立体结构示意图。示例性的，所述第一方向为图5b中示出的X轴方向；所述第二方向为图5b中示出的Y轴方向；第三方向为图5b中示出的Z轴方向，其中，第三方向可以为所述***电路与所述存储阵列堆叠的方向。但需要说明的是，以下实施例中关于方向的描述仅用于说明本公开，并不用来限制本公开的范围。
需要说明的是，图5b仅为简化的存储器框架结构，仅用于展示第一配线层603、第二配线层604、第一总线605、第二总线606、导电插塞601、衬垫602之间的对应位置关系，并不用于限定本公开实施例中存储器的结构，在一些具体示例中，存储器还包括图5b中未示出存储阵列以及***电路的部分结构。
图6示例性的示出了一种存储器的俯视结构示意图。如图5b以及图6所示，存储阵列包括四个存储面(存储面0-存储面3)，在相邻的存储面之间具有间隙611，多个导电插塞601位于间隙611中。第二总线606沿第一方向延伸，相应的导电插塞601位于沿第二方向延伸的间隙611中。
需要说明的是，图5b以及图6中包含四个存储面仅为示例性的示范，并不用于限定本公开实施例存储器中的存储面的数量，且图5b以及图6中第一总线605和第二总线606的数量仅为示例性的示范，并不用于限定本公开实施例中第一总线605和第二总线606的数量。在一些具体示例中，在第一配线层603和第二配线层604中可以尽可能多的设置第一总线605和第二总线606，充分利用第一配线层603和第二配线层604中的面积，从而降低第一总线605和第二总线606的电阻。
从图5b以及图6可以看出，本公开实施例中提供的存储器还包括连接层617，导电插塞601通过连接层617与第二总线606连接，使得第二总线606与导电插塞601能更好的连接。需要说明的是，图6以及图8-图11为俯视结构示意图，从俯视的角度无法看到导电插塞601，图6以及图8-图11中示出导电插塞601是为了更清楚的展示出导电插塞的位置。
从图5b以及图6可以看出，本公开实施例中提供的存储器还包括焊盘618(英文表达为Pad Out)。图5b以及图6仅为示例性的示范，并不用于限定本公开中焊盘618的数量和位置。在一些具体示例中，焊盘618的数量不限于一个，焊盘618的位置可以为衬垫602上的任意位置。这里的焊盘618用于将外部电源或信号引入存储器中。具体的，焊盘618接收外部电源或信号，通过衬垫连接到第二总线，再通过导电插塞连接到第一总线，***电路中的各功能电路再从第一总线就近获得信号或电源。
图5b以及图6提供的实施例中，导电插塞601均位于沿第二方向延伸的间隙611中，在一些具体示例中，当沿第二方向延伸的间隙611中的部分区域被其它结构占用时，导电插塞601将不能全设置于沿第二方向延伸的间隙611中。为了解决上述问题，本公开实施例提供以下技术方案。
在一些实施例中，部分所述第二总线606包括第一子总线，另一部分所述第二总线606包括第二子总线，所述第一子总线沿第一方向延伸，所述第二子总线包括沿所述第一方向延伸的第一部分和沿所述第二方向延伸的第二部分；
对应所述第一子总线的所述导电插塞601位于沿所述第二方向延伸的间隙611中，对应所述第二子总线的第二部分的所述导电插塞601位于沿所述第一方向延伸的间隙611中。
图7为本公开实施例提供的另一种存储器结构的立体结构示意图；图8为本公开实施例提供的另一种存储器结构的俯视示意图。从图7以及图8可以看出，第二总线606可以包括多种形状设计。第二总线606的形状可以包括一字型、T字型、双T字型，且不限于此。当第二总线606的形状为一字型时，第二总线606沿第一方向延伸，对应的导电插塞601位于沿第二方向延伸的间隙611中。当第二总线606的形状为T字型时，第二总线606包括第一部分和第二部分，第一部分沿第一方向延伸，第二部分沿第二方向延伸，对应的导电插塞601位于沿第一方向延伸的间隙611中。
需要说明的是，图7以及图8中仅展示了T字型和双T字型的第二总线606的两两搭配情况。在一些具体示例中，还可以包括其他几种情况，图9为本公开实施例提供的再一种存储器结构的俯视结构示意图；图10为本公开实施例中提供的又一种存储器结构的俯视结构示意图。图9示例性的示出了两个T字型的第二总线606两两搭配的情况，图10示出了两个双T字型的第二总线606两两搭配的情况。
可以理解的是，当沿第二方向延伸的间隙611中，某些区域被其它结构占用时，T字线以及双T字型结构的第二总线606可以使得对应的导电插塞601不必设置于沿第二方向延伸的间隙611中，将对应的导电插塞601设置于沿第一方向延伸的间隙611中，这样可以使得第二总线606的设置位置更加灵活，适应更加广泛的需求。
在一些实施例中，所述多条第一总线605及所述多条第二总线606均沿相同的方向延伸。
可以理解的是，这里第一总线605与第二总线606沿相同的方向延伸主要是为了使第一总线605与第二总线606在通过导电插塞601连接时能较好的对准，从而使得第一总线605和第二总线606能通过导电插塞601较好的连接。
在一些实施例中，所述第二配线层604和所述至少一个衬垫602均位于存储阵列所在晶圆的背面顶部金属层中；或者，所述第二配线层和所述至少一个衬垫均位于所述存储阵列远离所述***电路的表面金属层中。
可以理解的是，当存储阵列所在的晶圆未被去除或未被完全去除时，第二配线层604和衬垫602位于存储阵列所在晶圆的背面顶部金属层中；当存储阵列所在的晶圆被去除时，第二配线层604和衬垫602位于存储阵列远离所述***电路的表面金属层中。
可以理解的是，存储阵列所在晶圆的背面顶部金属层或存储阵列远离***电路的表面金属层中有大量的面积未被利用，也就是说存储阵列所在晶圆的背面顶部金属层或存储阵列远离***电路的表面金属层中存在大量闲置的区域，本公开实施例中，将第二配线层604与衬垫602设置在存储阵列所在晶圆的背面顶部金属层或存储阵列远离***电路的表面金属层中可以有效利用存储器的面积，在不增加存储阵列部分的面积的情况下，增设更多的总线，缓解存储阵列与压力。
在一些实施例中，所述至少一个衬垫602均位于所述背面顶部金属层的第一边缘，每一所述第二总线606从所述第一边缘延伸至第二边缘，所述第一边缘和所述第二边缘为所述背面顶部金属层相对的两个边缘，例如，所述第一边缘和所述第二边缘为所述背面顶部金属层在第一方向上相对的两个边缘。
这里，每一第二总线606可以从第一边缘延伸至第二边缘，也可以位于第一边缘与第二边缘之间的部分区域，当每一第二总线606从第一边缘延伸至第二边缘时，衬垫602也位于边缘的位置。
在一些实施例中，所述第一总线605和所述第二总线606均包含以下至少之一：
数据总线、控制总线、电源总线612、地总线613。
在一些具体示例中，第一总线605和第二总线606可以均为具有相同功能的总线，第一总线605和第二总线606也可以均包括具有不同功能的总线。在不同的情况下衬垫602的设置位置以及数量可以不同，图5b-图10示例性的示出了第一总线605和第二总线606均为具有相同功能的总线时，衬垫602的设置情况，衬垫602可以位于第一边缘，也可以位于第二边缘，衬垫602将多条第二总线606电连接。
以下对第一总线605和第二总线606均包括具有不同功能的总线时，衬垫602的具***置的设置进行详细说明。
在一些实施例中，所述第一配线层603包括多条提供不同功能的第一总线605，所述第二配线层604包括多条提供不同功能的第二总线606；所述多个导电插塞601用于将第一配层与所述第二配线层604中提供相同功能的第一总线605和第二总线606分别电连接。
在一些实施例中，所述第一总线605和所述第二总线606均包含电源总线612和地总线613。
可以理解的是，第一总线605可以包括电源总线612和地总线613，对应的，第二总线606也可以包括电源总线612和地总线613。
图11示出了一种存储器结构的俯视结构示意图。如图11所示，当第一总线605和第二总线606均包含电源总线612和地总线613时，衬垫602的数量可以为两个，其中一个衬垫602位于第一边缘，另外一个衬垫602位于第二边缘。示例性的，衬垫602沿第二方向延伸，电源总线612沿第一方向延伸且与第一边缘相距一段距离，地总线613沿第一方向延伸且延伸至第一边缘，这样使得第一边缘的衬垫602可以将多个地总线613电连接；电源总线612沿第一方向延伸且延伸至第二边缘，地总线613沿第一方向延伸且与第二边缘相距一段距离，这样使得第二边缘的衬垫602可以将多个电源总线612电连接。
在一些实施例中，所述存储器包括三维NAND型存储器。
但本公开实施例中的存储器并不限于三维NAND型存储器。本公开实施例中，存储器可以是半导体存储器，包括但不限于三维NAND闪存(NAND Fla sh Memory)、垂直NAND闪存(Vertical NAND Flash Memory)、NOR闪存(NOR Flash Memory)、动态随机存储器(Dynamic Random Access Memory，DRAM)、铁电随机存储器(Ferroelectric RandomAccess Memory，FRAM)、磁性随机存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存储器(Phase Change Random Access Memory，PCRAM)、阻变随机存储器(Resistive Random Access Memory，RRAM)或纳米随机存储器(Nano Random AccessMemory，NRAM)等。
本公开实施例提供了一种存储器，包括：堆叠设置的***电路和存储阵列；第一配线层603，位于所述***电路靠近所述存储阵列的一侧，包括多条第一总线605；第二配线层604，位于所述存储阵列远离所述***电路的一侧，包括多条第二总线606；至少一个衬垫602，位于所述存储阵列远离所述***电路的一侧，与所述多条第二总线606电连接；多个导电插塞601，贯穿所述存储阵列，用于将所述第一总线605和所述第二总线606电连接。本公开实施例中，存储器可以从衬垫602处接收信号，该信号可以连接到位于存储阵列一侧的第二总线606、并通过导电插塞601连接到位于***电路一侧的第一总线605，由于第一总线605和第二总线606均具有多条，可以很好的满足存储器对总线的量的需求；并且***电路中的各种功能电路可以方便的从第一总线605中更加快速的获取信号；此外，第一总线605、导电插塞601以及第二总线606的直接连接还可以使得总线更加低阻化。
本公开实施例还提供了一种存储器***，所述存储器***包括：
一个或多个如上述任一实施例中所述的存储器；以及
存储器控制器，其与所述存储器耦接并控制所述存储器。
这里，关于存储器***的具体结构及组成可以参照前述图1、图2a、图2b中的存储器***的相关结构及组成。为了简洁，这里不再赘述。
在一些实施例中，所述存储器***包括存储卡或固态硬盘。
基于上述存储器，本公开实施例还提供了一种存储器的制造方法，如图12所示，所述方法包括：
步骤S1001：在第一晶圆上形成***电路；
步骤S1002：在所述***电路上形成第一配线层，所述第一配线层包括多条第一总线；
步骤S1003：在第二晶圆上形成存储阵列；
步骤S1004：将所述第一晶圆和所述第二晶圆键合；
步骤S1005：在存储阵列远离所述***电路的一侧形成第二配线层，所述第二配线层包括多条第二总线；
步骤S1006：形成贯穿所述存储阵列的多个导电插塞；多个导电插塞用于将所述第一总线和所述第二总线电连接；
步骤S1007：在存储阵列远离所述***电路的一侧形成与所述多条第二总线电连接的至少一个衬垫。
需要说明的是，上述实施例中所提供的步骤仅为示例性的示范，并不用于限定本公开中步骤的顺序。
在一些具体示例中，可以先形成***电路再形成存储阵列，也可以先形成存储阵列再形成***电路，或者还可以是存储阵列和***电路同时形成。
在一些具体示例中，第一晶圆和所述第二晶圆可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。
在一些具体示例中，存储阵列和***电路可以形成在同一晶圆上，示例性的，可以先在第一晶圆上形成***电路的电路部分，在***电路的电路部分上形成第一配线层，在第一配线层上形成互连层，在互连层上形成存储阵列，再在存储阵列上形成第二配线层。
在一些具体示例中，存储阵列和***电路可以形成在不同的晶圆上，可以先分别在存储阵列和***电路上形成互连层，再利用键合工艺将两个互连层进行连接使得存储阵列与***电路导电连接。
在一些具体示例中，在第一晶圆上形成***电路包括在第一晶圆上形成***电路的电路部分以及第一互连层；在第二晶圆上形成存储阵列包括在第二晶圆上形成层叠结构以及第二互连层。
在一些具体示例中，在第一晶圆上形成第一互连层之前，可以先在***电路的电路部分上形成第一配线层，再在第一配线层上形成第一互连层。
在一些具体示例中，可以在第一晶圆和第二晶圆通过键合层键合之后，全部去除第二晶圆或部分去除第二晶圆，再在第二晶圆的表面或存储阵列的表面形成第二配线层。在另一些具体示例中，也可以不去除第二晶圆，在第一晶圆和第二晶圆键合后，在第二晶圆的背面形成第二配线层。
在一些具体示例中，所述键合具体可以包括以下步骤：将第一晶圆上的***电路和第二晶圆上的存储阵列对准，使得第一晶圆上的导电触点与第二晶圆上的导电触点相接触。随后，通过加热，使得两个晶圆上的导电触点电性连接在一起，而两个晶圆上的非金属区的氢离子和氧离子互相结合，使得第一晶圆上和第二晶圆上的非金属区键合在一起。在第一晶圆和第二晶圆相接触之前，还包括：对第一晶圆和第二晶圆表面进行清洗和离子轰击，使得晶圆上游离的氢离子和氧离子增多，便于后续的键合。使得两个晶圆上的导电触点电性连接在一起，包括：通过加热使得第一晶圆和第二晶圆上的导电触点的金属部分融化，在降温后重新凝固为一个整体。
在一些具体示例中，在将两个晶圆键合之后，可以先形成贯穿存储阵列的通孔，所述通孔延伸至第一配线层，再在通孔中填充导电材料，从而形成导电插塞。
在另一些具体示例中，可以在两个晶圆键合之前，在第二晶圆上形成贯穿存储阵列的通孔，再在通孔中填充导电材料，从而形成导电插塞，导电插塞与互连层连接，通过互连层与导电插塞共同实现第一总线和第二总线的电性连接。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (13)
1.一种存储器，其特征在于，包括：
堆叠设置的***电路和存储阵列；
第一配线层，位于所述***电路靠近所述存储阵列的一侧，包括多条第一总线；
第二配线层，位于所述存储阵列远离所述***电路的一侧，包括多条第二总线；
至少一个衬垫，位于所述存储阵列远离所述***电路的一侧，与所述多条第二总线电连接；
多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。
2.根据权利要求1所述的存储器，其特征在于，所述存储阵列包括多个存储面，相邻的存储面之间具有间隙；所述多个导电插塞均位于所述间隙中。
3.根据权利要求2所述的存储器，其特征在于，所述存储阵列包括沿第一方向和第二方向呈阵列排布的多个存储面，相邻的存储面之间具有沿所述第一方向和所述第二方向延伸的间隙；所述第一方向和所述第二方向相交且均与所述***电路与所述存储阵列堆叠的方向垂直；
至少部分所述第二总线沿所述第一方向延伸，至少部分所述导电插塞位于沿所述第二方向延伸的间隙中。
4.根据权利要求3所述的存储器，其特征在于，部分所述第二总线包括第一子总线，另一部分所述第二总线包括第二子总线，所述第一子总线沿第一方向延伸，所述第二子总线包括沿所述第一方向延伸的第一部分和沿所述第二方向延伸的第二部分；
对应所述第一子总线的所述导电插塞位于沿所述第二方向延伸的间隙中，对应所述第二子总线的第二部分的所述导电插塞位于沿所述第一方向延伸的间隙中。
5.根据权利要求1所述的存储器，其特征在于，所述多条第一总线及所述多条第二总线均沿相同的方向延伸。
6.根据权利要求1所述的存储器，其特征在于，
所述第二配线层和所述至少一个衬垫均位于存储阵列所在晶圆的背面顶部金属层中；或者，所述第二配线层和所述至少一个衬垫均位于所述存储阵列远离所述***电路的表面金属层中。
7.根据权利要求6所述的存储器，其特征在于，所述至少一个衬垫均位于所述背面顶部金属层的第一边缘，每一所述第二总线从所述第一边缘延伸至第二边缘，所述第一边缘和所述第二边缘为所述背面顶部金属层相对的两个边缘。
8.根据权利要求1所述的存储器，其特征在于，所述第一总线和所述第二总线均包含以下至少之一：
数据总线、控制总线、电源总线、地总线。
9.根据权利要求1所述的存储器，其特征在于，所述第一配线层包括多条提供不同功能的第一总线，所述第二配线层包括多条提供不同功能的第二总线；所述多个导电插塞用于将第一配层与所述第二配线层中提供相同功能的第一总线和第二总线分别电连接。
10.根据权利要求9所述的存储器，其特征在于，所述第一总线和所述第二总线均包含电源总线和地总线。
11.根据权利要求1所述的存储器，其特征在于，所述存储器包括三维NAND型存储器。
12.一种存储器***，其特征在于，所述存储器***包括一个或多个如上述权利要求1-11中任一项所述的存储器；以及
存储器控制器，其与所述存储器耦接并控制所述存储器。
13.一种存储器的制造方法，其特征在于，包括：
在第一晶圆上形成***电路；
在所述***电路上形成第一配线层，所述第一配线层包括多条第一总线；
在第二晶圆上形成存储阵列；
将所述第一晶圆和所述第二晶圆键合；
在存储阵列远离所述***电路的一侧形成第二配线层，所述第二配线层包括多条第二总线；
形成贯穿所述存储阵列的多个导电插塞；多个导电插塞用于将所述第一总线和所述第二总线电连接；
在存储阵列远离所述***电路的一侧形成与所述多条第二总线电连接的至少一个衬垫。
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