CN118018000B - 一种防过冲的电平转换电路 - Google Patents
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Abstract
本发明公开了防过冲的电平转换电路，涉及电子电路技术领域，包括延时脉冲模块、防过冲模块和电平转换电路模块；延时脉冲模块：用于根据输入信号的边沿产生脉冲信号并发送至防过冲模块；防过冲模块：用于根据脉冲信号产生补偿信号；电平转换电路模块：用于进行电平转换并基于补偿信号防止输出过冲。本发明电路简洁，易于实现，解决了现有技术电平转换电路的过冲问题。
Description
技术领域
本发明涉及电子电路技术领域，更具体的说是涉及一种防过冲的电平转换电路。
背景技术
通常当两个设备之间需要通信，但它们的电压规格不同时，它们就不能直接相连，此时就需要进行电平转换。
但是，传统的电平转换电路存在过冲的情况，可能会有损伤器件的风险。
因此，如何提供一种防过冲的电平转换电路是本领域技术人员亟需解决的问题。
发明内容
有鉴于此，本发明提供了一种防过冲的电平转换电路，电路简洁，易于实现，解决了现有技术电平转换电路的过冲问题。
为了实现上述目的，本发明采用如下技术方案：
一种防过冲的电平转换电路，包括：延时脉冲模块、防过冲模块和电平转换电路模块；
所述延时脉冲模块：用于根据输入信号的边沿产生脉冲信号并发送至所述防过冲模块；
所述防过冲模块：用于根据脉冲信号产生电流补偿信号；
所述电平转换电路模块：用于进行电平转换并基于补偿信号防止输出过冲。
优选的，所述延时脉冲模块包括：反相器INV3、PMOS管PM1、NMOS管NM6、电容C2以及或门；
输入信号输入所述反相器INV3后，所述反相器INV3的输出端连接至所述或门；所述反相器INV3和所述或门之间设置有所述PMOS管PM1和所述NMOS管NM6，所述PMOS管PM1的栅极和所述NMOS管NM6的栅极均与所述反相器INV3的输出端连接，所述PMOS管PM1的漏极和所述NMOS管NM6的漏极连接后连接至所述或门，所述PMOS管PM1的源极接VDDA，所述NMOS管NM6的的源极接地，所述PMOS管PM1的漏极和所述NMOS管NM6的漏极连接节点连接所述电容C2，且所述电容C2另一端接地。
优选的，所述电平转换电路模块包括：反相器INV0、反相器INV1、反相器INV2、晶体管NM1、晶体管NM2、晶体管NM3、晶体管NM4、分压电阻R1、分压电阻R2和电容C1；
所述反相器INV1和反相器INV2依次串联，且所述反相器INV1和反相器INV2的电源端并联后连接VDDA；
所述晶体管NM1和所述晶体管NM2镜像通过所述反相器INV2的输出电流，所述晶体管NM4镜像所述晶体管NM3的电流，所述分压电阻R2和所述分压电阻R1的连接节点上连接所述反相器INV0的输入端，且所述分压电阻R1和所述晶体管NM2的漏极的连接节点上连接所述电容C1，所述反相器INV0的电源端连接至VBST。
优选的，所述电平转换电路模块还包括：电阻R0，所述电阻R0一端连接VDDA，另一端连接所述晶体管NM1的漏极。
优选的，所述晶体管NM1、所述晶体管NM2、所述晶体管NM3和所述晶体管NM4均为NMOS晶体管。
优选的，所述防过冲模块包括：电感L0、晶体管NM5和电阻R3；所述电感L0与所述晶体管NM5的漏极连接，且所述晶体管NM5的源极接地，脉冲信号输入至所述晶体管NM5的栅极，所述电阻R3的一端连接在所述分压电阻R1和所述分压电阻R2的连接节点上，另一端连接在所述电感L0和所述晶体管NM5的漏极的连接节点上。
优选的，所述晶体管NM5为NMOS晶体管。
优选的，VDDA为低压电源，VBST为高压电源。
优选的，所述反相器INV0采用低压ISO隔离器件，其输出信号参考地电位VSW=VBST-5。
优选的，R1和R2连接点的电压V2=VBST-I1*R2，其中，I1为流过晶体管NM3的电流。
经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种防过冲的电平转换电路，解决了传统的电平转换电路存在过冲的情况。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明提供的一种防过冲的电平转换电路原理示意图。
图2为本发明提供的延时脉冲模块电路图。
图3为本发明提供的电平转换电路模块电路图。
图4为本发明提供的电平转换电路模块和防过冲模块连接的电路图。
图5为本发明提供的脉冲信号VB产生的波形图，主要通过延时脉冲模块产生低脉冲。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种防过冲的电平转换电路，如图1所示，包括：延时脉冲模块、防过冲模块和电平转换电路模块；
延时脉冲模块：用于根据输入信号的边沿产生脉冲信号并发送至防过冲模块；
防过冲模块：用于根据脉冲信号产生电流补偿信号；
电平转换电路模块：用于进行电平转换并基于补偿信号防止输出过冲。
基于上述实施例，在本实施例中，如图2所示，延时脉冲模块包括：反相器INV3、PMOS管PM1、NMOS管NM6、电容C2以及或门；
输入信号输入反相器INV3后，反相器INV3的输出端连接至或门；反相器INV3和或门之间设置有PMOS管PM1和NMOS管NM6，PMOS管PM1的栅极和NMOS管NM6的栅极均与反相器INV3的输出端连接，PMOS管PM1的漏极和NMOS管NM6的漏极连接后连接至或门，PMOS管PM1的源极接VDDA，NMOS管NM6的的源极接地，PMOS管PM1的漏极和NMOS管NM6的漏极连接节点连接电容C2，且电容C2另一端接地，电容C2用于延时。
基于上述实施例，在本实施例中，如图3所示，电平转换电路模块包括：反相器INV0、反相器INV1、反相器INV2、晶体管NM1、晶体管NM2、晶体管NM3、晶体管NM4、分压电阻R1、分压电阻R2和电容C1；
反相器INV1和反相器INV2依次串联，且反相器INV1和反相器INV2的电源端并联后连接VDDA；
晶体管NM1和晶体管NM2镜像通过反相器INV2的输出电流，所述晶体管NM4镜像所述晶体管NM3的电流，分压电阻R2和分压电阻R1的连接节点上连接反相器INV0的输入端，且分压电阻R1和晶体管NM2的漏极的连接节点上连接电容C1，通过电容C1稳定电压，反相器INV0的电源端连接至VBST。
电平转换电路模块还包括：电阻R0，电阻R0一端连接VDDA，另一端连接晶体管NM1的漏极。
更具体的，晶体管NM1、晶体管NM2、晶体管NM3和晶体管NM4均为NMOS晶体管。
基于上述实施例，在本实施例中，如图4所示，防过冲模块包括：电感L0、晶体管NM5和电阻R3；电感L0与晶体管NM5的漏极连接，且晶体管NM5的源极接地，脉冲信号输入至晶体管NM5的栅极，电阻R3的一端连接在分压电阻R1和分压电阻R2的连接节点上，另一端连接在电感L0和晶体管NM5的漏极的连接节点上。具体的，晶体管NM5为NMOS晶体管。
本发明的工作过程为：
在电平转换电路模块中，当IN=1，NM1、NM2管开启，流过NM1的电流I0，NM1作为开关管；
通过镜像，流过NM3和NM4的电流I1=I0，I1电流流过R1和R2电阻，产生分压V2=VBST-I1*R2
只要V2<1/2*(VBST-VSW),输出OUT=1；
当IN=0，NM1、NM2管关闭，流过NM1、NM1的电流I0=0；
V2=VBST，只要V2>1/2*(VBST-VSW),输出OUT=0。
在IN=1->0转换的时候，由于在NM2的漏端有寄生电容，会导致I1电流需要给寄生电容C1充电，导致V2电压出现下冲，而INV0采用的是低压ISO隔离器件设计，所以下冲超过低压ISO隔离器件的工作范围会引起器件损坏风险。
而本发明通过延时脉冲模块和防过冲模块解决了上述问题，当输入信号IN：1->0时，通过延时脉冲模块，产生一个低脉冲VB,VB信号控制防过冲模块的NMOS晶体管NM5。当IN=1，VB=1，由于NM5开启，电感L0充电；当VB=0，NM5关闭，而电感L0通过续流的作用通过电阻R3给V2供电，可以避免V2的下降过快，解决过冲的问题，其中，V2为R1和R2连接点的电压。
如图5所示，通过延时脉冲模块产生低脉冲的波形图，A：IN=1 VC=0、VA=1、VB=1，IN=0 VC=1、VA=0、VB=1，当IN=0->1变化时，由于电容C1延时，VA的信号变化会晚一点从0->1，所以VA与VC或操作输出的B信号上会有低脉冲出现，VC是IN信号经过INV3反向后的信号，VA是VC经过NM6和PM1管组成的反向器反向和C2延时后的信号。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种防过冲的电平转换电路，其特征在于，包括：延时脉冲模块、防过冲模块和电平转换电路模块；
所述延时脉冲模块：用于根据输入信号的边沿产生脉冲信号并发送至所述防过冲模块；
所述防过冲模块：用于根据脉冲信号产生电流补偿信号；
所述电平转换电路模块：用于进行电平转换并基于电流补偿信号防止输出过冲；
所述电平转换电路模块包括：反相器INV0、反相器INV1、反相器INV2、晶体管NM1、晶体管NM2、晶体管NM3、晶体管NM4、分压电阻R1、分压电阻R2和电容C1；
所述反相器INV1和反相器INV2依次串联，且所述反相器INV1和反相器INV2的电源端并联后连接VDDA；
所述晶体管NM1和所述晶体管NM2镜像通过所述反相器INV2的输出电流，所述晶体管NM4镜像所述晶体管NM3的电流，所述分压电阻R2和所述分压电阻R1的连接节点上连接所述反相器INV0的输入端，且所述分压电阻R1和所述晶体管NM2的漏极的连接节点上连接所述电容C1，所述反相器INV0的电源端连接至VBST；
所述防过冲模块包括：电感L0、晶体管NM5和电阻R3；所述电感L0与所述晶体管NM5的漏极连接，且所述晶体管NM5的源极接地，脉冲信号输入至所述晶体管NM5的栅极，所述电阻R3的一端连接在所述分压电阻R1和所述分压电阻R2的连接节点上，另一端连接在所述电感L0和所述晶体管NM5的漏极的连接节点上。
2.根据权利要求1所述的一种防过冲的电平转换电路，其特征在于，所述延时脉冲模块包括：反相器INV3、PMOS管PM1、NMOS管NM6、电容C2以及或门；
输入信号输入所述反相器INV3后，所述反相器INV3的输出端连接至所述或门；所述反相器INV3和所述或门之间设置有所述PMOS管PM1和所述NMOS管NM6，所述PMOS管PM1的栅极和所述NMOS管NM6的栅极均与所述反相器INV3的输出端连接，所述PMOS管PM1的漏极和所述NMOS管NM6的漏极连接后连接至所述或门，所述PMOS管PM1的源极接VDDA，所述NMOS管NM6的的源极接地，所述PMOS管PM1的漏极和所述NMOS管NM6的漏极连接节点连接所述电容C2，且所述电容C2另一端接地。
3.根据权利要求1或2所述的一种防过冲的电平转换电路，其特征在于，所述电平转换电路模块还包括：电阻R0，所述电阻R0一端连接VDDA，另一端连接所述晶体管NM1的漏极。
4.根据权利要求1所述的一种防过冲的电平转换电路，其特征在于，所述晶体管NM1、所述晶体管NM2、所述晶体管NM3和所述晶体管NM4均为NMOS晶体管。
5.根据权利要求1所述的一种防过冲的电平转换电路，其特征在于，所述晶体管NM5为NMOS晶体管。
6.根据权利要求3所述的一种防过冲的电平转换电路，其特征在于，VDDA为低压电源，VBST为高压电源。
7.根据权利要求6所述的一种防过冲的电平转换电路，其特征在于，所述反相器INV0采用低压ISO隔离器件，其输出信号参考地电位VSW＝VBST-5。
8.根据权利要求6所述的一种防过冲的电平转换电路，其特征在于，R1和R2连接点的电压V2＝VBST-I1*R2，其中，I1为流过晶体管NM3的电流。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004312377A (ja) * | 2003-04-07 | 2004-11-04 | Renesas Technology Corp | 相補型ｍｏｓ出力回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567933A (ja) * | 1991-09-06 | 1993-03-19 | Toshiba Corp | レベルシフト回路 |
| JPH1098363A (ja) * | 1996-09-19 | 1998-04-14 | Yamaha Corp | 出力バッファ回路 |
| JP3988299B2 (ja) * | 1999-02-05 | 2007-10-10 | ソニー株式会社 | レベル変換回路 |
| US6362652B1 (en) * | 1999-12-20 | 2002-03-26 | Fujitsu Microelectronics, Inc. | High voltage buffer for submicron CMOS |
| JP4720392B2 (ja) * | 2005-09-16 | 2011-07-13 | 富士ゼロックス株式会社 | バス回路及び半導体回路 |
| JP4731333B2 (ja) * | 2006-01-25 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
| JP2007258990A (ja) * | 2006-03-22 | 2007-10-04 | Yamaha Corp | 半導体集積回路 |
| TW201014130A (en) * | 2008-09-18 | 2010-04-01 | Richtek Technology Corp | Level switch device for multilevel power converter |
| JP2012209707A (ja) * | 2011-03-29 | 2012-10-25 | Renesas Electronics Corp | レベル変換回路 |
| WO2015069903A1 (en) * | 2013-11-06 | 2015-05-14 | Treehouse Design, Inc. | A cmos level shifter with reduced high voltage transistor count |
| CN212183507U (zh) * | 2020-04-30 | 2020-12-18 | 深圳芯能半导体技术有限公司 | 高压集成电路及其电平转换电路 |
| CN114846338A (zh) * | 2020-11-30 | 2022-08-02 | 华为数字能源技术有限公司 | 一种电压转换电路、电压转换器及电子设备 |
| US11431329B2 (en) * | 2020-12-28 | 2022-08-30 | Texas Instruments Incorporated | Deglitching circuit |
| CN114884502A (zh) * | 2022-04-24 | 2022-08-09 | 中国电子科技集团公司第五十八研究所 | 一种适用于GaN驱动芯片的高压电平移位电路 |
-
2024
- 2024-04-08 CN CN202410413747.3A patent/CN118018000B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004312377A (ja) * | 2003-04-07 | 2004-11-04 | Renesas Technology Corp | 相補型ｍｏｓ出力回路 |
Also Published As
| Publication number | Publication date |
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