CN117877565A - 存储器装置和测试该存储器装置的故障的方法 - Google Patents

存储器装置和测试该存储器装置的故障的方法 Download PDF

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CN117877565A CN202310461014.2A CN202310461014A CN117877565A CN 117877565 A CN117877565 A CN 117877565A CN 202310461014 A CN202310461014 A CN 202310461014A CN 117877565 A CN117877565 A CN 117877565A
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Abstract

本申请涉及一种存储器装置和测试该存储器装置的故障的方法。所述存储器装置包括：包括存储器单元阵列的第一芯片以及与第一芯片交叠的第二芯片。第二芯片包括：包括***电路区域和下测试区域的半导体基板；设置在半导体基板的下测试区域上并且彼此间隔开的多个子测试焊盘和输入焊盘；分别连接到所述多个子测试焊盘的多个子测试电路；以及连接到所述多个子测试电路的多个端子的检测电路，该检测电路被配置为输出根据从所述多个端子输入的多个信号而改变的检测信号。

Description

存储器装置和测试该存储器装置的故障的方法
技术领域
本公开总体上涉及存储器装置和测试其故障的方法，更具体地，涉及一种三维存储器装置和测试其故障的方法。
背景技术
存储器装置可被分类为当供电中断时丢失所存储的数据的易失性存储器装置或者即使当供电中断时也保留所存储的数据的非易失性存储器装置。
非易失性存储器装置可包括NAND闪存、NOR闪存、电阻随机存取存储器(ReRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。
NAND闪存***可包括被配置为存储数据的存储器装置以及被配置为控制存储器装置的控制器。存储器装置可包括存储数据的存储器单元阵列以及被配置为响应于从控制器发送的命令而执行编程操作、读操作或擦除操作的***电路。
存储器单元阵列可包括多个存储块，并且多个存储块中的每一个可包括多个存储器单元。
随着存储器装置的集成度增加，由于各种原因而引起的故障通常增加。
发明内容
一些实施方式可提供一种存储器装置和测试存储器装置的故障的方法，其可检查接合叠加故障。
根据本公开的实施方式，一种存储器装置包括：第一芯片，其包括存储器单元阵列；以及第二芯片，其与第一芯片交叠。第二芯片包括：半导体基板，其包括***电路区域和下测试区域；多个子测试焊盘和输入焊盘，其设置在半导体基板的下测试区域上并且彼此间隔开；多个子测试电路，其分别连接到多个子测试焊盘；以及检测电路，其连接到多个子测试电路的多个端子，该检测电路被配置为输出根据从多个端子输入的多个信号而改变的检测信号。
另外根据本公开是一种测试存储器装置的故障的方法。该方法包括以下步骤：提供包括上测试焊盘的第一芯片；提供第二芯片，该第二芯片包括输入焊盘、布置在输入焊盘的两侧以彼此间隔开的多个子测试焊盘、连接到子测试焊盘的多个子测试电路以及连接到多个子测试电路的检测电路；将第一芯片和第二芯片彼此接合，使得上测试焊盘和输入焊盘彼此连接；通过向输入焊盘输入测试信号来从多个子测试电路输出输入到检测电路的多个信号；以及基于根据所述多个信号从检测电路输出的检测信号，确定第一芯片和第二芯片之间的对准误差。
附图说明
现在将在下文参照附图更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本领域技术人员将能够理解本公开。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出第一芯片和第二芯片的图。
图2是示出图1所示的第二芯片的下测试区域的图。
图3是示出根据本公开的实施方式的从子测试电路输出的信号和从检测电路输出的检测信号的表。
图4A和图4B是示出根据本公开的实施方式的存储器装置的结构的截面图。
图5A和图5B是示出根据本公开的实施方式的存储器装置的多个子测试电路和上测试焊盘的布局的示图。
图6是示出应用了本公开的存储器装置的固态驱动器(SSD)***的图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不应被解释为限于本文所阐述的实施方式。
图1是示出第一芯片和第二芯片的图。
参照图1，根据本公开的实施方式的存储器装置可包括第一芯片1CH和第二芯片2CH。第一芯片1CH可包括：包括存储器单元阵列的存储器单元阵列区域CE和包括上测试焊盘(参见图4A和图4B所示的UTP)的上测试区域UT，并且上测试区域UT可被配置为连接到存储器单元阵列区域CE。
第二芯片2CH可与第一芯片1CH交叠。第一芯片1CH和第二芯片2CH可通过晶圆接合工艺彼此联接。第二芯片2CH可包括***电路区域PE和下测试区域LT。设置在第二芯片2CH中的***电路可控制设置在第一芯片1CH中的存储器单元阵列的操作。下测试区域LT可连接到***电路区域PE，并且包括下测试焊盘(参见图4A和图4B所示的LTP)、子测试电路和检测电路。
设置在存储器单元阵列区域CE中的存储器单元阵列可包括存储数据的多个存储器单元。在实施方式中，存储器单元阵列可包括三维存储器单元阵列。多个存储器单元可根据编程方法存储单比特数据或者两比特或更多比特的多比特数据。多个存储器单元可构成多个串。包括在各个串中的存储器单元可通过沟道彼此电连接。包括在串中的沟道可通过位线连接到***电路的页缓冲器(未示出)。
设置在***电路区域PE中的***电路可被配置为执行用于将数据存储在存储器单元中的编程操作和验证操作，执行用于输出存储在存储器单元中的数据的读操作，或者执行用于擦除存储在存储器单元中的数据的擦除操作。设置在***电路区域PE中的***电路可包括电压发生电路、行解码器、源极线驱动器(未示出)、控制电路、页缓冲器、列解码器和输入输出电路。
在本公开的实施方式中，在将第一芯片1CH和第二芯片2CH彼此接合的工艺中检测第一芯片1CH和第二芯片2CH之间的对准误差和接合误差，以使得存储器装置的故障可减少。以下，将描述用于检测第一芯片1CH和第二芯片2CH之间的对准误差和接合误差的上测试焊盘和下测试焊盘以及使用上测试焊盘和下测试焊盘的误差检测方法。
图2是示出图1所示的第二芯片的下测试区域的图。
图2是详细示出包括在图1所示的第二芯片中的多个子测试焊盘TP和多个子测试电路TC与检测电路DC之间的连接关系的图。
参照图2，多个子测试电路TC可分别对应于多个子测试焊盘TP。在实施方式中，多个子测试焊盘TP可包括第一子测试焊盘1TP至第四子测试焊盘4TP，并且多个子测试电路TC可包括第一子测试电路1TC至第四子测试电路4TC。各个子测试电路TC可包括连接到与之对应的子测试焊盘的电阻器和连接到检测电路DC的端子。在实施方式中，第一子测试电路1TC至第四子测试电路4TC可分别包括第一电阻器1RS至第四电阻器4RS，并且分别包括第一端子1T至第四端子4T。第一电阻器1RS至第四电阻器4RS可通过第一端子1T至第四端子4T连接到检测电路DC。
更具体地，第一子测试焊盘1TP至第四子测试焊盘4TP可分别连接到第一电阻器1RS至第四电阻器4RS。例如，第一子测试焊盘1TP可连接到第一电阻器1RS，第二子测试焊盘2TP可连接到第二电阻器2RS。第一电阻器1RS至第四电阻器4RS可分别连接到第一端子1T至第四端子4T。例如，第一电阻器1RS可连接到第一端子1T，第二电阻器2RS可连接到第二端子2T。第一端子1T至第四端子4T中的每一个可连接到检测电路DC。
当测试信号TS输入到第一子测试焊盘1TP至第四子测试焊盘4TP时，第一子测试码信号1CD至第四子测试码信号4CD可经由第一电阻器1RS至第四电阻器4RS输出到第一端子1T至第四端子4T。第一子测试码信号1CD至第四子测试码信号4CD可通过第一端子1T至第四端子4T输入到检测电路DC。检测电路DC可被配置为输出根据第一子测试码信号1CD至第四子测试码信号4CD改变的检测信号DS。为此，检测电路DC可包括脉冲计数器、复用器等。测试信号TS和第一子测试码信号1CD至第四子测试码信号4CD可对应于电流、电压等。在实施方式中，测试信号TS和第一子测试码信号1CD至第四子测试码信号4CD可对应于第一逻辑电平或第二逻辑电平。第一逻辑电平可对应于低(L)信号，第二逻辑电平可对应于高(H)信号。
第一电阻器1RS至第四电阻器4RS和第一端子1T至第四端子4T可分别构成第一子测试电路1TC至第四子测试电路4TC。例如，第一电阻器1RS和第一端子1T可构成第一子测试电路1TC。第一电阻器1RS至第四电阻器4RS可具有不同的电阻值。由于第一电阻器1RS至第四电阻器4RS具有不同的电阻值，所以可确定从第一子测试电路1TC至第四子测试电路4TC和第一子测试焊盘1TP至第四子测试焊盘4TP输出的信号的对应关系。
可根据图1所示的第一芯片1CH和第二芯片2CH之间的对准来确定第一子测试焊盘1TP至第四子测试焊盘4TP中的每一个与输入焊盘IP之间是否已连接。与第一子测试码信号1CD至第四子测试码信号4CD对应的逻辑电平可根据第一子测试焊盘1TP至第四子测试焊盘4TP中的每一个和输入焊盘IP是否已连接而改变。
图3是示出根据本公开的实施方式的从子测试电路输出的信号和从检测电路输出的检测信号的图。
参照图2和图3，输入到输入焊盘IP的测试信号TS(输入)可根据图1所示的第一芯片1CH和第二芯片2CH之间的对准通过第一子测试电路1TC至第四子测试电路4TC作为具有各种逻辑电平的第一子测试码信号1CD至第四子测试码信号4CD输出。作为第一子测试码信号1CD至第四子测试码信号4CD输出的逻辑电平可通过检测电路DC所执行的逻辑运算作为检测信号DS(输出)输出。
参照图3，测试信号TS和第一子测试码信号1CD至第四子测试码信号4CD可包括第一逻辑电平和第二逻辑电平。例如，第一逻辑电平可对应于低(L)信号，第二逻辑电平可对应于高(H)信号。
第二逻辑电平H可作为测试信号TS输入到输入焊盘IP。当第二逻辑电平H作为测试信号TS输入时，第一逻辑电平L或第二逻辑电平H可经由第一子测试电路1TC至第四子测试电路4TC中的每一个作为第一子测试码信号1CD至第四子测试码信号4CD中的每一个输出。根据输入焊盘IP与第一子测试焊盘1TP至第四子测试焊盘4TP中的每一个之间是否已电连接来确定要从第一子测试电路1TC至第四子测试电路4TC中的每一个输出第一逻辑电平L还是第二逻辑电平H。由于第一子测试焊盘1TP至第四子测试焊盘4TP分别电连接到第一子测试电路1TC至第四子测试电路4TC，所以根据输入焊盘IP与第一子测试电路1TC至第四子测试电路4TC中的每一个之间是否已电连接来确定要从第一子测试电路1TC至第四子测试电路4TC中的每一个输出第一逻辑电平L还是第二逻辑电平H。
在实施方式中，从多个子测试电路1TC至4TC当中的未电连接到输入焊盘IP的子测试电路输出第一逻辑电平L，并且从多个子测试电路1TC至4TC当中的电连接到输入焊盘IP的子测试电路输出第二逻辑电平H。例如，当输入焊盘IP和第一子测试焊盘1TP彼此电连接，以使得输入焊盘IP和第一子测试电路1TC彼此电连接时，第一子测试电路1TC可输出第二逻辑电平H作为第一子测试码信号1CD。例如，当输入焊盘IP和第一子测试焊盘1TP彼此没有电连接，以使得输入焊盘IP和第一子测试电路1TC彼此没有电连接时，第一子测试电路1TC可输出第一逻辑电平L作为第一子测试码信号1CD。
当第一子测试码信号1CD至第四子测试码信号4CD输入到检测电路DC时，可通过检测电路DC所执行的逻辑运算输出检测信号DS。检测信号DS可包括在图1所示的第一芯片1CH和第二芯片2CH之间的对准和接合中不存在误差时输出的有效信号，以及在图1所示的第一芯片1CH和第二芯片2CH之间的对准和接合存在误差时输出的误差信号。例如，当子测试焊盘TP包括第一子测试焊盘1TP至第四子测试焊盘4TP时，在检测信号DS中，第一至第四信号可作为有效信号输出，第一误差信号Error 1至第三误差信号Error 3可作为误差信号输出。
输入到检测电路DC的子测试码信号可根据子测试焊盘的数量而变化。以下，将通过给出第一子测试码信号1CD至第四子测试码信号4CD输入到检测电路DC的情况作为示例来描述检测信号DS。如图4A等中稍后将描述的，基于第一子测试焊盘1TP至第三子测试焊盘3TP与输入焊盘IP相邻，第二子测试焊盘2TP与第一子测试焊盘1TP相邻，并且第四子测试焊盘4TP与第三子测试焊盘3TP相邻的结构输出检测信号DS。
当第一子测试码信号1CD具有第二逻辑电平H，并且第二子测试码信号2CD至第四子测试码信号4CD具有第一逻辑电平L时，输出第一信号。当第一子测试码信号1CD和第二子测试码信号2CD具有第二逻辑电平H，并且第三子测试码信号3CD和第四子测试码信号4CD具有第一逻辑电平L时，输出第二信号。当第三子测试码信号3CD具有第二逻辑电平H，并且第一子测试码信号1CD、第二子测试码信号2CD和第四子测试码信号4CD具有第一逻辑电平L时，输出第三信号。当第三子测试码信号3CD和第四子测试码信号4CD具有第二逻辑电平H，并且第一子测试码信号1CD和第二子测试码信号2CD具有第一逻辑电平L时，输出第四信号。
第一信号意指第一子测试焊盘1TP与输入焊盘IP已彼此电连接，第二信号意指第一子测试焊盘1TP和第二子测试焊盘2TP与输入焊盘IP已彼此电连接，第三信号意指第三子测试焊盘3TP与输入焊盘IP已彼此电连接，第四信号意指第三子测试焊盘3TP和第四子测试焊盘4TP与输入焊盘IP已彼此电连接。
当第一子测试码信号1CD至第四子测试码信号4CD具有第一逻辑电平L时，输出第一误差信号Error 1。当第一子测试码信号1CD和第四子测试码信号4CD具有第二逻辑电平H时，不管第二子测试码信号2CD和第三子测试码信号3CD的逻辑电平如何，输出第二误差信号Error 2。当第二子测试码信号2CD和第三子测试码信号3CD具有第二逻辑电平H时，不管第一子测试码信号1CD和第四子测试码信号4CD的逻辑电平如何，输出第三误差信号Error3。
可通过检测信号DS检测第一子测试焊盘1TP至第四子测试焊盘4TP当中的电连接到输入焊盘IP的子测试焊盘TP。当检测信号DS作为有效的第一至第四信号输出时，可确定图1所示的第一芯片1CH和第二芯片2CH之间的接合叠加正常。另外，可根据第一至第四信号检测电连接到输入焊盘IP的子测试焊盘TP。另选地，当检测信号DS作为误差信号Error输出时，可确定接合叠加故障。
图4A和图4B是示出根据本公开的实施方式的存储器装置的结构的截面图。图4A和图4B示出图1所示的第一芯片1CH的上测试区域和图1所示的第二芯片2CH的下测试区域。
如参照图1描述的，第一芯片1CH可包括上测试区域UT。图1所示的第二芯片2CH可包括如图4A和图4B所示的半导体基板10，并且半导体基板10可包括如图1所示的***电路区域PE和下测试区域LT。
图1所示的第一芯片1CH可被设置为包括上测试焊盘UTP，图1所示的第二芯片2CH可被设置为包括下测试焊盘、多个子测试电路(图2所示的TC)以及如图4A和图4B所示的检测电路DC。第一芯片(图1所示的1CH)和第二芯片(图1所示的2CH)可通过单独的工艺来提供。随后，如图4A和图4B所示，图1所示的第一芯片1CH和第二芯片2CH可彼此接合，使得上测试区域UT可在第一方向DR1上与下测试区域LT对准。可通过第一芯片(图1所示的1CH)和第二芯片(图1所示的2CH)的接合限定接合边界I-I’。
参照图4A和图4B，上测试焊盘UTP可被设置为与下测试区域LT的一部分交叠。下测试焊盘LTP可设置在半导体基板10的下测试区域LT上。下测试焊盘LTP可包括多个子测试焊盘TP和输入焊盘IP。多个子测试焊盘TP和输入焊盘IP可设置在下测试区域LT上以在与第一方向DR1交叉的第二方向DR2上彼此间隔开。多个子测试焊盘TP和输入焊盘IP可被设置为在第二方向DR2上彼此间隔开恒定距离。根据图1所示的第一芯片1CH和第二芯片2CH的对准，多个子测试焊盘TP当中的一些子测试焊盘可经由上测试焊盘UTP电连接到输入焊盘IP。根据图1所示的第一芯片1CH和第二芯片2CH的对准，子测试焊盘TP和输入焊盘IP可设置在比上测试焊盘UTP的宽度窄的距离处，使得连接到上测试焊盘UTP的子测试焊盘可改变。上测试焊盘UTP在第二方向DR2上的最大宽度可以是多个子测试焊盘TP和输入焊盘IP的布置间距的两倍。
子测试焊盘TP可相对于输入焊盘IP对称布置。因此，相对于输入焊盘IP确定上测试焊盘UTP已电连接到哪一子测试焊盘TP，以使得可确定与第一芯片1CH和第二芯片2CH相比上测试焊盘UTP已被布置成偏向哪一侧。
子测试焊盘TP的数量不限于图中所示的数量。例如，第一子测试焊盘1TP和第二子测试焊盘2TP可相对于输入焊盘IP彼此间隔开。另外，第一至第六子测试焊盘可相对于输入焊盘IP彼此间隔开。由于通过相对于输入焊盘IP对称形成的子测试焊盘TP来确定第一芯片(图1所示的1CH)和第二芯片(图1所示的2CH)是否已适当地布置，所以适当的是子测试焊盘TP的数量应形成为偶数。然而，子测试焊盘TP的数量未必形成为偶数。
子测试焊盘TP可通过连接引线CW和触点CT连接到半导体基板10。对于各个子测试焊盘，子测试焊盘TP连接到半导体基板10的结构相似。以下，将通过给出第二子测试焊盘2TP作为示例来描述子测试焊盘TP连接到半导体基板10的结构。
第二子测试焊盘2TP可电连接到第一连接引线1CW，并且第一连接引线1CW可在第二方向DR2上延伸。第一连接引线1CW可电连接到第二连接引线2CW，并且第二连接引线2CW可在与第一方向DR1和第二方向DR2交叉的第三方向DR3上延伸。第二连接引线2CW可电连接到第三连接引线3CW，并且第三连接引线3CW可在第二方向DR2上延伸。第三连接引线3CW可通过触点CT连接到半导体基板10。
参照图4A，第二子测试焊盘2TP可电连接到半导体基板10。具体地，当通过连接到输入焊盘IP的信号输入引线SW输入测试信号TS时，测试信号TS被传送至上测试焊盘UTP。当上测试焊盘UTP形成为连接到第二子测试焊盘2TP时，测试信号TS从上测试焊盘UTP传送至第二子测试焊盘2TP。所传送的测试信号TS可通过第一连接引线1CW至第三连接引线3CW和触点CT被传送至半导体基板10。
半导体基板10可包括通过分离层SL分离的多个有源区域，并且可在各个有源区域内形成包括n型杂质或p型杂质中的至少一种的多个杂质区域。多个杂质区域可构成图2所示的多个测试电路的多个电阻器。
例如，半导体基板10可包括第一杂质区域1IR和第二杂质区域2IR，并且可在第一杂质区域1IR和第二杂质区域2IR之间形成分离层SL。第一杂质区域1IR可被定义为连接到第二子测试焊盘2TP的杂质区域，第二杂质区域2IR可被定义为连接到另一子测试焊盘(例如，1TP)的杂质区域。
第二子测试焊盘2TP可通过第一连接引线1CW至第三连接引线3CW和触点CT电连接到第一杂质区域1IR。连接到第二子测试焊盘2TP的第一杂质区域1IR可被定义为第二电阻器2RS。
参照图4B，可在半导体基板10上形成多个绝缘层和多个导电图案。多个导电图案可分别设置在多个绝缘层上。多个导电图案可构成图2所示的多个测试电路的多个电阻器。
例如，导电图案12和绝缘层11可形成在半导体基板10和触点CT之间。可在形成设置在图1所示的***电路区域PE中的***电路的晶体管的工艺中形成绝缘层11和导电图案12。在实施方式中，导电图案12可由构成晶体管的栅极的多晶硅形成。绝缘层11可由构成晶体管的栅极绝缘层的绝缘材料形成。例如，绝缘层11可由氧化物形成。
第二子测试焊盘2TP和导电图案12可彼此电连接。具体地，当通过连接到输入焊盘IP的信号输入引线SW输入测试信号TS时，测试信号TS被传送至上测试焊盘UTP。当上测试焊盘UTP形成为连接到第二子测试焊盘2TP时，测试信号TS从上测试焊盘UTP传送至第二子测试焊盘2TP。所传送的测试信号TS可通过第一连接引线1CW至第三连接引线3CW和触点CT被传送至导电图案12。
导电图案12可被定义为连接到第二子测试焊盘2TP的第二电阻器2RS。
参照图4A和图4B，第二电阻器2RS可通过触点CT连接到第二端子2T。第二端子2T可连接到检测电路(图2所示的DC)。因此，输入到输入焊盘IP的信号可通过上测试焊盘UTP输入到第二子测试焊盘2TP。输入到第二子测试焊盘2TP的信号可经由第二电阻器2RS输入到第二端子2T，并且通过第二端子2T输入到检测电路(图2所示的DC)。检测电路(图2所示的DC)可输出检测信号(图2所示的DS)，并且通过检测信号确定第二子测试焊盘2TP和上测试焊盘UTP之间是否已电连接。
参照图1、图2、图3、图4A和图4B，包括上测试焊盘UTP的第一芯片1CH和包括输入焊盘IP的第二芯片2CH、多个子测试焊盘TP、多个子测试电路TC和检测电路DC可彼此接合，使得上测试焊盘UTP和输入焊盘IP在第一方向DR1上彼此连接。因此，当测试信号输入到输入焊盘IP时，可根据多个子测试焊盘TP和上测试焊盘UTP之间是否已连接来通过上测试焊盘UTP从多个子测试电路TC输出多个子测试码信号CD。多个子测试码信号CD可通过检测电路DC所执行的逻辑运算作为一个检测信号输出。
可通过检测信号DS检测多个子测试焊盘TP当中的电连接到输入焊盘IP的子测试焊盘TP。电连接到输入焊盘IP的子测试焊盘TP对应于电连接到上测试焊盘UTP的子测试焊盘TP。
因此，当第一芯片1CH和第二芯片2CH彼此接合时，基于检测信号DS检测电连接到上测试焊盘UTP的子测试焊盘TP，以使得可确定是否存在第一芯片1CH和第二芯片2CH之间的对准误差。即，可基于检测信号DS检测多个子测试焊盘TP当中的与上测试焊盘UTP交叠的子测试焊盘。
图5A和图5B是示出根据本公开的实施方式的存储器装置的多个子测试电路和上测试焊盘的布局的示图。
参照图5A和图5B，上测试焊盘UTP可与下测试焊盘LTP的输入焊盘IP交叠。包括在下测试焊盘LTP中的输入焊盘IP和多个子测试焊盘TP可形成为在第二方向DR2上彼此间隔开相同的距离。另外，多个子测试焊盘TP和输入焊盘IP可形成为具有基本上相同的宽度。多个子测试焊盘TP可包括第一子测试焊盘1TP至第四子测试焊盘4TP。第一子测试焊盘1TP至第四子测试焊盘4TP可分别连接到第一连接引线1CW至第三连接引线3CW。第一子测试焊盘1TP至第四子测试焊盘4TP可分别通过第一连接引线1CW至第三连接引线3CW连接到第一电阻器1RS至第四电阻器4RS。第一电阻器1RS至第四电阻器4RS可分别连接到第一端子1T至第四端子4T。第一端子1T至第四端子4T可连接到检测电路(图2所示的DC)。例如，第一子测试焊盘1TP可通过第一连接引线1CW至第三连接引线3CW连接到第一电阻器1RS，但是通过第一电阻器1RS连接到第一端子1T，并且通过第一端子1T连接到检测电路。
连接到第一子测试焊盘1TP至第四子测试焊盘4TP中的任一个的第一连接引线1CW至第三连接引线3CW可与连接到另一子测试焊盘的第一连接引线1WC至第三连接引线3WC绝缘。为此，第一连接引线1WC至第三连接引线3WC的布局可不同地设计。
第一电阻器1RS至第四电阻器4RS可彼此间隔开。第一电阻器1RS至第四电阻器4RS可形成为不同的形状以具有不同的电阻值。第一电阻器1RS至第四电阻器4RS中的每一个可如图5A所示在半导体基板中包括杂质区域或者如图5B所示在半导体基板上包括导电图案。第一端子1T至第四端子4T可彼此间隔开。
图6是示出应用了本公开的存储器装置的固态驱动器(SSD)***的图。
参照图6，SSD***4000包括主机4100和SSD 4200。SSD 4200可通过信号连接器4001与主机4100交换信号，并且通过电源连接器4002被供应电力。SSD 4200包括控制器4210、多个存储器装置4221至422n、辅助电源4230和缓冲存储器4240。
控制器4210可响应于从主机4100接收的信号而控制多个存储器装置4221至422n。例如，信号可基于主机4100和SSD 4200之间的接口来发送。信号可由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机***接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、WI-FI、蓝牙和NVMe的接口中的至少一种定义。
多个存储器装置4221至422n可包括被配置为存储数据的多个存储器单元。多个存储器装置4221至422n可通过通道CH1至CHn与控制器4210通信。
辅助电源4230可通过电源连接器4002连接到主机4100。辅助电源4230可接收从主机4100输入的电力PWR并且用电力PWR进行充电。当从主机4100的电力供应不顺畅时，辅助电源4230可提供SSD 4200的电力。例如，辅助电源4230可位于SSD 4200中或者位于SSD4200的外部。辅助电源4230可位于主板上并且向SSD 4200提供辅助电力。
缓冲存储器4240可用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可暂时存储从主机4100接收的数据或者从多个存储器装置4221至422n接收的数据，或者暂时存储多个存储器装置4221至422n的元数据(例如，映射表)。缓冲存储器4240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
根据本公开，可检查存储器装置的接合叠加故障。
尽管参考其一些实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应该不仅由所附权利要求而且由其等同物确定。
在上述实施方式中，所有步骤可选择性地执行，或者可省略一些步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，并且可重新布置。本说明书和附图中所公开的实施方式仅是示例以方便本公开的理解，本公开不限于此。即，对于本领域技术人员应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，在附图和说明书中描述了本公开的实施方式。尽管这里使用了特定术语，但这些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员应该显而易见的是，除了本文所公开的实施方式之外，可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2022年10月11日提交于韩国知识产权局的韩国专利申请号10-2022-0129289的优先权，其完整公开通过引用并入本文。

Claims (19)

1.一种存储器装置，该存储器装置包括：
第一芯片，该第一芯片包括存储器单元阵列；以及
第二芯片，该第二芯片与所述第一芯片交叠，其中，该第二芯片包括：
半导体基板，该半导体基板包括***电路区域和下测试区域；
多个子测试焊盘和输入焊盘，所述多个子测试焊盘和所述输入焊盘设置在所述半导体基板的所述下测试区域上并且彼此间隔开；
多个子测试电路，所述多个子测试电路分别连接到所述多个子测试焊盘；以及
检测电路，该检测电路连接到所述多个子测试电路的多个端子，该检测电路输出根据从所述多个端子输入的多个信号而改变的检测信号。
2.根据权利要求1所述的存储器装置，其中，所述多个子测试焊盘和所述输入焊盘彼此间隔开恒定距离。
3.根据权利要求1所述的存储器装置，其中，所述第一芯片包括与所述半导体基板的所述下测试区域的一部分交叠的上测试焊盘。
4.根据权利要求3所述的存储器装置，其中，所述多个子测试焊盘和所述输入焊盘分离开比所述上测试焊盘的宽度窄的距离。
5.根据权利要求1所述的存储器装置，其中，所述多个子测试焊盘相对于所述输入焊盘对称地布置。
6.根据权利要求1所述的存储器装置，其中，所述多个子测试电路包括具有不同电阻值的多个电阻器。
7.根据权利要求6所述的存储器装置，其中，所述第二芯片还包括位于所述半导体基板上的栅极绝缘层，并且所述多个电阻器包括设置在所述半导体基板的所述下测试区域上的多个导电图案，并且所述栅极绝缘层插置在所述半导体基板的所述下测试区域与所述多个导电图案之间。
8.根据权利要求6所述的存储器装置，其中，所述第二芯片包括形成在所述半导体基板中的多个分离层，并且
其中，所述半导体基板的所述下测试区域包括通过所述多个分离层彼此分离的多个杂质区域，以分别形成所述多个电阻器。
9.一种测试存储器装置的故障的方法，该方法包括以下步骤：
提供第一芯片，该第一芯片包括上测试焊盘；
提供第二芯片，该第二芯片包括输入焊盘、布置在所述输入焊盘的两侧以彼此间隔开的多个子测试焊盘、连接到所述子测试焊盘的多个子测试电路以及连接到所述多个子测试电路的检测电路；
将所述第一芯片和所述第二芯片彼此接合，使得所述上测试焊盘和所述输入焊盘彼此连接；
通过向所述输入焊盘输入测试信号来从所述多个子测试电路输出输入到所述检测电路的多个信号；以及
基于根据所述多个信号从所述检测电路输出的检测信号，确定所述第一芯片和所述第二芯片之间的对准误差。
10.根据权利要求9所述的方法，其中，所述多个信号包括第一逻辑电平和第二逻辑电平。
11.根据权利要求10所述的方法，其中，从所述多个子测试电路当中的没有电连接到所述输入焊盘的子测试电路输出所述第一逻辑电平，并且
从所述多个子测试电路当中的电连接到所述输入焊盘的子测试电路输出所述第二逻辑电平，并且
其中，所述多个子测试电路中的每一个与所述输入焊盘之间是否已进行电连接对应于所述多个子测试焊盘中的每一个与所述上测试焊盘之间是否已进行连接。
12.根据权利要求9所述的方法，其中，从所述检测信号检测所述多个子测试焊盘当中的与所述上测试焊盘交叠的子测试焊盘。
13.根据权利要求9所述的方法，其中，所述多个子测试电路包括具有不同电阻值的多个电阻器。
14.根据权利要求10所述的方法，其中，所述多个子测试焊盘包括第一子测试焊盘、第二子测试焊盘、第三子测试焊盘和第四子测试焊盘，并且
其中，所述第一子测试焊盘和所述第三子测试焊盘与所述输入焊盘相邻，
所述第二子测试焊盘与所述第一子测试焊盘相邻，并且
所述第四子测试焊盘与所述第三子测试焊盘相邻。
15.根据权利要求14所述的方法，其中，从所述多个子测试电路输出与所述第一逻辑电平和所述第二逻辑电平中的至少一个对应的所述多个信号，并且
其中，所述多个子测试电路包括分别连接到所述第一子测试焊盘至所述第四子测试焊盘的第一子测试电路至第四子测试电路。
16.根据权利要求15所述的方法，其中，当所述第二逻辑电平作为所述测试信号输入到所述输入焊盘并且所述第一逻辑电平从所述第一子测试电路至所述第四子测试电路中的每一个输出时，
误差信号作为所述检测信号输出。
17.根据权利要求15所述的方法，其中，当所述第二逻辑电平作为所述测试信号输入到所述输入焊盘并且从所述第一子测试电路和所述第四子测试电路中的每一个输出时，
误差信号作为所述检测信号输出。
18.根据权利要求15所述的方法，其中，当所述第二逻辑电平作为所述测试信号输入到所述输入焊盘并且从所述第二子测试电路和所述第三子测试电路中的每一个输出时，
误差信号作为所述检测信号输出。
19.根据权利要求9所述的方法，其中，所述多个子测试焊盘中的每一个具有相同的宽度。
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