CN117831594A - 显示装置、栅极驱动电路、移位寄存单元及其驱动方法 - Google Patents

Abstract

本公开提供一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。该移位寄存单元包括输入子电路、第一控制子电路、第二控制子电路、第三控制子电路以及输出子电路。该第三控制子电路与所述第一节点、所述第二时钟信号端以及第五节点连接，用于根据所述第一节点以及所述第二时钟信号端的电位控制所述第五节点的电位。

Description

显示装置、栅极驱动电路、移位寄存单元及其驱动方法

技术领域

本公开涉及显示技术领域，尤其涉及一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。

背景技术

栅极驱动电路是有源矩阵有机发光二极体(Active Matrix Organic Light-Emitting Diode，AMOLED)显示中一种重要的辅助电路。现有的栅极驱动电路包括多个级联的移位寄存单元。然而，该栅极驱动电路还有待改进。

发明内容

本公开的目的在于提供一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。

根据本公开的一个方面，提供一种移位寄存单元，包括：

输入子电路，与信号输入端、第一时钟信号端以及第一节点连接，用于在所述第一时钟信号端的电位的控制下控制所述信号输入端与所述第一节点连接；

第一控制子电路，与第一电源信号端、所述第一时钟信号端、所述第一节点以及第二节点连接，用于在所述第一节点的电位的控制下控制所述第一时钟信号端与所述第二节点连接，还用于在所述第一时钟信号端的电位的控制下控制所述第一电源信号端与所述第二节点连接；

第二控制子电路，与所述第二节点、第三节点、第四节点以及第二时钟信号端连接，用于在所述第二节点的电位的控制下控制所述第二时钟信号端与所述第三节点连接，还用于在所述第二时钟信号端的电位的控制下控制所述第三节点与所述第四节点连接；

第三控制子电路，与所述第一节点、所述第二时钟信号端以及第五节点连接，用于根据所述第一节点以及所述第二时钟信号端的电位控制所述第五节点的电位；

输出子电路，与所述第一电源信号端、第二电源信号端、所述第四节点、所述第五节点以及信号输出端连接，用于在所述第四节点的电位的控制下控制所述第二电源信号端与所述信号输出端连接，还用于在所述第五节点的电位的控制下控制所述第一电源信号端与所述信号输出端连接。

进一步地，所述第三控制子电路与所述第一节点、所述第二时钟信号端、所述第五节点以及第六节点连接，用于在所述第二时钟信号端的电位的控制下控制所述第一节点与所述第六节点连接，还用于在所述第六节点的电位的控制下控制所述第一节点与所述第五节点连接。

进一步地，所述第三控制子电路包括：

第一晶体管，所述第一晶体管的控制极与所述第二时钟信号端连接，所述第一晶体管的第一极与所述第一节点连接，所述第一晶体管的第二极与所述第六节点连接；

第二晶体管，所述第二晶体管的控制极与所述第六节点连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与所述第五节点连接。

进一步地，所述移位寄存单元还包括：

第四控制子电路，与所述第一节点、所述第二节点、所述第二电源信号端、第七节点以及所述第二时钟信号端连接，用于在所述第二节点的电位的控制下控制所述第二电源信号端与所述第七节点连接，还用于在所述第一节点的电位的控制下控制所述第七节点与所述第二时钟信号端连接。

进一步地，所述第四控制子电路包括：

第三晶体管，所述第三晶体管的控制极与所述第二节点连接，所述第三晶体管的第一极与所述第二电源信号端连接，所述第三晶体管的第二极与所述第七节点连接；

第四晶体管，所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述第二时钟信号端连接，所述第四晶体管的第二极与所述第七节点连接。

进一步地，所述第四控制子电路还包括：

第一电容，连接于所述第一节点与所述第七节点之间。

进一步地，所述输入子电路包括：

第五晶体管，所述第五晶体管的控制极与所述第一时钟信号端连接，所述第五晶体管的第一极与所述信号输入端连接，所述第五晶体管的第二极与所述第一节点连接。

进一步地，所述第一控制子电路包括：

第六晶体管，所述第六晶体管的控制极与所述第一时钟信号端连接，所述第五晶体管的第一极与所述第一电源信号端连接，所述第六晶体管的第二极与所述第二节点连接；

第七晶体管，所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述第一时钟信号端连接，所述第七晶体管的第二极与所述第二节点连接。

进一步地，所述输出子电路包括：

第八晶体管，所述第八晶体管的控制极与所述第四节点连接，所述第八晶体管的第一极与所述第二电源信号端连接，所述第八晶体管的第二极与所述信号输出端连接；

第九晶体管，所述第九晶体管的控制极与所述第五节点连接，所述第九晶体管的第一极与所述第一电源信号端连接，所述第九晶体管的第二极与所述信号输出端连接；

第二电容，连接于所述第四节点与所述第二电源信号端之间。

进一步地，所述第二控制子电路包括：

第十晶体管，所述第十晶体管的控制极与所述第二节点连接，所述第十晶体管的第一极与所述第二时钟信号端连接，所述第十晶体管的第二极与所述第三节点连接；

第十一晶体管，所述第十一晶体管的控制极与所述第二时钟信号端连接，所述第十一晶体管的第一极与所述第三节点连接，所述第十一晶体管的第二极与所述第四节点连接；

第三电容，连接于所述第二节点与所述第三节点之间。

进一步地，所述移位寄存单元还包括：

上拉子电路，所述上拉子电路与所述第五节点、所述第二电源信号端以及所述第四节点连接，用于在所述第五节点的电位的控制下控制所述第二电源信号端与所述第四节点连接。

进一步地，所述上拉子电路包括：

第十二晶体管，所述第十二晶体管的控制极与所述第五节点连接，所述第十二晶体管的第一极与所述第二电源信号端连接，所述第十二晶体管的第二极与所述第四节点连接。

进一步地，所述移位寄存单元还包括：

稳压子电路，连接于所述第五节点。

进一步地，所述稳压子电路包括：

稳压电容，连接于所述第五节点与所述信号输出端之间。

进一步地，所述移位寄存单元还包括：

防闪屏子电路，与所述第一节点、所述第五节点、所述第二电源信号端以及所述控制信号端连接，用于在所述控制信号端的电位的控制下控制所述第一节点与所述第二电源信号端连接，还用于在所述控制信号端的电位的控制下控制所述第五节点与所述第二电源信号端连接。

根据本公开的一个方面，提供一种栅极驱动电路，包括多个级联的上述的移位寄存单元。

根据本公开的一个方面，提供一种显示装置，包括上述的栅极驱动电路。

根据本公开的一个方面，提供一种移位寄存单元的驱动方法，所述驱动方法采用上述的移位寄存单元，所述驱动方法包括：

使所述输入子电路在所述第一时钟信号端的电位的控制下控制所述信号输入端与所述第一节点连接；

使所述第一控制子电路在所述第一节点的电位的控制下控制所述第一时钟信号端与所述第二节点连接，还使所述第一控制子电路在所述第一时钟信号端的电位的控制下控制所述第一电源信号端与所述第二节点连接；

使所述第二控制子电路在所述第二节点的电位的控制下控制所述第二时钟信号端与所述第三节点连接，还使所述第二控制子电路在所述第二时钟信号端的电位的控制下控制所述第三节点与所述第四节点连接；

使所述第三控制子电路根据所述第一节点以及所述第二时钟信号端的电位控制所述第五节点的电位；

使所述输出子电路在所述第四节点的电位的控制下控制所述第二电源信号端与所述信号输出端连接，还使所述输出子电路在所述第五节点的电位的控制下控制所述第一电源信号端与所述信号输出端连接。

本公开的显示装置、栅极驱动电路、移位寄存单元及其驱动方法，当输入子电路在第一时钟信号端的电位的控制下控制信号输入端与第一节点连接时，该第三控制子电路根据第二时钟信号端的电位控制第一节点与第五节点断开，防止信号输入端的电位直接写入第五节点，避免出现台阶现象；当输入子电路在第一时钟信号端的电位的控制下控制信号输入端与第一节点断开时，该第三控制子电路根据第二时钟信号端的电位控制第一节点与第五节点连接，以使信号输出端正常输出。

附图说明

图1是相关技术中移位寄存单元的电路图。

图2是本公开实施方式的移位寄存单元的框图。

图3是本公开实施方式的移位寄存单元的电路图。

图4是本公开实施方式的移位寄存单元的工作时序图。

图5是本公开实施方式的移位寄存单元的仿真图。

图6是本公开实施方式的移位寄存单元的另一电路图。

附图标记说明：ESTV、信号输入端；ECK、第一时钟信号端；ECB、第二时钟信号端；V1、第一电源信号端；V2、第二电源信号端；EOUT、信号输出端；ECX、控制信号端；C1、第一电容；C2、第二电容；C3、第三电容；C4、稳压电容；N1、第一节点；N2、第二节点；N3、第三节点；N4、第四节点；N5、第五节点；N6、第六节点；T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；T7、第七晶体管；T8、第八晶体管；T9、第九晶体管；T10、第十晶体管；T11、第十一晶体管；T12、第十二晶体管；T13、第十三晶体管；T14、第十四晶体管；T15、第十五晶体管；T16、输入晶体管；T17、输出晶体管；1、输入子电路；2、第一控制子电路；3、第二控制子电路；4、第三控制子电路；5、输出子电路；6、第四控制子电路；7、上拉子电路；8、稳压子电路；9、防闪屏子电路。

具体实施方式

这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。

在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本公开说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

本公开中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

相关技术中，如图1所示，移位寄存单元包括输入晶体管T16和输出晶体管T17。该输入晶体管T16的控制极与第一时钟信号端ECK连接，输入晶体管T16的第一极与信号输入端ESTV连接。该输出晶体管T17的控制极与输入晶体管T16的第二极连接，该输出晶体管T17的第一极与第一电源信号端V1连接，该输出晶体管T17的第二极与信号输出端EOUT连接。在工作过程中，信号输入端ESTV以及第一时钟信号端ECK均为低电平时，输入晶体管T16输出的信号会直接写入输出晶体管T17的控制极，导致输出晶体管T17的控制极的电位无法下降至比第一电源信号端V1的电位更低的电位，进而导致信号输出端EOUT的输出信号形成台阶；此外，在移位寄存单元输出有效电平的过程中，输出晶体管T17的控制极的电位会发生变化，导致输出晶体管T17的输出有一半时间为floating电压，在输出晶体管T17输出floating电压的时间段，其输出容易被扰动。

为了解决上述问题，本公开实施方式提供一种移位寄存单元。如图2和图3所示，该移位寄存单元可以包括输入子电路1、第一控制子电路2、第二控制子电路3、第三控制子电路4以及输出子电路5，其中：

该输入子电路1与信号输入端ESTV、第一时钟信号端ECK以及第一节点N1连接，用于在第一时钟信号端ECK的电位的控制下控制信号输入端ESTV与第一节点N1连接。该第一控制子电路2与第一电源信号端V1、第一时钟信号端ECK、第一节点N1以及第二节点N2连接，用于在第一节点N1的电位的控制下控制第一时钟信号端ECK与第二节点N2连接，还用于在第一时钟信号端ECK的电位的控制下控制第一电源信号端V1与第二节点N2连接。该第二控制子电路3与第二节点N2、第三节点N3、第四节点N4以及第二时钟信号端ECB连接，用于在第二节点N2的电位的控制下控制第二时钟信号端ECB与第三节点N3连接，还用于在第二时钟信号端ECB的电位的控制下控制第三节点N3与第四节点N4连接。该第三控制子电路4与第一节点N1、第二时钟信号端ECB以及第五节点N5连接，用于根据第一节点N1以及第二时钟信号端ECB的电位控制第五节点N5的电位。该输出子电路5与第一电源信号端V1、第二电源信号端V2、第四节点N4、第五节点N5以及信号输出端EOUT连接，用于在第四节点N4的电位的控制下控制第二电源信号端V2与信号输出端EOUT连接，还用于在第五节点N5的电位的控制下控制第一电源信号端V1与信号输出端EOUT连接。

本公开实施方式的移位寄存单元，当输入子电路1在第一时钟信号端ECK的电位的控制下控制信号输入端ESTV与第一节点N1连接时，该第三控制子电路4根据第二时钟信号端ECB的电位控制第一节点N1与第五节点N5断开，防止信号输入端ESTV的电位会直接写入第五节点N5，避免出现台阶现象；当输入子电路1在第一时钟信号端ECK的电位的控制下控制信号输入端ESTV与第一节点N1断开时，该第三控制子电路4根据第二时钟信号端ECB的电位控制第一节点N1与第五节点N5连接，以使信号输出端EOUT正常输出。

下面对本公开实施方式的移位寄存单元的各部分进行详细说明：

该输入子电路1与信号输入端ESTV、第一时钟信号端ECK以及第一节点N1连接，用于在第一时钟信号端ECK的电位的控制下控制信号输入端ESTV与第一节点N1连接。举例而言，该输入子电路1可以包括第五晶体管T5。该第五晶体管T5的控制极与第一时钟信号端ECK连接，第五晶体管T5的第一极与信号输入端ESTV连接，第五晶体管T5的第二极与第一节点N1连接。

该第一控制子电路2与第一电源信号端V1、第一时钟信号端ECK、第一节点N1以及第二节点N2连接，用于在第一节点N1的电位的控制下控制第一时钟信号端ECK与第二节点N2连接，还用于在第一时钟信号端ECK的电位的控制下控制第一电源信号端V1与第二节点N2连接。举例而言，该第一控制子电路2可以包括第六晶体管T6和第七晶体管T7。该第六晶体管T6的控制极与第一时钟信号端ECK连接，第五晶体管T5的第一极与第一电源信号端V1连接，第六晶体管T6的第二极与第二节点N2连接。该第七晶体管T7的控制极与第一节点N1连接，第七晶体管T7的第一极与第一时钟信号端ECK连接，第七晶体管T7的第二极与第二节点N2连接。其中，该第一电源信号端V1能够恒定输出低电压。

该第二控制子电路3与第二节点N2、第三节点N3、第四节点N4以及第二时钟信号端ECB连接，用于在第二节点N2的电位的控制下控制第二时钟信号端ECB与第三节点N3连接，还用于在第二时钟信号端ECB的电位的控制下控制第三节点N3与第四节点N4连接。举例而言，该第二控制子电路3可以包括第十晶体管T10和第十一晶体管T11。该第十晶体管T10的控制极与第二节点N2连接，第十晶体管T10的第一极与第二时钟信号端ECB连接，第十晶体管T10的第二极与第三节点N3连接。该第十一晶体管T11的控制极与第二时钟信号端ECB连接，第十一晶体管T11的第一极与第三节点N3连接，第十一晶体管T11的第二极与第四节点N4连接。该第三电容C3可以连接于第二节点N2与第三节点N3之间。

该第三控制子电路4与第一节点N1、第二时钟信号端ECB以及第五节点N5连接，用于根据第一节点N1以及第二时钟信号端ECB的电位控制第五节点N5的电位。进一步地，该第三控制子电路4与第一节点N1、第二时钟信号端ECB、第五节点N5以及第六节点N6连接，用于在第二时钟信号端ECB的电位的控制下控制第一节点N1与第六节点N6连接，还用于在第六节点N6的电位的控制下控制第一节点N1与第五节点N5连接。举例而言，该第三控制子电路4包括第一晶体管T1和第二晶体管T2。该第一晶体管T1的控制极与第二时钟信号端ECB连接，第一晶体管T1的第一极与第一节点N1连接，第一晶体管T1的第二极与第六节点N6连接。该第二晶体管T2的控制极与第六节点N6连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第五节点N5连接。

本公开的移位寄存单元还可以包括第四控制子电路6。该第四控制子电路6可以与第一节点N1、第二节点N2、第二电源信号端V2、第七节点以及第二时钟信号端ECB连接，用于在第二节点N2的电位的控制下控制第二电源信号端V2与第七节点连接，还用于在第一节点N1的电位的控制下控制第七节点与第二时钟信号端ECB连接。举例而言，该第四控制子电路6可以包括第三晶体管T3和第四晶体管T4。该第三晶体管T3的控制极与第二节点N2连接，第三晶体管T3的第一极与第二电源信号端V2连接，第三晶体管T3的第二极与第七节点连接。该第四晶体管T4的控制极与第一节点N1连接，第四晶体管T4的第一极与第二时钟信号端ECB连接，第四晶体管T4的第二极与第七节点连接。该第四控制子电路6还可以包括第一电容C1。该第一电容C1连接于第一节点N1与第七节点之间。其中，该第二电源信号端V2能够恒定输出高电压。

本公开的移位寄存单元还可以包括上拉子电路7。该上拉子电路7与第五节点N5、第二电源信号端V2以及第四节点N4连接，用于在第五节点N5的电位的控制下控制第二电源信号端V2与第四节点N4连接。举例而言，该上拉子电路7可以包括第十二晶体管T12。该第十二晶体管T12的控制极与第五节点N5连接，第十二晶体管T12的第一极与第二电源信号端V2连接，第十二晶体管T12的第二极与第四节点N4连接。

该输出子电路5与第一电源信号端V1、第二电源信号端V2、第四节点N4、第五节点N5以及信号输出端EOUT连接，用于在第四节点N4的电位的控制下控制第二电源信号端V2与信号输出端EOUT连接，还用于在第五节点N5的电位的控制下控制第一电源信号端V1与信号输出端EOUT连接。举例而言，该输出子电路5可以包括第八晶体管T8、第九晶体管T9以及第二电容C2。该第八晶体管T8的控制极与第四节点N4连接，第八晶体管T8的第一极与第二电源信号端V2连接，第八晶体管T8的第二极与信号输出端EOUT连接。该第九晶体管T9的控制极与第五节点N5连接，第九晶体管T9的第一极与第一电源信号端V1连接，第九晶体管T9的第二极与信号输出端EOUT连接。该第二电容C2连接于第四节点N4与第二电源信号端V2之间。此外，该信号输出端EOUT可以连接于像素电路的发光控制信号端(EM)。

如图6所示，本公开实施方式的移位寄存单元还可以包括稳压子电路8。该稳压子电路8连接于第五节点N5。举例而言，该稳压子电路8可以包括稳压电容C4。该稳压电容C4可以连接于第五节点N5与信号输出端EOUT之间。本公开实施方式的移位寄存单元还可以包括第十五晶体管T15。该第十五晶体管T15的控制极可以连接于第一电源信号端V1，十五晶体管的第一极可以连接于第一节点N1，十五晶体管的第二极可以连接于第四晶体管T4的控制极。该第十五晶体管T15可以为常开晶体管。

如图6所示，本公开实施方式的移位寄存单元还可以包括防闪屏子电路9。该防闪屏子电路9与第一节点N1、第五节点N5、第二电源信号端V2以及控制信号端ECX连接，用于在控制信号端ECX的控制下控制第一节点N1与第二电源信号端V2连接，还用于在控制信号端ECX的控制下控制第五节点N5与第二电源信号端V2连接。举例而言，该防闪屏子电路9可以包括第十三晶体管T13和第十四晶体管T14。该第十三晶体管T13的控制极连接于控制信号端ECX，十三晶体管的第一极连接于第二电源信号端V2，十三晶体管的第二极连接于第一节点N1。该第十四晶体管T14的控制极连接于控制信号端ECX，十四晶体管的第一极连接于第二电源信号端V2，十四晶体管的第二极连接于第五节点N5。在移位寄存单元上电时，控制信号端ECX控制第十三晶体管T13以及第十四晶体管T14导通，将第一节点N1和第五节点N5分别与第二电源信号端V2连接，可以防止上电闪屏现象的发生；在移位寄存单元正常工作时，控制信号端ECX控制第十三晶体管T13以及第十四晶体管T14断开，防止第十三晶体管T13和第十四晶体管T14对移位寄存单元的工作造成影响。

下面结合图4所示的移位寄存单元的工作时序图对图2中的移位寄存单元的工作过程加以详细的说明，以上述所有晶体管均为P型薄膜晶体管为例，所有晶体管的导通电平均为低电平。

如图2、图4以及图5所示，在A阶段，信号输入端ESTV为高，第一时钟信号端ECK为低，第二时钟信号端ECB为高；第五晶体管T5开启，第四晶体管T4关闭，第一节点N1写入VGH，第一晶体管T1关闭，第六节点N6(受到一定耦合作用)浮空(floating)，第二晶体管T2部分开启，第五节点N5有所升高，第九晶体管T9关闭；第七晶体管T7关闭，第六晶体管T6开启，第二节点N2写入[VGL-Vth(第六晶体管T6)]，第三晶体管T3开启，第七节点写入VGH，第十晶体管T10开启，第三节点N3写入VGH，第十一晶体管T11关闭，第十二晶体管T12开启，第四节点N4写入VGH，第八晶体管T8关闭，信号输出端EOUT输出floating(VGL)。

在B阶段，信号输入端ESTV为高，第一时钟信号端ECK为高，第二时钟信号端ECB为低，第五晶体管T5关闭，第四晶体管T4关闭，第三晶体管T3开启，第一节点N1浮空(floating)，第一晶体管T1开启，第六节点N6写入VGH，第二晶体管T2关闭，第五节点N5floating，第九晶体管T9关闭；第六晶体管T6关闭，第七晶体管T7关闭，第十晶体管T10开启，第三节点N3写入VGL-Vth(第六晶体管T6)-Vth(第十晶体管T10)，通过第三电容C3的耦合(coupling)作用，第二节点N2进一步降低超过VGL，第三节点N3完全写入VGL，第十一晶体管T11开启，第四节点N4写入[VGL-Vth(第十一晶体管T11)]，第八晶体管T8开启，第九晶体管T9关闭，第八晶体管T8开启，信号输出端EOUT输出VGH，第五节点N5受第九晶体管T9的Cgs(晶体管的栅极与源极或漏极之间的电容)耦合作用进一步升高超过VGH。

在C阶段，信号输入端ESTV为高，第一时钟信号端ECK为低，第二时钟信号端ECB为高，第五晶体管T5开启，第四晶体管T4关闭，第一节点N1写入VGH，第一晶体管T1关闭，第六节点N6 floating(VGH)，第五节点N5 floating，第九晶体管T9关闭；第六晶体管T6开启，第七晶体管T7关闭，第二节点N2写入[VGL-Vth(第六晶体管T6)]。第十晶体管T10开启，第三节点N3写入VGH，第十一晶体管T11关闭，第十二晶体管T12关闭，第四节点N4floating[VGL-Vth(第十一晶体管T11)]，第八晶体管T8开启，信号输出端EOUT输出VGH。

在D阶段，信号输入端ESTV为高，第一时钟信号端ECK为高，第二时钟信号端ECB为低；第五晶体管T5关闭，第一节点N1 floating(VGH)，第六节点N6写入VGH，第二晶体管T2关闭，第五节点N5 floating，第九晶体管T9关闭。第三晶体管T3开启，第四晶体管T4关闭；第六晶体管T6关闭，第七晶体管T7关闭，第十晶体管T10开启，第三节点N3写入VGL-Vth(第六晶体管T6)-Vth(第十晶体管T10)，通过第三电容C3的耦合作用，第二节点N2进一步降低超过VGL，第三节点N3完全写入VGL，第十一晶体管T11开启，第四节点N4写入[VGL-Vth(第十一晶体管T11)]，第八晶体管T8开启，信号输出端EOUT输出VGH。

在E阶段，信号输入端ESTV为低，第一时钟信号端ECK为低，第二时钟信号端ECB为高；第五晶体管T5开启，第四晶体管T4关闭，第一节点N1写入[VGL-Vth(第五晶体管T5)]，第一晶体管T1关闭，第六节点N6 floating(VGH)，第二晶体管T2关闭，第五节点N5floating(VH)，第九晶体管T9关闭；第六晶体管T6开启，第七晶体管T7开启，第二节点N2写入[VGL-Vth(第六晶体管T6)]，第四晶体管T4开启，第三晶体管T3开启，第七节点写入VGH；第十晶体管T10开启，第三节点N3写入VGH，第十一晶体管T11关闭，第十二晶体管T12关闭，第四节点N4 floating[VGL-Vth(第十一晶体管T11)]，第八晶体管T8开启。信号输出端EOUT输出VGH。由于本公开的第九晶体管T9与第五晶体管T5之间引入了第一晶体管T1以及第二晶体管T2，从而使第五晶体管T5的第二极与第九晶体管T9的控制极断开，并使第一节点N1的电位由第一电容C1保持。

在F阶段，信号输入端ESTV为低，第一时钟信号端ECK为高，第二时钟信号端ECB为低；第五晶体管T5关闭；第七晶体管T7开启，第二节点N2被写入VGH，第三晶体管T3关闭，第四晶体管T4开启，第七节点被写入[VGL-Vth(第五晶体管T5)-Vth(第四晶体管T4)]，又因第一电容C1的耦合作用，第一节点N1电压进一步拉低超过VGL，第七节点可完全写入VGL；第一晶体管T1开启，第六节点N6被写入[VGL-Vth(第一晶体管T1)]，第五节点N5被写入[VGL-Vth(第一晶体管T1)-Vth(第二晶体管T2)]，第十晶体管T10关闭，第三节点N3floating(VGH)，第十一晶体管T11以及第十二晶体管T12均开启，第四节点N4写入VGH，第八晶体管T8关闭；第九晶体管T9部分开启，信号输出端EOUT输出[VGL-Vth(第一晶体管T1)-Vth(第二晶体管T2)-Vth(第九晶体管T9)]，因第九晶体管T9的Cgs的耦合作用，进一步拉低第五节点N5至低于VGL，第九晶体管T9可完全开启，信号输出端EOUT输出VGL，不会出现相关技术中的台阶现象。此外，通过第二晶体管T2的Cgs的耦合作用，第六节点N6也得以进一步降低至低于VGL。

在G阶段，信号输入端ESTV为低，第一时钟信号端ECK为低，第二时钟信号端ECB为高；第一节点N1被写入至约为[VGL-Vth(第五晶体管T5)]，第一晶体管T1关闭，第六节点N6受第二晶体管T2的Cgs的耦合作用影响升高至高于VGL；第二晶体管T2不开启，第五节点N5floating(VL)，第九晶体管T9开启，信号输出端EOUT输出VGL；第六晶体管T6开启，第七晶体管T7开启，第二节点N2写入低电平，第三晶体管T3开启，第四晶体管T4开启，第七节点写入VGH；第十晶体管T10开启，第三节点N3写入VGH，第十一晶体管T11关闭，第十二晶体管T12开启，第四节点N4写入VGH，第八晶体管T8关闭。可知，在第一时钟信号端ECK从G阶段的低电平变为G阶段的高电平后，第一晶体管T1和第二晶体管T2均关闭，第九晶体管T9的控制极不会受到第一节点N1的电位的影响。

在H阶段，信号输入端ESTV为低，第一时钟信号端ECK为高，第二时钟信号端ECB为低；第五晶体管T5关闭；第七晶体管T7开启，第二节点N2被写入VGH，第三晶体管T3关闭，第四晶体管T4开启，第七节点被写入(VGL-Vth)，又因C1的电容的耦合作用，第一节点N1电压进一步拉低超过VGL，第七节点可完全写入VGL；第一晶体管T1关闭，第六节点N6受第二晶体管T2的Cgs的耦合作用影响降低至低于VGL，第二晶体管T2不开启，第五节点N5floating(VL)，第九晶体管T9开启，输出VGL；第十晶体管T10关闭，第三节点N3floating(VGH)，第十一晶体管T11以及第十二晶体管T12均开启，第四节点N4写入VGH，第八晶体管T8关闭；信号输出端EOUT输出VGL。

可见连续输出低电平(有效电平)的过程中，第五节点N5始终处于floating状态，第九晶体管T9保持开启状态，避免信号输出端EOUT的输出信号受到扰动。值得注意的是，若在持续输出低的情况下第五节点N5受到扰动变为高电平，首先，第四节点N4节点维持VGH则输出信号floating仍为VGL，其次，在接下来的H阶段，第一节点N1以及第六节点N6电位均会受到耦合作用而低于VGL，因此，可以将第五节点N5重新置为较VGL更低的电压。

本公开实施方式还提供一种栅极驱动电路。该栅极驱动电路可以包括多个级联的上述任一实施方式的移位寄存单元。

本公开实施方式还提供一种显示装置。该显示装置可以包括上述实施方式的栅极驱动电路。

本公开实施方式还提供一种移位寄存单元的驱动方法。该驱动方法采用上述实施方式的移位寄存单元。该驱动方法可以包括：使输入子电路1在第一时钟信号端ECK的电位的控制下控制信号输入端ESTV与第一节点N1连接；使第一控制子电路2在第一节点N1的电位的控制下控制第一时钟信号端ECK与第二节点N2连接，还使第一控制子电路2在第一时钟信号端ECK的电位的控制下控制第一电源信号端V1与第二节点N2连接；使第二控制子电路3在第二节点N2的电位的控制下控制第二时钟信号端ECB与第三节点N3连接，还使第二控制子电路3在第二时钟信号端ECB的电位的控制下控制第三节点N3与第四节点N4连接；使第三控制子电路4根据第一节点N1以及第二时钟信号端ECB的电位控制第五节点N5的电位；使输出子电路5在第四节点N4的电位的控制下控制第二电源信号端V2与信号输出端EOUT连接，还使输出子电路5在第五节点N5的电位的控制下控制第一电源信号端V1与信号输出端EOUT连接。

本公开实施方式提供的显示装置、栅极驱动电路、移位寄存单元及其驱动方法属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。

以上仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。

Claims (17)

1.一种移位寄存单元，其特征在于，包括：

输入子电路，与信号输入端、第一时钟信号端以及第一节点连接，用于在所述第一时钟信号端的电位的控制下控制所述信号输入端与所述第一节点连接；

第一控制子电路，与第一电源信号端、所述第一时钟信号端、所述第一节点以及第二节点连接，用于在所述第一节点的电位的控制下控制所述第一时钟信号端与所述第二节点连接，还用于在所述第一时钟信号端的电位的控制下控制所述第一电源信号端与所述第二节点连接；

第二控制子电路，与所述第二节点、第三节点、第四节点以及第二时钟信号端连接，用于在所述第二节点的电位的控制下控制所述第二时钟信号端与所述第三节点连接，还用于在所述第二时钟信号端的电位的控制下控制所述第三节点与所述第四节点连接；

第三控制子电路，与所述第一节点、所述第二时钟信号端以及第五节点连接，用于根据所述第一节点以及所述第二时钟信号端的电位控制所述第五节点的电位；

输出子电路，与所述第一电源信号端、第二电源信号端、所述第四节点、所述第五节点以及信号输出端连接，用于在所述第四节点的电位的控制下控制所述第二电源信号端与所述信号输出端连接，还用于在所述第五节点的电位的控制下控制所述第一电源信号端与所述信号输出端连接。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述第三控制子电路与所述第一节点、所述第二时钟信号端、所述第五节点以及第六节点连接，用于在所述第二时钟信号端的电位的控制下控制所述第一节点与所述第六节点连接，还用于在所述第六节点的电位的控制下控制所述第一节点与所述第五节点连接。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述第三控制子电路包括：

第一晶体管，所述第一晶体管的控制极与所述第二时钟信号端连接，所述第一晶体管的第一极与所述第一节点连接，所述第一晶体管的第二极与所述第六节点连接；

第二晶体管，所述第二晶体管的控制极与所述第六节点连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与所述第五节点连接。

4.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：

第四控制子电路，与所述第一节点、所述第二节点、所述第二电源信号端、第七节点以及所述第二时钟信号端连接，用于在所述第二节点的电位的控制下控制所述第二电源信号端与所述第七节点连接，还用于在所述第一节点的电位的控制下控制所述第七节点与所述第二时钟信号端连接。

5.根据权利要求4所述的移位寄存单元，其特征在于，所述第四控制子电路包括：

第三晶体管，所述第三晶体管的控制极与所述第二节点连接，所述第三晶体管的第一极与所述第二电源信号端连接，所述第三晶体管的第二极与所述第七节点连接；

第四晶体管，所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述第二时钟信号端连接，所述第四晶体管的第二极与所述第七节点连接。

6.根据权利要求5所述的移位寄存单元，其特征在于，所述第四控制子电路还包括：

第一电容，连接于所述第一节点与所述第七节点之间。

7.根据权利要求1所述的移位寄存单元，其特征在于，所述输入子电路包括：

第五晶体管，所述第五晶体管的控制极与所述第一时钟信号端连接，所述第五晶体管的第一极与所述信号输入端连接，所述第五晶体管的第二极与所述第一节点连接。

8.根据权利要求1所述的移位寄存单元，其特征在于，所述第一控制子电路包括：

第六晶体管，所述第六晶体管的控制极与所述第一时钟信号端连接，所述第五晶体管的第一极与所述第一电源信号端连接，所述第六晶体管的第二极与所述第二节点连接；

第七晶体管，所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述第一时钟信号端连接，所述第七晶体管的第二极与所述第二节点连接。

9.根据权利要求1所述的移位寄存单元，其特征在于，所述输出子电路包括：

第八晶体管，所述第八晶体管的控制极与所述第四节点连接，所述第八晶体管的第一极与所述第二电源信号端连接，所述第八晶体管的第二极与所述信号输出端连接；

第九晶体管，所述第九晶体管的控制极与所述第五节点连接，所述第九晶体管的第一极与所述第一电源信号端连接，所述第九晶体管的第二极与所述信号输出端连接；

第二电容，连接于所述第四节点与所述第二电源信号端之间。

10.根据权利要求1所述的移位寄存单元，其特征在于，所述第二控制子电路包括：

第十晶体管，所述第十晶体管的控制极与所述第二节点连接，所述第十晶体管的第一极与所述第二时钟信号端连接，所述第十晶体管的第二极与所述第三节点连接；

第十一晶体管，所述第十一晶体管的控制极与所述第二时钟信号端连接，所述第十一晶体管的第一极与所述第三节点连接，所述第十一晶体管的第二极与所述第四节点连接；

第三电容，连接于所述第二节点与所述第三节点之间。

11.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：

上拉子电路，所述上拉子电路与所述第五节点、所述第二电源信号端以及所述第四节点连接，用于在所述第五节点的电位的控制下控制所述第二电源信号端与所述第四节点连接。

12.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：

稳压子电路，连接于所述第五节点。

13.根据权利要求12所述的移位寄存单元，其特征在于，所述稳压子电路包括：

稳压电容，连接于所述第五节点与所述信号输出端之间。

14.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：

防闪屏子电路，与所述第一节点、所述第五节点、所述第二电源信号端以及所述控制信号端连接，用于在所述控制信号端的电位的控制下控制所述第一节点与所述第二电源信号端连接，还用于在所述控制信号端的电位的控制下控制所述第五节点与所述第二电源信号端连接。

15.一种栅极驱动电路，其特征在于，包括多个级联的权利要求1-14任一项所述的移位寄存单元。

16.一种显示装置，其特征在于，包括权利要求15所述的栅极驱动电路。

17.一种移位寄存单元的驱动方法，其特征在于，所述驱动方法采用权利要求1-14任一项所述的移位寄存单元，所述驱动方法包括：

使所述输入子电路在所述第一时钟信号端的电位的控制下控制所述信号输入端与所述第一节点连接；

使所述第一控制子电路在所述第一节点的电位的控制下控制所述第一时钟信号端与所述第二节点连接，还使所述第一控制子电路在所述第一时钟信号端的电位的控制下控制所述第一电源信号端与所述第二节点连接；

使所述第二控制子电路在所述第二节点的电位的控制下控制所述第二时钟信号端与所述第三节点连接，还使所述第二控制子电路在所述第二时钟信号端的电位的控制下控制所述第三节点与所述第四节点连接；

使所述第三控制子电路根据所述第一节点以及所述第二时钟信号端的电位控制所述第五节点的电位；

使所述输出子电路在所述第四节点的电位的控制下控制所述第二电源信号端与所述信号输出端连接，还使所述输出子电路在所述第五节点的电位的控制下控制所述第一电源信号端与所述信号输出端连接。