CN117747694A - 光检测器 - Google Patents

光检测器 Download PDF

Info

Publication number
CN117747694A
CN117747694A CN202311773819.7A CN202311773819A CN117747694A CN 117747694 A CN117747694 A CN 117747694A CN 202311773819 A CN202311773819 A CN 202311773819A CN 117747694 A CN117747694 A CN 117747694A
Authority
CN
China
Prior art keywords
well
type
semiconductor layer
region
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311773819.7A
Other languages
English (en)
Inventor
可部达也
新井秀幸
相川恒
杉浦裕树
井上晓登
森三佳
中西贤太郎
坂田祐辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of CN117747694A publication Critical patent/CN117747694A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明提供一种光检测器，受光部和***部设置在半导体基板，所述受光部包括：N型的第一区域；P型的第二半导体层；和P型的第一半导体层，所述第一区域、所述第二半导体层、所述第一半导体层按照所述第一区域、所述第二半导体层、所述第一半导体层的顺序层叠，所述第一半导体层中的P型的杂质浓度的最大值比所述第二半导体层中的P型的杂质浓度的最大值高，所述***部包括：P型的第一阱；N型的第三阱；和所述第一半导体层，所述第三阱在从截面观察时包围所述第一阱的侧部和底部的整体。

Description

光检测器
本申请是国际申请日为2020年3月10日、国家申请号为202080023598.X的发明申请的分案申请，该发明申请的发明名称为光检测器。
技术领域
本公开涉及一种光检测器，尤其涉及一种包含雪崩光电二极管的光检测器。
背景技术
近年来，在医疗、通信、生物、化学、监视、车载、放射线检测等多个领域中，利用高灵敏度的光检测器。作为用于实现高灵敏度的方案之一，使用雪崩光电二极管(AvalanchePhoto Diode：以下，称为APD)。APD是一种光电二极管，其利用雪崩击穿对入射到光电转换层的光通过发生光电转换而产生的信号电荷进行倍增，由此提高光的检测灵敏度。通过使用APD，用极小的光子数量也能进行检测。
专利文献1中，公开了一种在互相相邻的APD之间具有分离区域的APD阵列(例如，参照专利文献1)。
该分离区域由从半导体基板的主面向内部延伸的p型半导体层构成，并且，该p型半导体层的电位与半导体基板的电位、即接地电位(以下，称为GND电位)相等。此外，在该p型半导体层的内部设置有n型场效应晶体管(以下，称为n型MISFET)。而且，在p型半导体层或者APD之间的区域形成n阱，在其内部设置p型场效应晶体管(以下，称为p型MISFET)。
专利文献1：日本公开专利公报特开2017-005276号公报
发明内容
-发明要解决的技术问题-
然而，在形成有APD的受光部和与受光部之间进行信号的传送与接受的***电路部形成在同一半导体基板上的光检测器中，为了提高电路的设计自由度，期望构成为能够自由地设定***电路部的布局。
但是，在专利文献1所公开的以往的构成中，并没有提到用于在APD阵列的外部以任意的布局布置CMOS电路、其他电路的技术。
本公开正是鉴于上述问题而完成的，其目的在于：提供一种在受光部和***电路部分别设置在同一半导体基板的主面上的光检测器中提高了***电路部的布局的自由度的光检测器，其中，所述受光部具有一个以上的雪崩光电二极管，所述***电路部与所述受光部进行信号的传送与接受。
-用以解决技术问题的技术方案-
为了实现上述目的，本公开所涉及一种光检测器，受光部和***部设置在半导体基板，所述受光部包括：N型的第一区域；P型的第二半导体层；和P型的第一半导体层，所述第一区域、所述第二半导体层、所述第一半导体层按照所述第一区域、所述第二半导体层、所述第一半导体层的顺序层叠，所述第一半导体层中的P型的杂质浓度的最大值比所述第二半导体层中的P型的杂质浓度的最大值高，所述***部包括：P型的第一阱；N型的第三阱；和所述第一半导体层，所述第三阱在从截面观察时包围所述第一阱的侧部和底部的整体。
-发明的效果-
根据本公开的光检测器，能够使受光部与***电路部之间电气分离，能够自由地改变***电路部相对于受光部的布局。
附图说明
图1是一实施方式所涉及的光检测器的俯视示意图；
图2是沿图1的II-II线剖开的剖面示意图；
图3A是沿图1的IIIA-IIIA线剖开的剖面示意图；
图3B是沿图1的IIIB-IIIB线剖开的剖面示意图；
图3C是沿图1的IIIC-IIIC线剖开的剖面示意图；
图4是变形例1所涉及的光检测器的剖面示意图；
图5是变形例2所涉及的光检测器的剖面示意图；
图6是变形例3所涉及的光检测器的剖面示意图；
图7是变形例4所涉及的光检测器的剖面示意图。
-符号说明-
10 p型半导体基板
11 p型半导体层(第一半导体层)
12 p-外延层
13 第一分离部
14、15 p阱(第一阱)
16 第二分离部
17 p阱(第四阱)
20 n型区域(第一区域)
21 n阱(第三阱)
21a n阱21的侧部
21b n阱21的底部
22 n阱(第二阱)
23 n阱(第五阱)
24 n阱(第四阱)
30、33 n型MISFET(第一晶体管)
36 p型MISFET(第二晶体管)
39 p型MISFET(第二晶体管)
40 n型MISFET(第三晶体管)
51～53 第一接触件～第三接触件
54、55 第一阱接触件、第二阱接触件
60 STI
70 硅化物层
100 受光部
110 像素
111 雪崩光电二极管(APD)
112 像素电路部
200 ***电路部
210 垂直扫描电路
220 读出电路
230 水平扫描电路
240 缓冲放大器
260 第一电路块
270 第二电路块
300 背面电极
400 虚拟栅极
500 绝缘层
520 第一布线层
550 焊盘电极
1000 光检测器。
具体实施方式
下面，基于附图详细地说明本公开的实施方式。下面的优选实施方式的说明本质上只不过是示例，完全没有对本公开、其应用对象或其用途加以限制的意图。
(实施方式)
[光检测器的构成]
图1示出本实施方式所涉及的光检测器的俯视图，图2示出沿图1的II-II线剖开的剖面示意图。需要说明的是，为了便于说明，在图1中，省略图示了像素110内的电路构成以及受光部100与***电路部200的连接关系。此外，在图2中，只示出了***电路部200的一部分。此外，省略了对与***电路部200内的晶体管连接的接触件、布线的图示以及说明。
需要说明的是，在光检测器1000中，有时分别将设置有第一层的布线(以下，称为第一布线层520)的那一侧称为上侧、将设置有背面电极300的那一侧称为下侧。此外，在图2中，省略对位于比第一布线层520更靠上侧的位置上的布线层以及绝缘层500的图示以及说明。
如图1所示，光检测器1000包括受光部100和***电路部200，上述的受光部100和***电路部200分别设置在p型半导体基板10(以下，有时简称为基板10。)的第一主面S1上(参照图2)。需要说明的是，在本实施方式中，基板10由单晶硅构成。
此外，在下面的说明中，有时，分别将图1中的像素110的行方向称为X方向、将列方向称为Y方向。此外，有时，将分别与X方向及Y方向正交的方向、在该情况下是基板10的深度方向称为Z方向。
此外，在光检测器1000的周围，多个焊盘电极550相隔规定的间隔而设置，向受光部100、***电路部200供给的电源电压是从外部经由规定的焊盘电极550供给的。此外，经由另外的焊盘电极550，从***电路部200向外部输出信号。需要说明的是，在位于焊盘电极550下侧的基板10的第一主面S1侧形成有相连续的后述的n阱21，该n阱21经由焊盘电极550而与规定电压Vdd2的电源电连接。
受光部100是像素110互相相隔规定的间隔而呈矩阵状排列的、所谓的像素阵列，对于受光部100的周缘(以下，有时称为像素阵列端101。)而言，其位置在第一主面S1内是固定的。此外，像素110的尺寸以及紧邻的像素110的间隔也是固定的。即，受光部100构成为布局固定的像素阵列。另一方面，能够自由地改变本实施方式的***电路部200的布局。关于此，后述。
此外，如下面的详细说明，像素110具有APD111和与APD111电连接且读出在APD111生成的信号电荷的像素电路部112。
***电路部200布置在受光部100的周围，其具有垂直扫描电路210、水平扫描电路230、读出电路220以及缓冲放大器240。如上所述，***电路部200也可以包含除此之外的电路，例如，当在读出电路220中设置有列模拟-数字(Analog-Digital)转换器(未图示。以下，有时称为列ADC。)的情况下，在***电路部200也可以设置有数字-模拟(Digital-Ahalog)转换器(未图示)。
垂直扫描电路210通过使所选择的行的像素电路部112工作，来使位于该行的APD111中生成的信号电荷经由未图示的垂直信号线向读出电路220输出。读出电路220是去除输入进来的信号电荷中包含的噪声分量或者将作为模拟信号的信号电荷转换为数字信号的电路，通过驱动水平扫描电路230，转移到读出电路220的信号向缓冲放大器240转移，并被输出至未图示的后级的信号处理电路。例如，利用在信号处理电路中被实施了白平衡(White Balance)等信号处理后向显示器(未图示)、存储器(未图示)等转移、并由受光部100接受的光，形成图像。
此外，以每个帧为单位切换向背面电极300施加的电压并进行拍摄，对图像进行合成，由此还能够拍摄动态范围广的动态图像。
接下来，对像素110以及***电路部200的结构进行进一步的说明。
如图2所示，基板10包含p型半导体层(第一半导体层)11和层叠在其上侧的p-外延层(第二半导体层)12，在基板10的整个第二主面S2上设置有背面电极300。p-外延层12中的p型杂质浓度为1×1016cm-3左右。然而，并不特别局限于此，可以适当地改变该值。此外，p型半导体层11的p型杂质浓度高于p-外延层12的p型杂质浓度。尤其是，在第二主面S2附近，优选为能够与背面电极300欧姆接触的程度的浓度，例如1×1018cm-3左右。
APD111由从第一主面S1延伸至基板10的内部而设的n型区域(第一区域)20和位于其下侧的p-外延层(第二区域)12构成。n型区域20中的n型杂质浓度被设为5×1016cm-3～1×1019cm-3左右。
通过向背面电极300施加负电压，在n型区域20与p-外延层12之间的界面上形成的pn结处于反向偏压状态，形成倍增区域AM。倍增区域AM是利用雪崩倍增使通过对所接受的光(图2中示出的hv)进行光电转换而生成的电荷倍增的区域。
在位于倍增区域AM的下侧的p-外延层12通过光电转换而生成的电子如果通过漂移而到达倍增区域AM，则由于雪崩倍增，载流子数量倍增至1倍～100000倍。此时，通过雪崩倍增生成的电子储蓄在n型区域20。此外，与电子同时生成的空穴漂移至背面电极300，经由背面电极300向光检测器1000的外部、即基板10的外部排出。
由此，不会用作信号的空穴会在短时间内排出至光检测器1000的外侧，从而能够抑制光检测器1000内部的电压随着时间发生变化的现象以及空间分布不均匀的现象，因此提高光检测效率。
像素电路部112布置成沿X方向与APD111之间相隔规定的间隔L2，其具有从第一主面S1延伸至基板10的内部而设的p阱(第四阱)17、以将p阱17的侧部和底部包围的方式设置的n阱(第五阱)23以及设置在p阱17的n型MISFET(第三晶体管)40。
n阱23形成于基板10，并且，n阱23自第一主面S1算起的深度等于n型区域20自第一主面S1算起的深度，或比n型区域20自第一主面S1算起的深度更深。需要说明的是，n型区域20的深度被设为在2μm左右。此外，在n阱23的包围p阱17的侧部的部分(以下，有时称为n阱23的侧部23a。)和与p阱17的底部相接触且向基板10的内部延伸的部分(以下，有时称为n阱23的底部23b。)中，n型杂质的浓度不同，n阱23的侧部23a中的n型杂质浓度比底部23b中的n型杂质浓度高。需要说明的是，已知有多种在n阱23的侧部23a和底部23b使杂质浓度变化的方法。例如，也可以使用未图示的抗蚀剂掩模向n阱23的整个区域离子注入n型杂质，使用另外的抗蚀剂掩模向相当于n阱23的侧部23a的区域进一步注入n型杂质。此外，也可以使用同一抗蚀剂掩模，分别向基板10的内部注入磷、向第一主面S1侧注入砷，使它们热扩散以形成n阱23。在该情况下，由于磷的热扩散系数大于砷的热扩散系数，因此，在n阱23的底部23b，杂质浓度梯度缓慢，底部23b附近的电场强度减小。需要说明的是，经由未图示的接触件，n阱23的电位被固定在规定的电位、例如Vdd2(＝3.3V)。
n型MISFET40至少具有设置在第一主面S1上的n型的源极42和漏极43、以及在上述的源极42与漏极43之间设置在第一主面S1上的栅极41，其中，栅极绝缘层(未图示)夹在第一主面S1与栅极41之间。
此外，n型区域20经由第一接触件51、第一布线层520以及第二接触件52，与n型MISFET40的漏极43电连接，n型MISFET40的源极42经由第三接触件53以及第一布线层520而与读出电路220的第一电路块260电连接。通过导通n型MISFET40，储蓄在n型区域20的电子向读出电路220(参照图1)转移，光检测器1000检测入射到受光部100的光，并作为电信号输出。
此外，在n型区域20与n阱23的侧部23a之间，设置有p型第二分离部16。第二分离部16从第一主面S1延伸置基板10的内部而设，第二分离部16的深度比n型区域20浅，在本实施方式中，第二分离部16的深度是n型区域20的深度的一半左右，为约1μm。然而，并不特别局限于此，可以取适当的别的值。
此外，第二分离部16中的p型杂质浓度被设为1×1016cm-3～1×1018cm-3左右。需要说明的是，第二分离部16中的p型杂质浓度被设为低于p阱(第四阱)17、后述的第一分离部13、p阱(第一阱)14中的p型杂质浓度。
n型区域20与n阱23的侧部23a沿与第一主面S1平行的方向、例如X方向相隔上述的间隔L2而设，第二分离部16的宽度被设为小于间隔L2。即，在X方向上，构成为如下的结构：在n型区域20与n阱的侧部之间，排列布置有p-外延层12/p型第二分离部16/p-外延层12。需要说明的是，虽未图示，然而在APD111彼此紧邻的情况下，也构成为如下的结构：在互相相邻的APD111之间设置有第二分离部16，在互相相邻的APD111之间，排列布置有p-外延层12/p型第二分离部16/p-外延层12。
在受光部100与读出电路220的第一电路块260之间，设置有p型第一分离部13。第一分离部13从第一主面S1延伸至基板10的内部而设，第一分离部13的深度比第二分离部16以及设置在第一电路块260的p阱(第一阱)14深，并且，比设置在第一电路块260的n阱21(第三阱)浅。在本实施方式中，第一分离部13的深度被设为1.3μm左右。然而，并不特别局限于此，可以取适当的别的值。
在X方向，受光部100与第一分离部13相隔1μm以上的间隔而设。此外，同样地，第一分离部13与第一电路块260的n阱21相隔1μm以上的间隔而设。此外，第一分离部13的宽度被设为0.3μm以上。然而，并不特别局限于此，可以取适当的别的值。
在X方向上，构成为在受光部100与读出电路220的第一电路块260之间排列布置有p-外延层12/p型第一分离部13/p-外延层12的结构，在p-外延层12的靠近第一主面S1的那一侧，形成有具有规定的深度、例如具有0.3μm～0.5μm的深度的STI(Shallow TrenchIsolation，浅槽隔离结构)60。从第一主面S1挖基板10来形成槽部，对其表面进行规定的处理后，埋入氧化硅膜，通过CMP(Chemical Mechanical Polishing，化学机械研磨)进行平坦化，由此得到的元件分离层即STI60。STI60形成为如下，俯视时，STI60包围第一分离部13，具体而言是覆盖第一分离部13的周缘。
第一电路块260是例如去除在APD11 1生成的信号电荷的噪声分量的相关双采样电路(以下，有时简称为CDS电路。)，是一种模拟电路块。然而，并不局限于此，其也可以是其他的电路，例如也可以是增益调节电路等。
第一电路块260具有从第一主面S1延伸至基板10的内部而设的p阱(第一阱)14、以包围p阱14的侧部和底部的方式设置的n阱21(第三阱)、以及设置在p阱14的n型MISFET(第一晶体管)30。
n阱21具有与像素电路部112的n阱23相同程度的深度。此外，在n阱21的包围p阱14的侧部的部分(以下，有时称为n阱21的侧部21a。)和与p阱14的底部相接触且延伸至基板10的内部的部分(以下，有时称为n阱21的底部21b。)中，n型杂质的浓度不同，n阱21的侧部21a中的n型杂质浓度比底部21b中的n型杂质浓度高。由此，能够抑制在p阱14、n阱21和第一分离部13之间发生穿通。
此外，在X方向以及Y方向上，n阱21的底部21b形成为比侧部21a更加向外侧延伸，其突出量L3为0.5μm～0.7μm左右。然而，并不特别局限于此，可以取适当的别的值。需要说明的是，在n阱21的侧部21a和底部21b使杂质浓度变化的方法与在像素电路部112的n阱23的形成方法中说明过的方法相同。
p阱14具有与像素电路部112的p阱17相同程度的深度以及p型杂质浓度。需要说明的是，第一电路块260的p阱14和后述的第二电路块270的p阱15以及像素电路部112的p阱17中的p型杂质浓度被设为分别高于第一分离部13的p型杂质浓度。
n型MISFET30至少具有设置在第一主面S1上的n型的源极32和漏极32以及在上述的源极32与漏极32之间设置在第一主面S1上的的栅极31，其中，栅极绝缘层(未图示)夹在第一主面S1与栅极31之间。
此外，在n型MISFET30的栅极31、源极32、以及漏极32的靠近第一主面S1的那一侧，形成有作为导体层的硅化物层70。在p阱14与n阱21之间的边界部形成有上述的STI60，被STI60包围住的n阱21的侧部21a的靠近第一主面S1的那一侧也形成有硅化物层70。硅化物层70是通过所谓的自对准金属硅化物(Self-Aligned Silicide，salicide)工艺技术以自对准的方式形成的。
n阱21经由硅化物层70以及第一阱接触件54而与第一布线层520电连接。第一布线层520与规定的电压Vdd2的电源电连接，在本实施方式中，Vdd2是3.3V。然而，并不特别局限于此，可以取适当的别的值。此外，p阱14经由未图示的阱接触件而与GND电位电连接。
读出电路220还具有第二电路块270，第二电路块270是例如设置在每一列的列ADC的计数器等数字电路块。然而，并不局限于此，其也可以是其他的电路。
第二电路块270具有p阱(第一阱)15、n阱(第三阱)21、设置在p阱15的n型MISFET(第一晶体管)33。n型MISFET33至少具有设置在第一主面S1上的n型的源极35和漏极35、以及在上述的源极35与漏极35之间设置在第一主面S1上的栅极34，其中，栅极绝缘层(未图示)夹在第一主面S1与栅极34之间。第二电路块270的n阱21的深度、杂质浓度以及其剖面上的浓度梯度与第一电路块260的n阱21相同。底部21b的突出量L3也与第一电路块260的n阱21相同。
此外，第二电路块270具有设置在n阱(第三阱)21的内部的另一n阱(第二阱)22和设置在n阱22的p型MISFET(第二晶体管)36。n阱(第二阱)22以在X方向上与p阱(第一阱)15相接触的方式设置在基板10上。
p型MISFET36至少具有设置在第一主面S1上的p型的源极38和漏极38、以及在上述的源极38与漏极38之间设置在第一主面S1上的栅极37，其中，栅极绝缘层(未图示)夹在第一主面S1与栅极37之间。此外，在p型MISFET36的栅极37、源极38以及漏极38的靠近第一主面S1的那一侧，形成有硅化物层70。在p阱15与n阱21、22之间的边界部分别形成有STl60。
n阱21经由硅化物层70以及第二阱接触件55而与第一布线层520电连接。第一布线层520与规定的电压Vdd1的电源电连接，在本实施方式中，Vdd1是1.2V。然而，并不特别局限于此，可以取适当的别的值。此外，p阱15经由未图示的阱接触件而与GND电位电连接。n阱22与n阱21是等电位。
需要说明的是，在第一电路块260和第二电路块270，相当于晶体管的驱动电压的Vdd1、Vdd2互不相等。因此，为了使分别设置在第一电路块260和第二电路块270的晶体管的性能最优化，例如，第一电路块260的p阱14与第二电路块270的p阱15的深度、杂质浓度梯度也可以不同。需要说明的是，如果满足p型MISFET36的要求性能，则在第二电路块270中也可以在n阱21的侧部21a的靠近第一主面S1的那一侧设置p型MISFET36，以此来替代设置n阱22。
在第一电路块260与第二电路块270之间设置有上述的第一分离部13。在X方向上，第一电路块260与第二电路块270相隔间隔L1而设。具体而言，第一电路块260的n阱21与第一分离部13相隔1μm以上的间隔而设。此外，第一分离部13与第二电路块270的n阱21相隔1μm以上的间隔而设。此外，第一分离部13的宽度被设为0.3μm以上。然而，并不特别局限于上述的值，可以取适当的别的值。
在X方向上，构成为在第一电路块260与第二电路块270之问排列布置有p-外延层12/p型第一分离部13/p-外延层12的结构，在p-外延层12的靠近第一主面S1的那一侧，形成有具有规定的深度的STI60。STI60形成为如下，俯视时，STI60包围第一分离部13，具体而言是覆盖第一分离部13的周缘。
需要说明的是，在读出电路220的内部也可以设置其他的电路块。在该情况下，各电路块也具有n阱21，在互相相邻的电路块之间设置有第一分离部13。第一分离部13和与之相邻的电路块的n阱21相隔规定的间隔、例如1.0μm以上的间隔而设。此外，STI60以俯视时包围第一分离部13的周围的方式形成。此外，在读出电路220与水平扫描电路230之间、受光部100与垂直扫描电路210之间，与它们相隔规定的间隔而设置有第一分离部13，此外，以俯视时包围第一分离部13的周围的方式，具体而言是覆盖第一分离部13的周缘的方式，形成有STI60。
需要说明的是，对于任一第一分离部13而言，在靠近第一主面S1的那一侧都没有形成硅化物层70，而是被以硅氧化物为主成分的绝缘层500直接覆盖，且没有形成阱接触件。
此外，如图2所示，在基板10的内部形成有多个pn结。在对背面电极300施加了规定的负电压的情况下，关于像素110内部进行观察，则在n型区域20与p-外延层12之间的界面、p阱17与n阱23之间的界面分别处于反向偏压状态，形成有耗尽层。在该情况下，在杂质浓度低的p-外延层12侧，较长地延伸形成有耗尽层的端部(以下，简称为耗尽层端)。需要说明的是，在图2，以虚线示出在各pn结形成的耗尽层端。
在本实施方式所示的光检测器1000中，通过适当地设定n型区域20和像素电路部112的n阱23的杂质浓度、p-外延层12和第二分离部16的杂质浓度，进而适当地设定n型区域20与n阱23之间的间隔L2、第二分离部16的宽度和深度，由此，n型区域20与n阱23之间的载流子被耗尽，从而该区域的电位不固定，另一方面，耗尽层端不会到达第一主面S1。由此，能够缩小APD111与像素电路部112之间的间隔的同时，能够使它们互相电气分离。此外，能够减小像素110的尺寸。
另一方面，关于第一电路块260与第二电路块270之间进行观察，则由于n阱21与p-外延层12之间的界面处于反向偏压状态，因此，耗尽层从该界面开始延伸形成。此时，在第一电路块260与第二电路块270之间设置有杂质浓度比p-外延层12、第二分离部16高的第一分离部13，并且，各电路块与第一分离部13之间的间隔被设为规定值以上。由此，在X方向上，下述的两个耗尽层以互相不重合的方式形成，其中的一个耗尽层是从第一电路块260的n阱21与p-外延层12之间的界面开始延伸的耗尽层，另一个耗尽层是从第二电路块270的n阱21与p-外延层12之间的界面开始延伸的耗尽层。此外，在Z方向上，前者的耗尽层端与后者的耗尽层端分别到达第一主面S1。
由于耗尽层按照如上所述的方式形成，因此，X方向以及Y方向上的在第一电路块260与第二电路块270之间的电场强度减小，并且能够可靠地使它们之间电气分离。由此，在APD111工作时，也能够分别独立地驱动第一电路块260和第二电路块270。此外，由于能够不使第一电路块260与第二电路块270之间完全耗尽，就使它们电气分离，因此能够自由地改变各自的布局。此外，能够阻断电路块之间的噪声。
此外，在受光部100与第一电路块260之间，也形成有和第一电路块260与第二电路块270之间的耗尽层相同的耗尽层。因此，能够可靠地使受光部100、尤其是像素阵列端101与第一电路块260之间电气分离。此外，由于能够不使受光部100与第一电路块260之间完全耗尽，就使它们电气分离，因此，能够相对于受光部100、尤其是像素阵列端101自由地改变第一电路块260的布局。
[焊盘电极下部的结构]
图3A示出沿图1的IIIA-IIIA线剖开的剖面示意图，图3B示出沿图IIIB-IIIB线剖开的剖面示意图，图3C示出沿IIIC-IIIC线剖开的剖面示意图。需要说明的是，为了便于说明，省略图示p型半导体层11以及背面电极300。
在以往的半导体装置中，为了有效地抑制栅极蚀刻的偏差以及用于使层间绝缘层平坦化的CMP的偏差、光刻法中的接近效果，在芯片中形成了尽可能多的栅极的虚拟图案。
另一方面，伴随着晶体管的微型化，在以往的半导体装置中，层间绝缘层的膜厚度变薄。但是，在该情况下，位于焊盘电极的下侧的布线层与栅极的虚拟图案之间的间隔缩小，如果电流流向该布线层，则虚拟图案的电位变得不稳定，有些情况下，正下方的栅极绝缘层(未图示)可能会发生破坏而栅极的虚拟图案与基板之间发生短路。此外，布线与栅极的虚拟图案之间的层间绝缘层也可能会发生破坏。
于是，在本实施方式中，如图3A～图3C所示，在位于焊盘电极550的下侧的基板10的靠近第一主面S1的那一侧连续地形成n阱21，并且将n阱21电连接在电压Vdd2的电源上，以固定其电位。由此，使栅极的虚拟图案(以下，称为虚拟栅极400)的电位稳定，能够防止与基板10之问的短路等。此外，通过在焊盘电极550的下侧以规定的间距设置虚拟栅极400，由此能够抑制对栅极进行蚀刻时的偏差、CMP后的层间绝缘层的厚度的偏差、光刻法中的接近效果。
需要说明的是，在图3A～图3C中示出了在焊盘电极550与虚拟栅极400之间设置有第一布线层520和第二布线层540、将第一布线层520与硅化物层70电连接的阱接触件阵列510、以及将第一布线层520与第二布线层540电连接的导通孔阵列530的结构，但并不特别局限于此，也可以有三层以上的布线层。此外，包覆焊盘电极550的周缘的钝化膜560优选以氮化硅膜为主成分的膜，然而也可以是氧化硅膜等材料。能够抑制水分向光检测器1000的内部进入，并且能够对光检测器1000提供机械防护。此外，钝化膜560优选以氮化硅膜为主成分的第一膜与以聚酰亚胺为主成分的第二膜的层叠结构(未图示)，然而第一膜也可以是氧化硅膜等材料。
[效果等]
如以上的说明，本实施方式所涉及的光检测器1000是一种在p型基板10的第一主面S1上分别设置有受光部100和***电路部200的光检测器1000，其中，受光部100具有互相相隔规定的间隔而呈矩阵状布置的多个APD111，***电路部200与受光部100进行信号的传送与接受。
光检测器1000至少包括背面电极300和p型第一分离部13，其中，背面电极300设置于与第一主面S1相对的基板10的第二主面S2上且用于向基板10施加规定的电压，p型第一分离部13设置在受光部100与***电路部200之间，并且，在X方向上，p型第一分离部13分别与受光部100以及***电路部200相隔规定的间隔。
APD111至少具有从第一主面S1延伸至基板10的内部而设的n型区域(第一区域)20、被设置为在Z方向上与n型区域20相接触的p-外延层(第二区域)12。
***电路部200至少具有从第一主面S1延伸至基板10的内部而设的p阱(第一阱)14、设置在p阱14的n型MISFET(第一晶体管)30、以及以包围p阱14的侧部和底部的方式设置的n阱(第三阱)21。
通过按照如上所述的方式构成光检测器1000，在向背面电极300施加规定的电压而APD111进行工作的情况下，在与第一主面S1平行的方向上的受光部100与***电路部200之间的电场强度减小，能够可靠地使它们之间电气分离。此外，由于能够不使受光部100与***电路部200之间完全耗尽，就使它们电气分离，因此，能够相对于受光部100自由地改变***电路部200的布局。
***电路部200包含多个电路块，在与第一主面S1平行的方向上互相相邻的电路块之间，与各个电路块相隔规定的间隔而设置有第一分离部13。此外，多个电路块中的至少一个电路块至少具有p阱(第一阱)15、n型MISFET(第一晶体管)33、n阱(第三阱)21。
通过按照如上所述的方式构成***电路部200，在APD111工作的情况下，互相相邻的电路块之间的电场强度减小，能够可靠地使它们之间电气分离。此外，由于能够不使互相相邻的电路块之间完全耗尽，就使它们电气分离，因此能够自由地改变各电路块的布局。
多个电路块中的至少两个电路块也可以被施加互相不同的电压而被驱动。在设置于各个电路块的晶体管的尺寸等不同的情况下，通过适当地设定驱动电压，能够使各个电路块准确地工作。
多个电路块也可以包含形成有数字电路的数字电路块和形成有模拟电路的模拟电路块。
在受光部100与***电路部200的n阱(第三阱)21之间、以及互相相邻的电路块的n阱(第三阱)21之间分别形成有STI60，STI60是以俯视时包围第一分离部13、具体而言是覆盖第一分离部13的周缘的方式形成的。
通过按照如上所述的方式构成，在APD111工作的情况下，即使耗尽层端到达基板10的第一主面S1，也能够抑制漏电流沿着第一主面S1流动。
在剖面方向观察时，优选n阱(第三阱)21的底部21b比n阱(第三阱)21的侧部21a更加向外侧延伸而设。
通过按照如上所述的方式构成，能够在基板10的内部中n阱21的周缘部使电场强度减小，能够可靠地使受光部100与***电路部200、或者互相相邻的电路块之间电气分离。需要说明的是，可根据***电路部200的尺寸、相邻的电路块之间的分离程度等而适当地改变相对于n阱21的侧部21a而言的底部21b的突出量L3。
在具有p阱(第一阱)15、n型MISFET(第一晶体管)33、n阱(第三阱)21的电路块中的至少一个电路块具有：以在与第一主面S1平行的方向上与p阱(第一阱)15相接触的方式设置在n阱(第三阱)21的内侧的n阱(第二阱)22；以及设置在n阱(第二阱)22的p型MISFET(第二晶体管)36。
通过按照如上所述的方式构成，能够将由CMOS电路构成的电路块布置在光检测器1000中。
p阱(第一阱)14、15的电位固定在GND电位(第一电位)，n阱(第三阱)21的电位固定在与GND电位不同的电位(第二电位)，例如Vdd1(＝1.2V)或者Vdd2(＝3.3V)。此外，n阱(第二阱)22的电位与n阱(第三阱)21的电位是等电位。
通过按照如上所述的方式构成，能够使在p阱(第一阱)14、15以及n阱(第二阱)22分别形成的n型MISFET(第一晶体管)30、33以及p型MISFET(第二晶体管)36准确地工作。
基板10至少包含p型半导体层(第一半导体层)11和在p型半导体层11的靠近第一主面S1的那一侧设置的p-外延层(第二半导体层)12，p-外延层12中的p型杂质的浓度低于p型半导体层11中的p型杂质的浓度。
通过按照如上所述的方式构成，使p型半导体层11与背面电极300电接触，例如欧姆接触，并且通过光电转换而在p-外延层12生成的空穴不会大幅度散乱，而是通过漂移而移动至倍增区域AM。由此，能够提高在倍增区域AM生成的电子的倍增率。
受光部100还具有沿X方向与APD111相隔规定的间隔而设置的像素电路部112。像素电路部112至少具有从第一主面S1延伸至基板10的内部而设的p阱(第四阱)17、设置在p阱17的n型MISFET(第三晶体管)40、以包围p阱17的侧部和底部的方式设置的n阱(第五阱)23。
通过按照如上所述的方式构成受光部100，能够将APD111的输出信号向外部、例如读出电路220转移。
在互相相邻的APD111与像素电路部112之间，还设置有沿X方向与APD111和像素电路部112分别相隔规定的问隔而设的p型第二分离部16。
此外，第二分离部16中的p型杂质的浓度被设为低于第一分离部13中的p型杂质的浓度。
通过按照如上所述的方式设置第二分离部16，APD111的n型区域20与像素电路部112的n阱23之间的载流子被耗尽。由此，能够缩小APD111与像素电路部112之间的间隔的同时，能够使它们互相电气分离。此外，能够减小像素110的尺寸。
此外，在互相相邻的APD111与像素电路部112之间，没有形成STI60。
在STI60与基板10之间的界面，通常容易产生应力，如果在APD111与像素电路部112之间设置STI60，则有时由于该应力而流过漏电流。尤其是，在受光部100，如果在保持APD111的面积的同时，缩小像素110的尺寸，则APDll1与像素电路部112之间的间隔变窄，从而STT60的宽度也变窄。另一方面，如果如上所述那样宽度狭窄，则在STT60的底部的角部处的应力增大，在APD111与像素电路部112之间容易流过漏电流。由于该漏电流混入信号电荷中，因而可能会误检测APD111的输出信号。
另一方面，根据本实施方式，在互相相邻的APD111与像素电路部112之间设置第二分离部16，另一方面，在互相相邻的APD111与像素电路部112之间不形成STT60，由此，能够抑制由应力等引发的漏电流，能够可靠地分离APD111与像素电路部112。
此外，p阱(第四阱)17的电位固定在与p阱(第一阱)14、15相同的GND电位，另一方面，n阱(第五阱)23的电位固定在Vdd2(＝3.3V)。
通过按照如上所述的方式构成，能够使n型MISFET(第三晶体管)40准确地工作，能够使APD111的信号电荷向读出电路220转移。
绝缘层500以覆盖受光部100以及***电路部200的方式设置在第一主面S1上。n型MISFET(第一晶体管)30至少具有设置在第一主面S1上的n型的源极32和漏极32、以及在上述的源极32与漏极32之间设置在第一主面S1上的栅极31，其中，未图示的栅极绝缘层夹在第一主面S1与栅极31之间。在源极32和漏极32以及栅极31的靠近第一主面S1的那一侧，分别形成有包含金属的导体层，在该情况下，形成有硅化物层70，另一方面，第一分离部13的靠近第一主面S1的那一侧没有形成硅化物层70。
通过按照如上所述的方式构成，能够减小n型MISFET30的电阻来实现高性能化。此外，通过在第一分离部13不形成硅化物层70，从而能够抑制漏电流在受光部100与***电路部200之间或者互相相邻的电路块之间增大。
<变形例1>
图4示出本变形例所涉及的光检测器的剖面示意图。需要说明的是，在图4以及下面示出的图5～图7中，对于与实施方式相同的部位赋予相同的符号并省略详细的说明。
本变形例所示的构成中，在n型区域20的正下方设置p型区域(第二区域)18，这一点与实施方式所示的构成不同。p型区域18设置于p-外延层12的内部，p型区域18的p型杂质浓度被设为高于p-外延层12的p型杂质浓度。
通过按照如上所述的方式构成，在倍增区域AM中的电场强度变大，能够减小雪崩击穿电压。由此，能够简化光检测器1000的电路构成。
<变形例2>
图5示出本变形例所涉及的光检测器的剖面示意图，本变形例所示的构成的以下的点与实施方式所示的构成不同。
p型外延层12a在Z方向上具有杂质浓度的梯度。具体而言，就p型外延层12a而言，随着从第二主面S2接近第一主面S1而p型杂质的浓度降低，p型外延层12a中离第一主面S1近的部分，即p型杂质的浓度低的部分(第二区域)与n型区域20相接触而形成pn结。此外，在本变形例中，包含第二区域与n型区域20的接合面的区域即为倍增区域AM，以在该区域发生雪崩倍增的方式调节p型外延层12a中的p型杂质的浓度。
如上所述，在p-外延层12通过光电转换而生成的电子借助在n型区域20与p-外延层12形成的pn结的内建电势，向倍增区域AM漂移，在倍增区域AM发生雪崩倍增。
如本变形例所示，通过在p型外延层12a设置p型杂质的浓度梯度，由此，也容易使通过光电转换而在基板10的较深的部位生成的电子向倍增区域AM漂移。由此，能够进一步提高电子的倍增率。此外，能够容易向基板10的外部排出空穴。
此外，通过在p型外延层12a的内部产生的Z方向的电场，能够抑制空穴向X方向、Y方向移动，能够实现光检测器1000的高灵敏度。此外，能够抑制空穴从相邻的APD111流入，能够实现光检测器1000的低混色化。
<变形例3>
图6示出本变形例所涉及的光检测器的剖面示意图，本变形例所示的构成中，在n型区域20的靠近第一主面S1的那一侧设置p+区域19，这一点与实施方式所示的构成不同。
p+区域19的p型杂质浓度例如被设为1×1018cm-3～1×1020cm-3。然而，并不特别局限于此，可以取适当的别的值。需要说明的是，p+区域19的p型杂质浓度被设为高于第二分离部16、p阱(第四阱)17的p型杂质浓度。此外，p+区域19经由未图示的接触件而固定在规定的电位、例如GND电位。
在基板10与绝缘层500之间的界面，即基板10的第一主面S1，存在硅原子的悬空键(即dangling bond)，构成表面态。
如果表面态以高密度的形式存在，则从表面态生成电子，并作为噪声分量而叠加在APD111的输出信号上。
另一方面，根据本变形例，通过在n型区域20的靠近第一主面S1的那一侧设置p+区域19，能够使在表面态生成的电子与p+区域19的内部的空穴复合来使上述电子消失。由此，能够大幅度地减小APD111的输出信号中包含的噪声分量，能够实现光检测器1000的高灵敏度。
<变形例4>
图7示出本变形例所涉及的光检测器的剖面示意图，本变形例所示的构成中，像素电路部112由在n阱(第四阱)24形成的p型MISFET(第二晶体管)39构成，这一点与第一实施方式所示的构成不同。此外，在***电路部200的读出电路220中，省略了第二电路块270。
即，本变形例所涉及的光检测器1000是一种在p型基板10的第一主面S1上分别设置有受光部100和***电路部200的光检测器1000，其中，受光部100具有互相相隔规定的间隔而呈矩阵状布置的多个APD111，***电路部200与受光部100进行信号的传送与接受。
光检测器1000至少包括背面电极300和p型第一分离部13，其中，背面电极300设置于与第一主面S1相对的基板10的第二主面S2上且用于向基板10施加规定的电压，p型第一分离部13设置在受光部100与***电路部200之间，并且，在X方向上，p型第一分离部13分别与受光部100和***电路部200相隔规定的间隔。
APD111至少具有从第一主面S1延伸至基板10的内部而设的n型区域(第一区域)20、以及被设置为在Z方向上与n型区域20相接触的p-外延层(第二区域)12。
***电路部200至少具有从第一主面S1延伸至基板10的内部而设的p阱(第一阱)14、设置在p阱14的n型MISFET(第一晶体管)30、以及以包围p阱14的侧部和底部的方式设置的n阱(第三阱)21。
此外，受光部100还具有沿X方向与APD111相隔规定的间隔而设的像素电路部112。像素电路部112至少具有n阱(第四阱)24和设置在n阱24的p型MISFET(第二晶体管)39。在互相相邻的APD111与像素电路部112之间，还设置有沿X方向与APD111和像素电路部112分别相隔规定的间隔而设的p型第二分离部16。
通过按照如上所述的方式构成光检测器1000，能够起到与第一实施方式所示的构成所起到的效果同样的效果。即，由于能够不使受光部100与***电路部200之间完全耗尽，就使它们电气分离，因此，能够相对于受光部100自由地改变***电路部200的布局。
此外，能够使APD111与像素电路部112之间的间隔变窄的同时，使它们互相电气分离。此外，能够减小像素110的尺寸。
需要说明的是，在图7，将在***电路部200的第一电路块260设置的晶体管设为n型MISFET30，然而也可以设为p型MISFET。在该情况下，省略p阱14。此外，如图2所示，也可以在读出电路220设置第二电路块270。
(其他实施方式)
需要说明的是，还能够将包含变形例1～变形例4在内的实施方式所示的各构成要素适当地组合，来构成新的实施方式。例如，也可以将变形例3所示的p+区域19应用于变形例1所示的构成中。
此外，也可以交换第一电路块260和第二电路块270的布置方式。在读出电路220以外的电路中，也可以设置多个电路块。此外，***电路部200不仅包含所谓的MOS电路，还可以包含由双极晶体管构成的模拟电路块。此外，也可以包含由双极晶体管和CMOS构成的、所谓的BiCMOS电路块。也可以在互相相邻的电路块之间，与它们分别相隔规定的间隔而设置第一分离部13，并且，以俯视时包围第一分离部13的方式设置STI60。
需要说明的是，在图2、图4～图7，STI60以覆盖第一分离部13的周缘的方式，包围第一分离部13而设置，然而也可以以俯视时覆盖整个第一分离部13的方式设置STI60。例如，在第一分离部13的X方向上的宽度接近STI60的最小加工大小的情况下等，STI60以覆盖整个第一分离部13的方式并且以俯视时包围第一分离部13的方式设置。即，在包含各变形例在内的实施方式中，STI60以俯视时覆盖第一分离部13的至少周缘的方式，包围第一分离部13而设置即可。
此外，在各变形例以及各实施方式中，以将APD111布置成矩阵状的光检测器1000为例进行了说明，然而也可以是包含一个APD111的光检测器1000。
此外，也可以在APD111与像素电路部112之间设置第一分离部13。在该情况下，像素电路部112相当于***电路部200的一部分，像素电路部112的布局的自由度得以提高。例如，也可以应用于作为APD111只设置有一行或一列的线性传感器的光检测器1000中。
需要说明的是，在包含各变形例在内的实施方式中，以所谓的FSI(Front SurfaceIllumination，前面照度)类型的光检测器为例进行了说明，然而BSI(Back SurfaceIllumination，背面照度)类型的光检测器中，也能够应用本公开的受光部100与***电路部200之间的布置关系、***电路部200中所包含的电路块，尤其是能够应用第一分离部13和n阱21之间的布置关系等。在该情况下，在APD111的受光面(第一主面S1)上设置透明电极(未图示)，以此来替代设置背面电极300。
此外，在包含变形例1～变形例3在内的各实施方式中，作为像素电路部112中包含的元件而示出了APD111和用于读出在APD111生成的信号电荷的n型MISFET40，然而也可以包含除此之外的元件等。例如，也可以将n型MISFET40的漏极43作为浮动扩散部，设置与其连接的重置晶体管(未图示)和源极跟随器晶体管(未图示)。此外，也可以设置与源极跟随器晶体管串联连接的选择晶体管(未图示)，通过使选择晶体管导通，来将信号电荷读出至未图示的垂直信号线。同样，在变形例4中，也可以在像素电路部112设置重置晶体管(未图示)和源极跟随器晶体管(未图示)。此外，也可以设置与源极跟随器晶体管串联连接的选择晶体管(未图示)。
此外，在本申请的说明书中，也可以将基板10设为n型基板，将在APD111中储蓄电荷的区域(相当于图2的n型区域20)设为p型区域。与之相应地，第一分离部13以及第二分离部16也变为n型，各阱的导电型、晶体管的导电型也分别变成与在实施方式、各变形例中所示的导电型相反的类型。
-产业实用性-
本公开的光检测器对于在提高***电路部的布局的自由度且能够以高灵敏度进行光检测的光检测器中的应用方面非常有用。

Claims (10)

1.一种光检测器，受光部和***部设置在半导体基板，
所述受光部包括：
N型的第一区域；
P型的第二半导体层；和
P型的第一半导体层，
所述第一区域、所述第二半导体层、所述第一半导体层按照所述第一区域、所述第二半导体层、所述第一半导体层的顺序层叠，
所述第一半导体层中的P型的杂质浓度的最大值比所述第二半导体层中的P型的杂质浓度的最大值高，
所述***部包括：
P型的第一阱；
N型的第三阱；和
所述第一半导体层，
所述第三阱在从截面观察时包围所述第一阱的侧部和底部的整体。
2.根据权利要求1所述的光检测器，其中，
所述第一区域被层叠在所述半导体基板的第一主面侧，
所述第一半导体层被层叠在所述半导体基板的与第一主面相反的第二主面侧，
在所述***部，所述第一半导体层与所述第二主面相接，
所述第一半导体层中的所述第二主面侧的所述杂质的浓度比所述第二半导体层中的所述杂质的浓度高。
3.根据权利要求2所述的光检测器，其中，
所述***部具有所述第二半导体层，
所述第二半导体层与所述第三阱的侧部和所述第一半导体层这两者相接。
4.根据权利要求2所述的光检测器，其中，
所述***部具有多个电路块，
在所述多个电路块之间具有所述第二半导体层，
所述第二半导体层与所述第一半导体层相接。
5.根据权利要求1～4任一项所述的光检测器，其中，
在从截面观察时，所述第三阱的厚度比所述第一区域的厚度大。
6.根据权利要求4所述的光检测器，其中，
所述受光部具有一个以上的雪崩光电二极管。
7.一种光检测器，受光部和***部设置在半导体基板，
所述受光部包括：
N型的第一区域；
P型的第二半导体层；和
P型的第一半导体层，
所述第一区域、所述第二半导体层、所述第一半导体层按照所述第一区域、所述第二半导体层、所述第一半导体层的顺序层叠，
所述第一半导体层中的P型的杂质浓度的最大值比所述第二半导体层中的P型的杂质浓度的最大值高，
所述***部包括：
P型的第一阱；
N型的第三阱；和
所述第一半导体层，
所述第三阱在从截面观察时包围所述第一阱的侧部和底部，
所述第三阱的侧部的端部与所述第一阱的侧部的端部相比在所述第一主面侧延伸得更长。
8.一种光检测器，受光部和***部设置在半导体基板，
所述受光部包括：
N型的第一区域；
P型的第二半导体层；和
P型的第一半导体层，
所述第一区域、所述第二半导体层、所述第一半导体层按照所述第一区域、所述第二半导体层、所述第一半导体层的顺序层叠，
所述第一半导体层中的P型的杂质浓度的最大值比所述第二半导体层中的P型的杂质浓度的最大值高，
所述***部包括：
P型的第一阱；
N型的第三阱；和
所述第一半导体层，
所述第三阱在从截面观察时包围所述第一阱的侧部和底部，杂质浓度在所述侧部和底部不同。
9.一种光检测器，***电路和具有一个以上的雪崩光电二极管的受光部设置在半导体基板，
所述半导体基板至少包括P型的第一半导体层和P型的第二半导体层，
所述第二半导体层中的杂质的浓度比所述第一半导体层中的杂质的浓度低，
所述受光部包括：
N型的第一区域；和
P型的第二半导体层，
所述***电路部包括：
P型的第一阱；和
N型的第三阱，
所述第三阱在从截面观察时包围所述第一阱的侧部和底部的整体。
10.根据权利要求9所述的光检测器，其中，
所述第一区域被层叠在所述半导体基板的第一主面侧，
所述第一半导体层被层叠在所述半导体基板的与第一主面相反的第二主面侧，
所述第一半导体层与所述第二主面相接，
所述第一半导体层中的所述第二主面侧的所述杂质的浓度比所述第二半导体层中的所述杂质的浓度高。
CN202311773819.7A 2019-03-28 2020-03-10 光检测器 Pending CN117747694A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2019-063298 2019-03-28
JP2019063298 2019-03-28
CN202080023598.XA CN113614932B (zh) 2019-03-28 2020-03-10 光检测器
PCT/JP2020/010235 WO2020195781A1 (ja) 2019-03-28 2020-03-10 光検出器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202080023598.XA Division CN113614932B (zh) 2019-03-28 2020-03-10 光检测器

Publications (1)

Publication Number Publication Date
CN117747694A true CN117747694A (zh) 2024-03-22

Family

ID=72610505

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202311773819.7A Pending CN117747694A (zh) 2019-03-28 2020-03-10 光检测器
CN202080023598.XA Active CN113614932B (zh) 2019-03-28 2020-03-10 光检测器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202080023598.XA Active CN113614932B (zh) 2019-03-28 2020-03-10 光检测器

Country Status (4)

Country Link
US (2) US11889215B2 (zh)
JP (1) JP7129664B2 (zh)
CN (2) CN117747694A (zh)
WO (1) WO2020195781A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022112594A (ja) * 2021-01-22 2022-08-03 キヤノン株式会社 光電変換装置、光検出システム
JP2022133698A (ja) * 2021-03-02 2022-09-14 株式会社東芝 半導体装置
JP2022148028A (ja) * 2021-03-24 2022-10-06 ソニーセミコンダクタソリューションズ株式会社 センサ素子および測距システム

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813687B2 (ja) * 1997-04-10 2006-08-23 浜松ホトニクス株式会社 ＢｉＣＭＯＳ内蔵受光半導体装置
JP2000252507A (ja) 1999-02-26 2000-09-14 Hamamatsu Photonics Kk 光ピックアップ用半導体受光素子
JP2006261638A (ja) * 2005-02-21 2006-09-28 Sony Corp 固体撮像装置および固体撮像装置の駆動方法
CN100442530C (zh) * 2005-02-21 2008-12-10 索尼株式会社 固态成像器件及其驱动方法和照相装置
CN101484999B (zh) 2006-07-03 2011-09-14 浜松光子学株式会社 光电二极管阵列
US20080121866A1 (en) * 2006-11-27 2008-05-29 Ping Yuan Avalanche photodiode detector
JP4671981B2 (ja) 2007-03-20 2011-04-20 パナソニック株式会社 光半導体装置
GB201014843D0 (en) * 2010-09-08 2010-10-20 Univ Edinburgh Single photon avalanche diode for CMOS circuits
WO2014097519A1 (ja) * 2012-12-18 2014-06-26 パナソニック株式会社 半導体光検出器
JP6090060B2 (ja) * 2013-08-23 2017-03-08 株式会社豊田中央研究所 シングルフォトンアバランシェダイオード
JP6351097B2 (ja) * 2014-06-20 2018-07-04 国立大学法人静岡大学 電磁波検出素子及び固体撮像装置
WO2016013170A1 (ja) * 2014-07-25 2016-01-28 パナソニックＩｐマネジメント株式会社 フォトダイオード、フォトダイオードアレイ、及び固体撮像素子
JP6738129B2 (ja) * 2015-07-28 2020-08-12 株式会社東芝 光検出器およびこれを用いたライダー装置
WO2017043068A1 (ja) * 2015-09-09 2017-03-16 パナソニックＩｐマネジメント株式会社 固体撮像素子
CN109478578B (zh) * 2016-07-27 2022-01-25 浜松光子学株式会社 光检测装置
JP2017005276A (ja) 2016-09-30 2017-01-05 株式会社豊田中央研究所 シングルフォトンアバランシェダイオード
JP6846648B2 (ja) * 2017-03-21 2021-03-24 パナソニックＩｐマネジメント株式会社 固体撮像素子及びその製造方法
US11978754B2 (en) * 2018-02-13 2024-05-07 Sense Photonics, Inc. High quantum efficiency Geiger-mode avalanche diodes including high sensitivity photon mixing structures and arrays thereof
JP7441086B2 (ja) * 2020-03-23 2024-02-29 株式会社東芝 光検出器、光検出システム、ライダー装置、及び車

Also Published As

Publication number Publication date
US20240121530A1 (en) 2024-04-11
JPWO2020195781A1 (zh) 2020-10-01
CN113614932A (zh) 2021-11-05
US11889215B2 (en) 2024-01-30
US20220014701A1 (en) 2022-01-13
WO2020195781A1 (ja) 2020-10-01
CN113614932B (zh) 2024-01-09
JP7129664B2 (ja) 2022-09-02

Similar Documents

Publication Publication Date Title
US7855407B2 (en) CMOS image sensor and method for manufacturing the same
US11791359B2 (en) Light detecting element and method of manufacturing same
US9214488B2 (en) Solid state imaging device
US6211509B1 (en) Solid-state image sensor
CN107833899B (zh) 固体摄像装置
KR101458052B1 (ko) 혼색 방지 구조를 갖는 시모스 이미지 센서 및 그 제조방법
CN113614932B (zh) 光检测器
US8928041B2 (en) Solid-state imaging device and manufacturing method therefor
JP6406585B2 (ja) 撮像装置
US9773825B2 (en) Solid-state imaging device and method of manufacturing the device
US9437641B2 (en) Solid-state imaging device
US8368164B2 (en) Phototransistor having a buried collector
US8592874B2 (en) Solid state imaging device
US20160079297A1 (en) Imaging device
JP2016092178A (ja) 固体撮像素子
US8334916B2 (en) Solid-state image sensor with reduced signal noise
US20050139943A1 (en) Solid-state image pickup device
CN113614931B (zh) 光检测器
US20220406823A1 (en) Image sensor with photosensitivity enhancement region
JP7199013B2 (ja) 光検出器
WO2019180898A1 (ja) 固体撮像素子

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination