CN117712140A - 具有非均匀间隔的阱的mps二极管及其制造方法 - Google Patents

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Abstract

本公开的各方面一般涉及MPS二极管及其制造方法。MPS二极管包括半导体主体，其包括有源区，其中有源区包括：第一导电类型的漂移区；以及不同于第一导电类型的第二导电类型的多个阱，多个阱相互间隔开，每个阱与漂移区形成相应PN结。MPS二极管还包括金属层组件，其布置在半导体主体的表面上并且包括至少一个金属层，金属层组件与漂移区一起形成多个肖特基接触并且与多个阱形成多个相应欧姆接触。在从有源区的中心向外的方向上，相邻布置的阱之间的间距增大。

Description

具有非均匀间隔的阱的MPS二极管及其制造方法
技术领域
本公开的方面一般涉及MPS二极管和用于制造这样的MPS二极管的方法。
背景技术
图1示出了现有技术已知的混合式PIN肖特基(MPS)二极管100的截面图。MPS二极管100包括衬底101和布置在所述衬底101上的外延层102，它们一起形成半导体主体。外延层102包括漂移区103和多个阱104。漂移区103具有第一导电类型，即漂移区103具有n型掺杂和p型掺杂中的一种。阱104具有不同于第一导电类型的第二导电类型，即，与漂移区103相反的导电类型。
MPS二极管100还包括布置在半导体主体上的金属层组件。在该示例中，金属层组件包括与漂移区103和阱104接触的第一金属层105a。第一金属层105a形成与漂移区103的多个肖特基接触，以及与阱104的多个欧姆接触。金属层组件可以包括第二金属层105b，其布置在第一金属层105a上并且可以形成MPS二极管100的第一端子，该第一端子提供到MPS二极管100的外部电气接入。此外，接触件106被布置在衬底101上，并且可以形成MPS二极管100的第二端子，该第二端子提供到MPS二极管100的外部电气接入。
阱104和漂移区103包括在半导体主体的有源区中。终端区108可以被设置为与有源区相邻，且可以容纳高电场以防止沿有源区的边缘或***发生过早击穿。金属层组件可以例如通过绝缘层107(诸如氧化层)与终端区电绝缘。如本领域技术人员所理解的，可以布置图1中未示出的其它层，例如钝化层。
阱104与漂移区103形成各个PN结。根据施加到第一端子和第二端子的正向电压，MPS二极管100可以在几种模式下操作。在较低电压下，MPS二极管100可在第一模式下操作，所述PN结的耗尽区在相邻阱之间延伸，从而防止或基本上限制肖特基电流从第一金属层105a流向衬底101。在较高电压下，MPS二极管100可在第二模式下操作，其中所述PN结的耗尽区变得较小，从而使得肖特基电流能够从第一金属层105a流向衬底101。
从WO2022/011983A1、US2010/032730A1、JP2010/003841A、US2009/179297A1、WO2016/002057A1和JP6632910B中了解到MPS二极管的其它示例。
MPS二极管的关键参数包括导通状态电压降VF和正向浪涌电流能力IFSM。这两个参数与MPS二极管的功率耗散和功率处理能力特别相关。需要具有相对低的导通状态电压降VF和改进的正向浪涌电流能力IFSM的MPS二极管。
发明内容
本公开的各方面涉及MPS二极管，其中不发生或几乎不发生上述缺点。
下面阐述了本文公开的某些实施例的方面的概述。应当理解，这些方面仅被呈现以向读者提供这些特定实施例的简要概述，并且这些方面不旨在限制本公开的范围。实际上，本公开可以涵盖可能未阐述的各种方面和/或方面的组合。
根据本公开的一个方面，提供了一种MPS二极管。MPS二极管包括半导体主体，其包括有源区，其中有源区包括：第一导电类型的漂移区；以及不同于第一导电类型的第二导电类型的多个阱，所述多个阱相互间隔开，每个阱与漂移区形成相应PN结。MPS二极管还包括金属层组件，其布置在半导体主体的表面上并且包括至少一个金属层，金属层组件与漂移区一起形成多个肖特基接触并且与多个阱形成多个相应欧姆接触。在从有源区的中心向外的方向上，相邻布置的阱之间的间距增大。
申请人已经发现，在已知的MPS二极管中，更靠近有源区的边缘的电流密度通常低于有源区中心的电流密度。由于参与MPS二极管的电流传导的有源区的较小部分，这种效应可能负面地影响导通状态电压VF和/或正向浪涌电流能力IFSM。此外，在装置的一些区域中，可能过早地经受高电流密度的传导，导致局部加热效应，这可能对MPS二极管的长期操作有害。
特别地，发现了由于在有源区的边缘附近产生的电流的贡献，在有源区的中心，PN结上的电压降更高。所述电流不仅向下流向衬底，而且部分地横向流向有源区的中心。结果，沿较长路径产生较高的电压降，导致有源区的边缘附近的PN结具有比有源区的中心附近的PN结更低的电压降。这又使得有源区的边缘附近的相邻阱之间的空间相对更耗尽，从而在有源区的边缘更多地限制肖特基电流。
在根据本公开的MPS二极管中，相邻阱之间的间距被设置为使得该间距从有源区的中心到有源区的边缘增加。换句话说，在有源区的边缘附近的相邻阱之间的间距大于在有源区的中心附近的相邻阱之间的间距。这样做时，尽管有源区的边缘附近的PN结上的电压降较低，但是与中心附近的相邻阱相比，相似的肖特基电流可以在边缘附近的相邻阱之间流动，从而改善电流均匀性，这又可以改善MPS二极管的导通状态电压VF和正向浪涌电流能力IFSM。
多个阱被形成为平行于半导体主体的表面延伸的条带，并且条带在有源区的至少一部分中相对于彼此散开。例如，有源区可以包括内部区域和围绕内部区域的扇出区域，在内部区域中，相邻布置的条带之间的间距基本上恒定(constant)，在扇出区域中，相邻布置的条带之间的间距沿向外的方向增加。在另一实施例中，有源区还可包括围绕扇出区域的外部区域，其中相邻布置的条带之间的间距基本上恒定，并且外部区域中相邻布置的条带之间的间距可大于内部区域中相邻布置的条带之间的间距。
在有源区的边缘处或有源区的边缘附近的相邻布置的阱之间的间距可以比在有源区的中心处或有源区的中心附近的相邻布置的阱之间的间距大至少50％，优选地大至少100％。例如，外部区域中的相邻阱之间的间距可以是内部区域中的相邻阱之间的间距的两倍。
在有源区的中心处或有源区的中心附近的相邻布置的阱之间的间距在1μm至5μm之间的范围内，例如为2μm；并且其中在有源区的边缘处或有源区的边缘附近的相邻布置的阱之间的间距在2μm至10μm之间的范围内，例如为4μm。
漂移区可以包括掺杂区，所述掺杂区围绕多个阱并且具有比漂移区的其余部分中的掺杂浓度大的掺杂浓度。在这种情况下，掺杂区的掺杂剖面(dopant profile)可以使得：对于每对相邻布置的阱，阱之间的掺杂区在施加到MPS二极管的基本相同的电压处变得耗尽。在另一实施例中，掺杂区中的掺杂浓度可以是漂移区的其余部分中的掺杂浓度的至少两倍。
根据相邻布置的阱之间的间距，掺杂区中的掺杂浓度可以从有源区的中心到有源区的边缘减小。特别地，对于具有较大间距的一对阱中的阱，所述阱之间的掺杂区中的掺杂浓度可以较低，而对于具有较小间距的一对阱中的阱，所述阱之间的掺杂区中的掺杂浓度可以较高。
例如，在每对相邻布置的阱中的阱之间的掺杂区可以具有以下掺杂浓度：根据所述阱的间距，该掺杂浓度从掺杂区的中心到掺杂区的边缘减小。
MPS二极管通常可以用作整流器。在这种情况下，例如，MPS二极管可能需要在其正向操作模式下传导相对高的电流，并且应当阻止或基本上限制电流在反向偏置下流动。在反向情况下，如果成对的阱中的一些没有被充分夹断，则可能发生电流泄漏。因此，通过采用上述方法，可以限制反向偏置操作中的泄漏电流。
掺杂区和多个阱均可以从半导体主体的表面延伸，并且掺杂区可以比多个阱延伸到半导体主体中更多，优选地，多至少10％，更优选地多至少20％。
半导体主体还可以包括与有源区相邻布置的终端区。
半导体主体可以包括衬底和布置在衬底上的外延层。有源区和终端区(如果适用的话)可以布置在外延层中。
金属层组件可以形成MPS二极管的第一端子，并且MPS二极管还可以包括布置在衬底上的接触件，所述接触件形成MPS二极管的第二端子。
多个阱中的每个还可以包括子区域，该子区域具有比阱的其余部分更高的掺杂浓度，以实现与金属层组件的欧姆接触。
根据本公开的另一方面，提供了一种用于制造MPS二极管的方法。该方法包括：提供半导体主体，半导体主体包括第一导电类型的漂移区；在掺杂区中形成具有不同于第一导电类型的第二导电类型的多个阱，多个阱相互间隔开，每个阱与漂移区形成相应PN结，其中，在从有源区的中心向外的方向上，相邻布置的阱之间的间距增大；以及在半导体主体的表面上布置金属层组件，金属层组件包括至少一个金属层，其中金属层组件与漂移区一起形成多个肖特基接触，并且与多个阱形成多个相应欧姆接触。多个阱被形成为平行于半导体主体的表面延伸的条带，并且条带在有源区的至少一部分中相对于彼此扇出。
附图说明
接下来，将参考附图更详细地描述本公开，其中：
图1是已知的MPS二极管的截面图；
图2是根据本公开的实施例的MPS二极管的截面图；以及
图3至图5是示出根据本公开的各种实施例的阱和掺杂区的配置的简化顶视图。
具体实施方式
结合附图描述本公开。要强调的是，根据工业中的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可以任意地增加或减小。
在附图中，类似的组件和/或特征可以具有相同的附图标记。此外，相同类型的各种组件可通过在附图标记之后加上破折号和区分类似组件的第二标号来区分。如果在说明书中仅使用第一附图标记，则该描述适用于具有相同第一附图标记的类似组件中的任一个，而与第二附图标记无关。
除非上下文明确要求，否则在整个说明书和权利要求书中，词语“包括”、“包含”等应被解释为包含性的意义，而不是排他性或穷举性的意义；也就是说，在“包括但不限于”的意义上。如本文所使用的，术语“连接”、“耦接”或其任何变型表示两个或更多个元件之间的直接或间接的任何连接或耦接；元件之间的耦接或连接可以是物理的、逻辑的、电磁的或其组合。另外，词语“本文”、“以上”、“以下”和类似含义的词语在用于本申请时是指本申请的整体而不是本申请的任何特定部分。在上下文允许的情况下，在具体实施方式中使用单数或复数的词语也可以分别包括复数或单数。关于两个或多个项目的列表的词语“或”覆盖了该词语的所有以下解释：列表中的任何项目、列表中的所有项目、以及列表中的项目的任何组合。
本文提供的技术的教导可以应用于其他***，而非必要地应用于下面描述的***。以下描述的各种示例的元件和动作可以组合，以提供本技术的进一步实现。本技术的一些替代实施方式不仅可包括除下文所提及的那些实施方式之外的额外元件，而且可包括更少元件。
根据以下详细描述，可以对该技术进行这些和其他改变。尽管本说明书描述了本技术的某些示例，并且描述了所构想的最佳模式，但是无论本说明书显得多么详细，本技术都可以以许多方式来实践。***的细节在其特定实施方式中可以有相当大的变化，同时仍然被本文公开的技术所包含。如上所述，当描述本技术的某些特征或方面时使用的特定术语不应被认为暗示该术语在本文中被重新定义为限于该术语所关联的本技术的任何特定特性、特征或方面。通常，在所附权利要求中使用的术语不应被解释为将技术限制于在说明书中公开的具体示例，除非具体实施方式部分明确地定义了这样的术语。因此，本技术的实际范围不仅包括所公开的示例，而且还包括在权利要求下实践或实现本技术的所有等效方式。
为了减少权利要求的数量，下面以某些权利要求的形式呈现本技术的某些方面，但是申请人构想了任何数量的权利要求形式的本技术的各个方面。
在图2中，示出了根据本公开的实施例的MPS二极管1的截面图。MPS二极管1包括衬底2，该衬底具有形成(例如生长)于其上的外延层3，该外延层包括在MPS二极管1的半导体主体中。外延层包括第一导电类型的漂移区4和第二导电类型的多个阱5，阱形成MPS二极管1的有源区的一部分。衬底2可以具有与漂移区4相同的导电类型并且通常具有比漂移区4大得多的掺杂浓度。在本公开的背景下，第一导电类型可以对应于n型掺杂和p型掺杂中的一种，而第二导电类型可以对应于n型掺杂和p型掺杂中的另一种。
尽管在图2中未示出，但是半导体主体还可以包括在衬底2和外延层3之间的缓冲层，其掺杂浓度通常在衬底2和外延层3的掺杂浓度之间。
金属层组件被布置在半导体主体的顶部，包括第一金属层6a以及可选的，包括第二金属层6b。此外，接触件7布置在衬底2的与外延层3相对的表面处。金属层组件和接触件7可以形成MPS二极管1的各个端子，其使得能够对半导体主体进行外部电气接入。
第一金属层6a被布置成接触漂移区和多个阱。特别地，第一金属层6a与阱5形成多个欧姆接触，并且与阱5之间的漂移区4形成多个肖特基接触，为此，第一金属层6a可以由适于形成所述肖特基接触和欧姆接触的材料或复合材料制成。这种材料或复合物的示例包括用于形成肖特基接触的钛或氮化钛，以及用于形成欧姆接触的硅化镍，但是本公开不限于此。
在一些实施例中，为了改善与金属层组件的欧姆接触，可以在半导体主体的表面处的阱5内形成子区域(未示出)。例如，子区域可以包括具有比阱5的其余部分更高的掺杂浓度的高掺杂区。阱5的典型掺杂浓度例如可以是1e18 cm-3，而子区域的掺杂浓度可以是1e19cm-3或甚至1e20 cm-3。
第二金属层6b是图2所示实施例中的金属层组件的顶层，因此可以形成MPS二极管1的外部接触件，用于对第一金属层6a的外部电气接入。第二金属层6b可以例如由铝、铜、其合金等制成，但是本公开不限于此。尽管图2中示出了两个金属层，但是本公开还设想仅具有第一金属层6a，或者具有可以由与第一金属层6a和第二金属层6b相同或不同的材料构成的两个以上的金属层。
接触件7可形成MPS二极管1的另一个外部接触件，并且例如可由钛、镍、银、它们的合金等制成。尽管在图2中示出了一层，但是在一些实施例中，接触件7可以包括多个层，即金属层堆叠件。例如，接触件7可包括与衬底2接触的包括镍硅合金的第一层，以及与第一层接触的包括钛、镍、银、其合金等的第二层。
在漂移区4中，掺杂区10可以被设置为围绕多个阱5中的每个，并且可以具有大于漂移区10的其余部分的掺杂浓度。掺杂区10与阱5从半导体主体的相同的表面延伸，并且可以例如比阱5延伸进半导体主体中多至少10％。此外，掺杂区10具有第一导电类型，并且因此可以与多个阱5中的每个形成PN结。
将参考图3至图5进一步详述图2中相邻布置的阱5之间的相对间距。
在图3中，示出了根据本公开的实施例的图2的简化局部顶视图。特别地，为了方便起见，仅示出了阱5。在该实施例中，阱5在半导体主体中形成为平行的条带。为了说明的目的，图3中仅示出了八个阱5。然而，MPS二极管1可以包括多于八个阱，例如多于100个阱或者甚至多于1000个阱。
在图3所示的实施例中，相邻阱之间的间距从有源区的中心到有源区的边缘增加。特别地，第一组11a被示出为具有第一间距d1，与第一组11a相邻的第二组11b被示出为具有第二间距d2，与第二组11b相邻的第三组11c被示出为具有第三间距d3。根据本公开，第三间距d3可大于第二间距d2，第二间距d2可大于第一间距d1。尽管图3示出了三组11a至11c，但是本公开还设想了仅具有两个组或具有多于三个组。根据本公开，在有源区的边缘附近的相邻阱5之间的间距大于有源区的中心附近的相邻阱5之间的间距。此外，每组可包括任意数量的阱5，但优选地，第一组11a(即，中心部分)可包括阱5的总数的40％至60％，例如约50％。
在图4和图5中，示出了根据本公开的实施例的图2的MPS二极管1的简化局部顶视图。再次，为了方便，仅示出了阱5。
如图4所示，阱5可以被形成为同心形状。例如，可以采用如图4所示的矩形形状。然而，可以使用任何同心形状，例如任何其他多边形形状或椭圆形(例如，圆形)形状。沿所述阱的圆周的相邻阱5之间的间距可以基本上恒定。
与图3类似，在图4所示的实施例中，可以形成多个组11a至11c(例如，两个或更多组)，其中每对相邻布置的阱5具有相应的间距。因此，尽管图4示出了具有第一间距d1、第二间距d2和第三间距d3的单对阱5，但是可以存在具有这种间距的多个阱5。
尽管在图3和4中，同一对相邻布置的阱5之间的间距沿它们延伸的方向基本上保持恒定，但情况不必如此。例如，如图5所示，阱5可以形成为条带，并且有源区可以包括其中条带具有第一间距d1的内部区域12a和其中条带具有可变的、增加的间距的扇出区域12b。可选地，有源区还可以包括外部区域12c，其中条带具有大于第一间距d1的第二间距d2。在扇出区域12b中，间距可以沿向外方向从第一间距d1增大至第二间距d2。
再次参考图2，漂移区4可以包括掺杂区10，其具有比漂移区4的其余部分更高的掺杂浓度。在一些实施例中，掺杂区10可以具有横向掺杂剖面，其中掺杂浓度根据所述掺杂区10中的相邻阱之间的间距从有源区的中心到有源区的边缘减小。特别地，掺杂区10的掺杂剖面可以使得对于每对相邻布置的阱5中的阱，所述阱之间的掺杂区10在施加到MPS二极管的基本相同的电压处耗尽。
特别地，当阱5之间的间距较大时，PN结的耗尽区需要延伸以夹断(pinch off)所述相邻阱5之间的漂移区的对应部分的程度较大。为此，具有较大间距的阱5之间的掺杂浓度可以低于具有较小间距的阱5之间的掺杂浓度。例如，在图3中，在具有第三间距d3的阱之间的掺杂区10的掺杂浓度可以低于在具有第一间距d1或第二间距d2的阱之间的掺杂区10的掺杂浓度。这可以类似地应用于图4和图5中的实施例。
在示例中，根据掺杂剖面，漂移区4可具有约1e16 cm-3的掺杂浓度，而掺杂区7可具有在从1e16 cm-3到1e17 cm-3的范围的掺杂浓度。根据阱5之间的间距从有源区的中心到边缘变化，掺杂剖面可以形成为连续的，或者可以包括一个或多个台阶。
MPS二极管1还可以包括与有源区相邻的终端区，并且在该终端区中布置有第二导电类型的终端区域9。终端区可以被配置为容纳相对高的电场，以防止或限制在MPS二极管1中沿着有源区的边缘发生击穿。终端区域9可以通过绝缘层8(例如氧化层)与金属层组件电绝缘。掺杂区10可以与终端区间隔开，并且特别是与终端区域9间隔开，但是它也可以延伸跨越有源区的整个区域。终端区域9可以被形成为具有围绕半导体主体中的有源区的闭环形状。终端区域9可以例如具有在1e17 cm-3至1e18 cm-3之间的范围内的掺杂浓度。
尽管图2中的终端区被示为包括终端区域9，但是可以使用多个终端区域。本领域技术人员可以理解，在终端区中可以使用各种类型的终端结构来代替图2所示的结构。例如，代替单区结终端扩展(JTE)，可以使用双区JTE、处于浮动电位的保护环等。本公开不限于终端区中的任何特定类型的终端结构。
MPS二极管1的制造方法可以如下。首先，提供半导体主体，例如其上生长外延层3的衬底2。外延层3可以包括或限定第一导电类型的漂移区4。可以使用如上所述的一个或多个掩模层将掺杂区10注入半导体主体中，特别是外延层3中，掩模层被图案化以形成掺杂区10的期望形状和位置。在(一个或多个)注入步骤之后，可以再次去除所述掩模层。可以通过另一注入步骤，使用限定阱5的期望形状和位置的另一图案化掩模层来提供阱5，并且可以在另一注入步骤之后再次去除另一图案化掩模层。之后，金属层组件可以被布置在半导体主体的顶部。接触件7可以与半导体主体一起设置，或者可以在上述步骤中的任何步骤之后布置。该方法还可以包括，在布置金属层组件之前，通过又一注入步骤，使用限定终端区域9的期望形状和位置的又一图案化掩模层，形成终端区域9，以及在半导体主体的一部分的顶部上布置绝缘层8，用于将金属层组件与终端区电绝缘。
如本领域技术人员将理解的，可以包括另外的步骤，诸如在衬底2和外延层3之间设置缓冲层、设置覆盖金属层组件的一部分的钝化层等。
以上随后的描述仅提供了优选的(一个或多个)示例性实施例，并且不旨在限制本公开的范围、适用性或配置。相反，随后对优选的(一个或多个)示例性实施例的描述将为本领域技术人员提供用于实现本公开的优选示例性实施例的使能描述，应当理解，在不脱离由随附权利要求限定的本公开的范围的情况下，可以对元件的功能和布置进行各种改变(包括来自不同实施例的特征的修改和/或组合)。

Claims (15)

1.一种混合式PIN肖特基二极管(1)，包括：
半导体主体，其包括有源区，其中所述有源区包括：
第一导电类型的漂移区(4)；以及
不同于所述第一导电类型的第二导电类型的多个阱(5)，所述多个阱(5)相互间隔开，每个阱(5)与所述漂移区(4)形成相应PN结；以及
金属层组件(6a，6b)，其布置在所述半导体主体的表面上并且包括至少一个金属层，所述金属层组件(6a，6b)与所述漂移区(4)一起形成多个肖特基接触并且与所述多个阱(5)形成多个相应欧姆接触，其中，在从所述有源区的中心向外的方向上，相邻布置的阱(5)之间的间距增大，
其特征在于，所述多个阱(5)被形成为平行于所述半导体主体的所述表面延伸的条带，并且所述条带在所述有源区的至少一部分中扇出。
2.根据权利要求1所述的混合式PIN肖特基二极管(1)，其中所述有源区包括内部区域(12a)以及围绕所述内部区域的扇出区域(12b)，在所述内部区域中，相邻布置的条带之间的间距实质上是恒定的，在所述扇出区域中，相邻布置的条带之间的间距在所述向外的方向上增加。
3.根据权利要求2所述的混合式PIN肖特基二极管(1)，其中所述有源区还包括围绕所述扇出区域(12b)的外部区域(12c)，在所述外部区域(12c)中，相邻布置的条带之间的间距实质上是恒定的，其中所述外部区域(12c)中相邻布置的条带之间的间距大于所述内部区域(12a)中相邻布置的条带之间的间距。
4.根据前述权利要求中任一项所述的混合式PIN肖特基二极管(1)，其中在所述有源区的边缘处或所述有源区的边缘附近的相邻布置的阱(5)之间的间距比在所述有源区的中心处或所述有源区的中心附近的相邻布置的阱(5)之间的间距大至少50％，优选地大至少100％。
5.根据前述权利要求中任一项所述的混合式PIN肖特基二极管(1)，其中在所述有源区的中心处或所述有源区的中心附近的相邻布置的阱(5)之间的间距在1μm至5μm之间的范围内，例如为2μm；并且其中在所述有源区的边缘处或所述有源区的边缘附近的相邻布置的阱(5)之间的间距在2μm至10μm之间的范围内，例如为4μm。
6.根据前述权利要求中任一项所述的混合式PIN肖特基二极管(1)，其中所述漂移区(4)包括掺杂区(10)，所述掺杂区围绕所述多个阱(5)并且具有比所述漂移区(4)的其余部分中的掺杂浓度大的掺杂浓度，其中所述掺杂区(10)的掺杂剖面使得：对于每对相邻布置的阱(5)中的各个阱(5)，所述各个阱(5)之间的掺杂区(10)在施加到所述混合式PIN肖特基二极管(1)的实质上相同的电压处变得耗尽。
7.根据权利要求6所述的混合式PIN肖特基二极管(1)，其中根据相邻布置的阱(5)之间的间距，所述掺杂区(10)中的掺杂浓度从所述有源区的中心到所述有源区的边缘减小。
8.根据权利要求6或7所述的混合式PIN肖特基二极管(1)，其中所述掺杂区(10)中的掺杂浓度是所述漂移区(4)的其余部分中的掺杂浓度的至少两倍。
9.根据权利要求6至8中任一项所述的混合式PIN肖特基二极管(1)，其中所述掺杂区(10)和所述多个阱(5)均从所述半导体主体的所述表面延伸，并且其中，所述掺杂区(10)比所述多个阱(5)延伸到所述半导体主体中更多。
10.根据权利要求9所述的混合式PIN肖特基二极管(1)，其中所述掺杂区(10)比所述多个阱(5)延伸进所述半导体主体中多至少10％，优选地多至少20％。
11.根据前述权利要求中任一项所述的混合式PIN肖特基二极管(1)，其中所述半导体主体还包括与所述有源区相邻布置的终端区。
12.根据前述权利要求中任一项所述的混合式PIN肖特基二极管(1)，其中所述半导体主体包括衬底(2)和布置在所述衬底上的外延层(3)，其中所述有源区以及在适用情况下的所述终端区布置在所述外延层(3)中。
13.根据权利要求12所述的混合式PIN肖特基二极管(1)，其中所述金属层组件(6a，6b)形成所述混合式PIN肖特基二极管(1)的第一端子，并且其中所述混合式PIN肖特基二极管(1)还包括布置在所述衬底(2)上的接触件(7)，所述接触件(7)形成所述混合式PIN肖特基二极管(1)的第二端子。
14.根据前述权利要求中任一项所述的混合式PIN肖特基二极管(1)，其中所述多个阱(5)中的每个还包括子区域，所述子区域具有比所述阱(5)的其余部分更高的掺杂浓度，以实现与所述金属层组件(6a，6b)的欧姆接触。
15.一种制造混合式PIN肖特基二极管(1)的方法，所述方法包括：
提供半导体主体，所述半导体主体包括第一导电类型的漂移区(4)；
在所述漂移区(4)中形成具有不同于所述第一导电类型的第二导电类型的多个阱(5)，所述多个阱(5)相互间隔开，每个阱(5)与所述漂移区(4)形成相应PN结，其中，在从有源区的中心向外的方向上，相邻布置的阱(5)之间的间距增大；以及
在所述半导体主体的表面上布置金属层组件(6a，6b)，所述金属层组件(6a，6b)包括至少一个金属层，其中所述金属层组件(6a，6b)与所述漂移区(4)一起形成多个肖特基接触，并且与所述多个阱(5)形成多个相应欧姆接触，
其特征在于，所述多个阱(5)被形成为平行于所述半导体主体的所述表面延伸的条带，并且所述条带在所述有源区的至少一部分中扇出。
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