CN117690904A - 反熔丝阵列及存储器 - Google Patents

Abstract

本公开实施例涉及存储器领域，提供一种反熔丝阵列及存储器。反熔丝阵列包括：至少一列沿第一方向排布的第一有源区，第一有源区的端部具有第一凹陷，第一有源区包括位于第一凹陷在第三方向上的两侧的第一编程区与第二编程区；至少一列沿第一方向排布的第二有源区，第二有源区的端部具有第二凹陷，第二有源区包括位于第二凹陷在第三方向上的两侧的第三编程区与第四编程区；第二编程区的位于第二凹陷内，第三编程区的位于第一凹陷内；编程栅线，编程栅线覆盖一列第一有源区中的每一第一编程区以及第二编程区，且编程栅线还覆盖一列第二有源区中的每一第三编程区以及第四编程区。该反熔丝阵列至少可以提升存储器的存集成度以及编程成功率。

Description

反熔丝阵列及存储器

技术领域

本公开实施例涉及存储器领域，特别涉及一种反熔丝阵列及存储器。

背景技术

随着微电子技术的不断进步与发展，存储器的类型越来越多，目前的存储器类型主要分为RAM(Ramdom Access Memory，随机存取存储器)和ROM(Read Only Memory，只读存储器)两种类型。在很多应用场合，由于部分数据，例如电脑的缓存或者内存这些数据不需要长期保存，易失存储器(例如RAM)具有掉电后数据消失的特性(易失性)，但常规的非易失存储器的结构比较复杂，且成本较高。因此，选择OTP(one-Time programmable，一次性可编程)存储器不仅提供低功耗性能的同时，而且可以满足非易失存储器的要求。一次性可编程存储器可以包括熔丝型FPGA(Field Programmable Gate Array，现场可编辑门阵列)或者反熔丝型FPGA。

熔丝(Fuse)编程技术是用熔丝作为开关元件，这些开关元件平时(在未编程时)处于连通状态，加电编程时，在不需要连接处将熔丝熔断，保留在器件内的熔丝模式决定相应器件的逻辑功能。反熔丝(Anti-fuse)编程技术也称熔通编程技术，这类元件是用反熔丝作为开关元件。这类开关元件在未编程时处于开路状态，编程时，在需要连接处的逆熔丝开关元件两端加上编程电压，逆熔丝将由高阻抗变为低阻抗，实现两点间的连接，编程后器件内的反熔丝模式决定相应器件的逻辑功能。

其中，反熔丝型FPGA以其非易失性、功耗低、集成度高、性能稳定、抗总剂量等优点得到了越来越广泛的关注。然而反熔丝阵列的集成度以及编程成功率仍有进步空间。

发明内容

本公开实施例提供一种反熔丝阵列及存储器，至少有利于提升存储器的集成度以及编程成功率。

根据本公开一些实施例，本公开实施例一方面提供一种反熔丝阵列，包括：至少一列沿第一方向排布的第一有源区，第一有源区沿第二方向延伸，第一有源区的端部具有第一凹陷，第一有源区包括位于第一凹陷在第三方向上的两侧的第一编程区与第二编程区；至少一列沿第一方向排布的第二有源区，第二有源区沿第二方向延伸，第二有源区的端部具有第二凹陷，第二有源区包括位于第二凹陷在第三方向上的两侧的第三编程区与第四编程区；第二编程区至少部分位于第二凹陷内，第三编程区至少部分位于第一凹陷内；编程栅线，编程栅线沿第一方向延伸，编程栅线覆盖一列第一有源区中的每一第一编程区以及第二编程区，且编程栅线还覆盖一列第二有源区中的每一第三编程区以及第四编程区；其中，第一方向与第二方向和第三方向均相交，第二方向与第三方向相互垂直。

在一些实施例中，第一方向与第三方向的夹角的取值范围为[20°，70°]。

在一些实施例中，沿第三方向，第一有源区的宽度与第二有源区的宽度相等。

在一些实施例中，沿第三方向，第一编程区的宽度大于第二编程区的宽度；沿第三方向，第四编程区的宽度大于第三编程区的宽度。

在一些实施例中，第二编程区的宽度与第三编程区的宽度相等；第一编程区的宽度与第四编程区的宽度相等。

在一些实施例中，沿第三方向，第二编程区的宽度与第一有源区的宽度的比值范围为1/15～1/5。

在一些实施例中，第一有源区还包括：第一沟道区以及位于第一沟道区两侧的第一源漏区以及第二源漏区；第二有源区还包括：第二沟道区以及位于第二沟道区两侧的第三源漏区以及第四源漏区；反熔丝阵列还包括：第一栅线，第一栅线沿第一方向延伸，第一栅线覆盖一列第一有源区中的每一第一沟道区；第二栅线，第二栅线沿第一方向延伸，第二栅线覆盖一列第二有源区中的每一第二沟道区。

在一些实施例中，第一有源区还包括：第三沟道区、位于第三沟道区两侧的第五源漏区与第六源漏区、以及第三凹陷，第三凹陷位于第一凹陷相对的第一有源区的端部。

在一些实施例中，第一有源区包括位于第三凹陷在第三方向上的两侧的第五编程区以及第六编程区，第五编程区与第二编程区相对。

在一些实施例中，沿第三方向，第五编程区的宽度小于第六编程区的宽度。

在一些实施例中，第一有源区的平面形状为中心对称图形。

在一些实施例中，第二有源区还包括：第四沟道区、位于第四沟道区两侧的第七源漏区与第八源漏区、以及第四凹陷；第二有源区的平面形状为中心对称图形。

在一些实施例中，第一有源区与第二有源区具有相同的形状和尺寸。

在一些实施例中，第一沟道区与第三沟道区之间的第二源漏区以及第五源漏区之间电连接，第二源漏区与第五源漏区共同构成位线连接区。

在一些实施例中，沿第四方向，第一有源区包括中心区以及***区，第一编程区位于***区，第四方向平行于第一有源区表面且与第一方向相互垂直；沿第三方向，相邻的***区之间的间距与相邻的中心区之间的间距相同。

在一些实施例中，第一有源区还包括：第一栅介质层以及第二栅介质层，第一栅介质层位于***区，第二栅介质层位于中心区，第一栅介质层的厚度小于第二栅介质层的厚度。

根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括上述实施例中任一项所述的反熔丝阵列。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的技术方案中，第一有源区包括位于第一凹陷在第三方向上的两侧的第一编程区与第二编程区，第二有源区包括位于第二凹陷在第三方向上的两侧的第三编程区与第四编程区，与一个有源区仅有一个编程区相比，可以增加编程区的编程面积，从而提高编程成功率。第二编程区至少部分位于第二凹陷内，第三编程区至少部分位于第一凹陷内，即在相同的器件面积内，第一有源区与第二有源区之间通过第一凹陷与第二凹陷实现卡合，可以提高空间利用率，进而可以增加单位面积器件内的反熔丝数量，从而提高编程成功率；还可以实现密集堆叠，减少或避免第一有源区以及第二有源区的编程区的曝光时失真，使第一有源区以及第二有源区扩大达到目标值，扩大空间利用率，实现器件的微缩化。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为反熔丝阵列的一种结构示意图；

图2为反熔丝阵列的另一种结构示意图；

图3为本公开一实施例提供的反熔丝阵列的一种结构示意图；

图4为本公开一实施例提供的反熔丝阵列的一种局部结构示意图；

图5为本公开一实施例提供的反熔丝阵列的一种剖面结构示意图；

图6为本公开一实施例提供的第一有源区的一种结构示意图；

图7为本公开一实施例提供的第一有源区的一种剖面结构示意图；

图8为本公开一实施例提供的第二有源区的一种结构示意图；

图9为本公开一实施例提供的反熔丝阵列的一种反熔丝电路图；

图10～图13为本公开一实施例提供的反熔丝阵列的制备方法各步骤对应的结构示意图。

具体实施方式

图1为反熔丝阵列的一种结构示意图；图2为反熔丝阵列的另一种结构示意图，图1为进行刻蚀形成有源区的前期结构示意图，图2为形成反熔丝阵列的实际结构示意图。当前，参考图1和图2，反熔丝阵列包括至少一列沿第一方向Y排布的第一有源区1，第一有源区1沿第二方向X延伸，第一有源区11的端部具有第一编程区18；至少一列沿第一方向Y排布的第二有源区2，第二有源区2沿第二方向X延伸，第一有源区2的端部具有第二编程区28；其中，第一方向Y与第二方向X垂直；沿第一方向Y，第一编程区18的宽度小于第一有源区1的宽度，位于相邻第一编程区18之间的凹陷17的宽度大于位于相邻第一有源区1之间的凹陷17的宽度，当对原始基底进行刻蚀形成凹陷17以及间隔排列的第一有源区1时，由于宽度差的不同导致形成的反熔丝阵列存在刻蚀负载效应，即在图2中所示的反熔丝阵列的局部G处，第一编程区18的轮廓出现曝光失真(轮廓缩小、圆滑化)，减小了第一有源区1的面积。同理，第二有源区2的第二编程区28同样存在由于负载效应导致的曝光失真，减小了第二有源区2的面积。另外，当前的反熔丝阵列还存在集成度以及编程成功率欠佳的问题。

本公开实施例提供一种反熔丝阵列及存储结构，反熔丝阵列通过设置第一有源区具有第一凹陷，第二有源区具有第二凹陷，且位于第一凹陷一侧的第二编程区至少部分位于第二凹陷内，位于第二凹陷一侧的第三编程区至少部分位于第二凹陷内，实现第一有源区与第二有源区的卡合，可以提高空间利用率，进而可以增加单位面积器件内的反熔丝数量，从而提高编程成功率；第一有源区与第二有源区之间通过第一凹陷和第二凹陷进行卡接，可以减小或避免由于刻蚀负载效应导致的编程区轮廓失真(如图1-2所示)，同时，可以实现密集堆叠，实现器件的微缩化。此外，第一有源区包括位于第一凹陷在第三方向上的两侧的第一编程区与第二编程区，第二有源区包括位于第二凹陷在第三方向上的两侧的第三编程区与第四编程区，与一个有源区仅有一个编程区相比，可以增加编程区的编程面积，从而提高编程成功率。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图3为本公开一实施例提供的反熔丝阵列的一种结构示意图；图4为本公开一实施例提供的反熔丝阵列的一种局部结构示意图；图5为本公开一实施例提供的反熔丝阵列的一种剖面结构示意图；图6为本公开一实施例提供的第一有源区的一种结构示意图；图7为本公开一实施例提供的第一有源区的一种剖面结构示意图；图8为本公开一实施例提供的第二有源区的一种结构示意图；图9为本公开一实施例提供的反熔丝阵列的一种反熔丝电路图。

根据本公开一些实施例，参考图3～图8，本公开实施例一方面提供一种反熔丝阵列，包括：至少一列沿第一方向M排布的第一有源区11，第一有源区11沿第二方向X延伸，第一有源区11的端部具有第一凹陷101，第一有源区11包括位于第一凹陷101在第三方向Y上的两侧的第一编程区161与第二编程区162；至少一列沿第一方向M排布的第二有源区12，第二有源区12沿第二方向X延伸，第二有源区12的端部具有第二凹陷102，第二有源区12包括位于第二凹陷102在第三方向Y上的两侧的第三编程区163与第四编程区164；第二编程区162至少部分位于第二凹陷102内，第三编程区163至少部分位于第一凹陷101内；编程栅线13，编程栅线13沿第一方向M延伸，编程栅线13覆盖一列第一有源区11中的每一第一编程区161以及第二编程区162，且编程栅线13还覆盖一列第二有源区12中的每一第三编程区163以及第四编程区164；其中，第一方向M与第二方向X和第三方向Y均相交，第二方向X与第三方向Y相互垂直。

在一些实施例中，第一方向M与第三方向Y的夹角α的取值范围为[20°，70°]，可选地，第一方向M与第三方向Y的夹角α的取值范围为[30°，60°]。夹角α具体可以为30°、42°、45°、51°或者58°等。由于第一有源区11的第一凹陷101与第二有源区12的第二凹陷102相互卡合，且第一有源区11的第二编程区162至少部分位于第二凹陷102内，第二有源区12的第三编程区163位于第一凹陷101内，且第一编程区161与第二编程区162的侧面齐平，为实现第一有源区11以及第二有源区12的最大面积，将一列第一有源区11沿第一方向M间隔排布，即两个第一有源区11与同一个第二有源区12相对，且沿第二方向X上，相邻的第一有源区11之间的错开间距等于第三编程区163位于第一凹陷101内的宽度。同理，两个第二有源区12域同一个第一有源区11相对，且沿第二方向X上，相邻的第二有源区12之间的错开间距等于第二编程区162位于第二凹陷102内的宽度。如此，可以沿第一方向M上，每一第一有源区11可以与一个第二有源区12相互卡合，减少用于隔离的浅沟槽隔离结构的所占比例，在单位面积的衬底上，可以增加第一有源区11以及第二有源区12的数量，增加反熔丝单元的数量，可以使反熔丝阵列中的反熔丝结构从8F堆叠转变为6F堆叠，密集堆叠使的空间利用率大大提高，相同面积下可以放置更多的反熔丝单元，实现存储器的集成度的提升以及存储器的微缩。其中，F指在给定工艺条件下可获得的最小图案尺寸。

在一些实施例中，第一有源区11与第二有源区12具有相同的形状和尺寸。如此，形成第一有源区11和第二有源区12的工艺可以在同一工艺制备，简化整个生产制备工艺的步骤难度，且可以减少用于形成第一有源区11与第二有源区12的掩膜版以及设备的数量，有利于降低生产成本。第一有源区11与第二有源区12具有相同的形状和尺寸，即可以将第一有源区11和第二有源区12可以视为同一有源区结构，在进行有源区的排列时，可以避免由于形状或者尺寸的不同导致的空间利用率降低，从而增加反熔丝单元的数量，进而提升存储器的集成度以及实现存储器的微缩化。第一有源区11与第二有源区12具有相同尺寸可以至少包括：沿第三方向Y，第一有源区11的宽度与第二有源区12的宽度相等；沿第二方向X，第一有源区11的长度与第二有源区12的长度相等；沿第三方向Y，第二编程区162的宽度与第三编程区163的宽度相等；第一编程区161的宽度与第四编程区164的宽度相等。第一有源区11与第二有源区12具有相同的形状可以至少包括：第一有源区11经过任意的旋转后可以与第二有源区12重叠，或者第一有源区11在基底100上的正投影与第二有源区12在基底100上的正投影重叠。

在一些实施例中，第一有源区11的第一编程区161以及第二编程区162均作为编程的区域，且编程栅线13与第一编程区161以及第二编程区162均电连接，第一编程区161以及第二编程区162上的栅介质层均可以成为栅氧击穿层，形成电阻性连接，组成导通电阻，即可以通过第一编程区161或者第二编程区162进行数据写入。与仅有一个编程区相比，两个编程区(第一编程区161以及第二编程区162)可以增加编程成功率。当其中一个编程区具有问题时，另一编程区可以发挥作用，继续作为编程区，保证数据的写入以及读取。第二有源区12的第三编程区163以及第四编程区164的作用与第一编程区161以及第二编程区162的作用以及效果相同，在这里不过多赘述。

在一些实施例中，沿第三方向Y，第一编程区161的宽度大于第二编程区162的宽度；沿第三方向Y，第四编程区164的宽度大于第三编程区163的宽度。如此，宽度较小的第二编程区162以及第三编程区163具有较小的编程面积，位于第二编程区162以及第三编程区163上的栅介质层的面积也就越小，从而可以具有较小的编程电压，从而使栅氧层击穿几率上升，从而提高编程成功率，较大的第一编程区161以及第四编程区164与较小的第一编程区161以及第三编程区163均可以作为编程区域，增加反熔丝结构的编程面积，从而提高编程成功率。此外，宽度较小的第二编程区162位于第二凹陷102内，宽度较小的第三编程区163位于第一凹陷101内，刻蚀形成的第一凹陷101和第二凹陷102面积或者宽度也会较小，从而保证剩余的编程区域的面积较大，进而保证编程成功率。刻蚀去除的第一有源区11或者第二有源区12的面积较小，所需的时间以及成本也会降低，达到存储器成本降低的目的。在另一些实施例中，沿第三方向Y，第一编程区161的宽度大于第二编程区162的宽度；沿第三方向Y，第四编程物的宽度小于第三编程区163的宽度。在又一些实施例中，沿第三方向Y，第一编程区161的宽度小于第二编程区162的宽度；沿第三方向Y，第四编程物的宽度大于第三编程区163的宽度。在再一些实施例中，沿第三方向Y，第一编程区161的宽度小于第二编程区162的宽度；沿第三方向Y，第四编程区164的宽度小于第三编程区163的宽度。

在一些实施例中，沿第三方向Y，第二编程区162的宽度与第一有源区11的宽度的比值范围为1/15～1/5。第一编程区161的宽度设置较小时，第二编程区162可编程的面积较小，位于第二编程区162上的栅介质层的面积也就越小，从而可以获取较小的编程电压，从而使栅氧层击穿几率上升，从而提高编程成功率，但第二编程区162的宽度设置小于第一有源区11的宽度的1/15时，一方面，制备第二编程区162的工艺难度较高；另一方面，第二编程区162过细有可能在使用过程中发生坍塌，从而影响存储器的稳定性。当第二编程区162的宽度设置较大时，刻蚀形成的第二凹陷102的面积较大，降低了编程面积，降低了编程成功率，而且编程电压较大，进一步降低编程成功率。

在一些实施例中，第一有源区11还包括：第一沟道区112以及位于第一沟道区112两侧的第一源漏区111以及第二源漏区；第二有源区12还包括：第二沟道区122以及位于第二沟道区122两侧的第三源漏区121以及第四源漏区；反熔丝阵列还包括：第一栅线141，第一栅线141沿第一方向M延伸，第一栅线141覆盖一列第一有源区11中的每一第一沟道区112；第二栅线142，第二栅线142沿第一方向M延伸，第二栅线142覆盖一列第二有源区12中的每一第二沟道区122。第一栅线141的材料为半导体材料或者金属。第二栅线142的材料为半导体材料或者金属。其中，半导体材料可以为掺杂多晶硅，掺杂元素与相邻接的沟道区的掺杂元素相同；金属材料可以为钨或者氮化钛等之中的任一者。

第一有源区11中，第一沟道区112与位于第一沟道区112两侧的第一源漏区111以及第二源漏区构成第一选择晶体管，第一编程区161以及第二编程区162与第一源漏区111电连接，与编程栅线13共同构成第一反熔丝存储单元。具体地，在一些实施例中，第一源漏区111可以作为第一选择晶体管的源区，第二源漏区可以作为第一选择晶体管的漏区。第一选择晶体管与第一反熔丝存储单元构成第一反熔丝单元。

在一些实施例中，第一沟道区112中的掺杂离子类型可以与第一源漏区111以及第二源漏区中的掺杂离子类型相同，从而构成无结晶体管，且第一编程区161以及第二编程区162中的掺杂离子类型与第一源漏区中的掺杂离子类型相同，从而使得第一沟道区112导通时，第一沟道区112中的载流子可以传输至第一编程区161中。在另一些实施例中，第一沟道区112中的掺杂离子类型也可以与第一源漏区111以及第二源漏区中的掺杂离子类型不同，构成有结晶体管。

同理，第二有源区12的第二沟道区122与位于第二沟道区122两侧的第三源漏区121以及第四源漏区构成第二选择晶体管，第三编程区163以及第四编程区164与第三源漏区121电连接，与编程栅线13共同构成第二反熔丝存储单元。第二选择晶体管与第二反熔丝存储单元构成第二反熔丝单元。

在一些实施例中，反熔丝阵列包括多个第一反熔丝单元和第二反熔丝单元，反熔丝单元还包括基底100以及浅沟槽隔离结构105，第一有源区11以及第二有源区12位于基底表面；浅沟槽隔离结构105位于第一有源区11与第二有源区12之间，以及相邻的第一有源区11之间、相邻的第二有源区12之间。基底100的材料可以为单晶硅、多晶硅、无定型硅、锗硅化合物、碳化硅等材料。浅沟槽隔离结构105的材料可以包括氧化硅、氮化硅或者氮氧化硅等绝缘材料，用于保证第一有源区11与第二有源区12的隔离，以及相邻的第一有源区11之间、相邻的第二有源区12之间的隔离。

在一些实施例中，第一有源区11还包括：第三沟道区114、位于第三沟道区114两侧的第五源漏区与第六源漏区115、以及第三凹陷103，第三凹陷103位于第一凹陷101相对的第一有源区11的端部。第一有源区11包括位于第三凹陷103在第三方向Y上的两侧的第五编程区165以及第六编程区166，第五编程区165与第二编程区162相对。沿第三方向Y，第五编程区165的宽度小于第六编程区166的宽度。第三沟道区114、第六源漏区115以及第五源漏区的设置与第一沟道区112、第一源漏区111以及第二源漏区的设置相同，且第三沟道区114与位于第三沟道区114两侧的第五源漏区以及第六源漏区115构成第三选择晶体管，第五编程区165以及第六编程区166与第六源漏区115电连接，与另一根编程栅线13共同构成第三反熔丝存储单元。第三选择晶体管与第二反熔丝存储单元构成第三反熔丝单元。

在一些实施例中，第一有源区11的平面形状为中心对称图形。即第一有源区11经过平面旋转一定角度可以与原第一有源区11的图形重叠。如此，可以设置第二方向X上，第一有源区11的两侧可以分别与一个第二有源区12进行卡合，从而提高空间利用率，提高存储器件的集成度。

同理，第二有源区12还包括：第四沟道区124、位于第四沟道区124两侧的第七源漏区与第八源漏区125、以及第四凹陷104；第二有源区12的平面形状为中心对称图形，从而提高存储器件的集成度。

在一些实施例中，在第一有源区11中，第一沟道区112与第三沟道区114之间的第二源漏区以及第五源漏区之间电连接，第二源漏区与第五源漏区共同构成第一位线连接区113；类似地，在第二有源区12中，第二沟道区122与第四沟道区124之间的第四源漏区以及第七源漏区共同构成第二位线连接区123。反熔丝阵列还包括多条位线，每条位线与位于同一行的第一位线连接区113和第二位线连接区123对应电连接。在本公开中，一列第一有源区中的第i个第一有源区11(或第一位线连接区113)与一列第二有源区中的第i个第二有源区12(或第二位线连接区123)位于同一行，其中，i为正整数。例如，位线通过第一位线接触插塞151与第一位线连接区113进行电连接，通过第二位线接触插塞152与第二位线连接区123进行电连接。第一有源区11的第一选择晶体管与第二选择晶体管共用位线，第二有源区12的第三选择晶体管与第四选择晶体管共用位线，可以通过共用位线提高存储器件的集成度。

在一些实施例中，反熔丝阵列还包括：第三栅线143，第三栅线143沿第一方向M延伸，第三栅线143覆盖一列第一有源区11中的每一第三沟道区114；第四栅线144，第四栅线144沿第一方向M延伸，第四栅线144覆盖一列第二有源区12中的每一第四沟道区124。

在一些实施例中，沿第四方向N，第一有源区11包括中心区O以及***区P，第一编程区161位于***区P，第四方向N平行于第一有源区11表面且与第一方向M相互垂直；沿第三方向Y，相邻的***区P之间的间距与相邻的中心区O之间的间距相同。如此，可以避免相邻编程区之间的凹陷的宽度与位于相邻第一有源区之间的凹陷的宽度差导致形成的反熔丝阵列存在刻蚀负载效应，进而使第一有源区的面积最大化。

反熔丝单元根据栅线结构的电极材料的不同可以为扩散/多晶反熔丝、多晶/多晶反熔丝、金属/硅化物反熔丝以及金属/金属反熔丝；根据栅介质层的材料的不同可以为多晶硅反熔丝、ONO反熔丝、NO反熔丝、O反熔丝、非晶硅(a-Si)反熔丝以及栅氧化层反熔丝。其中，O代表氧化物，N代表氮化物。在一些实施例中，反熔丝单元为栅氧化层反熔丝，工作依据基于栅氧介质层是否被编程(击穿)来存储数据“1”或者“0”。

在一些实施例中，第一有源区11还包括：第一栅介质层106以及第二栅介质层107，第一栅介质层11位于***区P，第二栅介质层107位于中心区O，沿垂直于基底100表面的方向Z，第一栅介质层106的厚度小于第二栅介质层107的厚度。第一栅介质层106的厚度较小，是用于保证作为编程区域的栅介质层可以较为容易的被编程或者击穿，提高编程成功率。而第二栅介质层107较厚是用于包含保证具有足够的厚度的栅介质层作为栅极与沟道区的隔离结构，减轻热载流子效应，减小泄漏电流，提高沟道区的导通/关断灵敏度，保证晶体管的稳定性。第二有源区12同样包括：第一栅介质层106以及第二栅介质层107，第一栅介质层106位于第二有源区12的第一***区U，第二栅介质层107位于第二有源区12的第二中心区W。且位于第一有源区11的第一栅介质层106与位于第二有源区12的第一栅介质层106为连续膜层。第一栅介质层106的材料为氧化硅；第二栅介质层107的材料为氧化硅。

在一些实施例中，位于第一有源区11的第一栅介质层106用于构成第一电容，位于第二有源区12的第一栅介质层106用于构成第二电容。在第一反熔丝存储单元以及第二反熔丝存储单元未编程状态下，由于第一栅介质层106的存在，使得第一反熔丝单元中的第一电容与第二反熔丝单元中的第二电容呈现高阻状态，编程之后，由于第一栅介质层106被击穿，即相当于第一电容与第二电容被击穿，使得第一电容与第二电容呈现低阻状态，通过读取第一反熔丝存储单元以及第二反熔丝存储单元阻态的变化，使得第一反熔丝单元以及对第二反熔丝单元完成写入操作。

本公开实施例提供的反熔丝阵列中，第一有源区11包括位于第一凹陷101在第三方向Y上的两侧的第一编程区161与第二编程区162，第二有源区12包括位于第二凹陷102在第三方向Y上的两侧的第三编程区163与第四编程区164，与一个有源区仅有一个编程区相比，可以增加编程区的编程面积，从而提高编程成功率。第二编程区162至少部分位于第二凹陷102内，第三编程区163至少部分位于第一凹陷101内，即在相同的器件面积内，第一有源区11与第二有源区12之间通过第一凹陷101与第二凹陷102实现卡合，可以实现密集堆叠，可以提高空间利用率，进而可以增加单位面积器件内的反熔丝数量，从而提高编程成功率而且可以减小或者避免由于形成浅沟槽隔离结构的沟槽宽度差较大导致的刻蚀负载效应导致的轮廓失真(如图1-2所示)，使第一有源区11以及第二有源区12扩大达到目标值，扩大空间利用率，实现器件的微缩化。

图9为图3中对应的反熔丝电路图，反熔丝电路至少包括：第一反熔丝单元21以及第二反熔丝单元22，第一反熔丝单元21包括：第一选择晶体管、第三选择晶体管、第一反熔丝存储单元以及第三反熔丝存储单元，第二反熔丝单元22包括：第二选择晶体管、第四选择晶体管、第二反熔丝存储单元以及第四存储反熔丝单元。其中，第一选择晶体管与第三选择晶体管、第一反熔丝存储单元与第三反熔丝存储单元、第二选择晶体管与第四选择晶体管以及第二反熔丝存储单元与第四反熔丝存储单元的结构以及连接关关系相同或相应，故以第一选择晶体管、第二选择晶体管、第一反熔丝存储单元以及第二反熔丝存储单元进行举例说明。第一反熔丝存储单元与第二反熔丝存储单元的编程栅极FH电连接，第一选择晶体管的源极或者漏极中的其中一者与位线BL电连接，第一选择晶体管的源极或者漏极中的另一者与第一反熔丝存储单元的一端电连接，第一栅线141(WL1)与第一选择晶体管的栅极电连接；第二选择晶体管的源极或者漏极中的其中一者与位线BL电连接，第二选择晶体管的源极或者漏极中的另一者与第二反熔丝存储单元的一端电连接，第二栅线142(WL2)与第二选择晶体管的栅极电连接。

在一些实施例中，第一反熔丝存储单元可以包括：第一电容，第一电容的上电极与编程栅极FH电连接，第一电容的下电极与第一选择晶体管的源极或者漏极中的一者电连接。第二反熔丝存储单元可以包括：第二电容，第二电容的上电极与编程栅极FH电连接，第二电容的下电极与第二选择晶体管的源极或者漏极中的一者电连接。当对第一反熔丝存储单元或者第二反熔丝存储单元进行编程时，向编程栅极FH施加编程电压，即向第一电容或第二电容的上电极施加编程电压，通过第一选择晶体管或第二选择晶体管向第一电容或第二电容的下电极施加数据电压，例如为低电压，以在上电极与下电极之间形成电压差，从而击穿第一电容或第二电容，使得第一电容或第二电容由高阻状态转变为低阻状态，完成数据的写入。

具体地，在一些实施例中，第一选择晶体管的源极与位线BL电连接，第一选择晶体管的漏极与第一反熔丝存储单元的电容的下电极电连接，第二选择晶体管的源极与位线BL电连接，第二选择晶体管的漏极与第二反熔丝存储单元的下电极电连接，反熔丝电路进行编程操作的电路原理为：

对第一反熔丝存储单元进行数据写入的过程为：对第一选择晶体管的第一栅线141(WL1)施加选择电压，导通第一选择晶体管。对第一反熔丝存储单元的编程栅极FH施加编程电压，例如可以为高电压，即向第一电容的上电极施加编程电压。对连接第一选择晶体管源极的位线BL施加数据电压，例如可以为低电压(例如接地)，第一选择晶体管的漏极电平被拉低至与第一选择晶体管的源极的电平一致(为接地电压)，使第一反熔丝存储单元中第一电容的下电极的电压拉至接地电压，从而使第一电容的上电极与第一电容的下电极之间形成高压差，该高压差将第一电容击穿，从而在第一反熔丝单元中形成低阻通路，完成数据的写入。

可以理解的是，由于第一反熔丝存储单元与第二反熔丝存储单元共用同一编程栅极FH，为了实现第一反熔丝单元21与第二反熔丝单元22分别进行数据的写入，在对第一反熔丝存单元21进行数据写入时，可以向第二选择晶体管的第二栅线142(WL2)施加关断电压，(例如，当第二选择晶体管为NMOS管时，关断电压可以为低电压，例如可以为接地电压，当第二选择晶体管为PMOS管时，关断电压可以为高电压，例如电源电压)，以使第二选择晶体管截止。从而可以防止第二反熔丝存储单元中第二电容的上电极与下电极之间产生电压差而使第二电容击穿。

对第二反熔丝单元22进行数据写入的过程与对第一反熔丝单元21进行数据写入的过程相同，可参考上述对第一反熔丝电容21进行数据写入的过程的描述，以下将不再进行赘述。

相应地，根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括上述实施例中任一项所述的反熔丝阵列。

在一些实施例中，存储器可以包括RAM以及ROM，RAM具体还可以包括SRAM(静态随机存取存储器，Static Random-Access Memory)、SSRAM(同步静态随机存取存储器，Synchronous Static Random Access Memory)、DRAM(动态随机存取存储器，DynamicRandom Access Memory)、SDRAM(同步动态随机存取存储器，Synchronous Dynamic RandomAccess Memory)；ROM具体可以包括MASK ROM(掩膜只读存储器，Mask Read Only Memory)、OTP ROM、PROM(可编程只读存储器，Programmable read-only memory)、EPOM(可擦除可编程只读存储器，Erasable Programmable Read Only Memory)、EEPROM(带电可擦可编程只读存储器，Electrically Erasable Programmable Read Only Memory)、FLASH ROM(闪存)。

相应地，根据本公开一些实施例，本公开实施例又一方面还提供一种反熔丝阵列的制备方法，可以用于制备上述实施例中(图3～图8所示)的反熔丝阵列。图10～图13为本公开一实施例提供的反熔丝阵列的制备方法各步骤对应的结构示意图。与上述实施例相同的元件在这里不过多赘述。

参考图10，提供初始基底109，初始基底109用于形成第一有源区11以及第二有源区12。

参考图5～图8以及图11，图形化初始基底109(参考图10)，形成至少一列沿第一方向M排布的第一有源区11，第一有源区11沿第二方向X延伸，第一有源区的端部具有第一凹陷101，第一有源区11包括位于第一凹陷101在第三方向Y上的两侧的第一编程区161与第二编程区162；至少一列沿第一方向M排布的第二有源区12，第二有源区12沿第二方向X延伸，第二有源区12的端部具有第二凹陷102，第二有源区12包括位于第二凹陷102在第三方向Y上的两侧的第三编程区163与第四编程区164；第二编程区162至少部分位于第二凹陷102内，第三编程区163至少部分位于第一凹陷101内；其中，第一方向M与第二方向X和第三方向Y均相交，第二方向X与第三方向Y相互垂直。

在一些实施例中，相邻的第一有源区11之间的凹陷、相邻的第二有源区12之间的凹陷，第一有源区11与第二有源区12之间的凹陷填充隔离材料，用于形成浅沟槽隔离结构105，且隔离材料还位于第一凹陷101以及第二凹陷102内。

在一些实施例中，对第一有源区11、第二有源区12进行第一次离子注入工艺，形成NMOS器件的P阱或者PMOS器件的N阱。第一次离子注入工艺用于注入第一掺杂元素，第一掺杂元素为N型掺杂元素或者P型掺杂元素，N型掺杂元素可以为磷(P)元素、铋(Bi)元素、锑(Sb)元素或砷(As)元素等Ⅴ族元素，P型掺杂元素可以为硼(B)元素、铝(Al)元素、镓(Ga)元素或铟(In)元素等Ⅲ族元素。

参考图5～图8以及图12，沿第四方向N，第一有源区11包括中心区O以及***区P，第二有源区12包括第一中心区W以及第一***区U，第一有源区11的***区P与第二有源区12的第一***区U相邻。对第一有源区11的***区P以及第二有源区12的第一***区U进行第二次离子注入工艺，形成具有高浓度的编程区，编程区包括但不限于第一编程区161、第二编程区162、第三编程区163、第四编程区164、第五编程区165、第六编程区166、第七编程区167以及第八编程区168。第二次离子注入工艺用于对编程区注入第二掺杂元素，第二掺杂元素的掺杂浓度大于第一掺杂元素的掺杂浓度，第二掺杂元素的掺杂元素类型与第一掺杂元素的掺杂元素类型不同。例如第一掺杂元素为N型掺杂元素，第二掺杂元素为P型掺杂元素；或者第一掺杂元素为P型掺杂元素，第二掺杂元素为N型掺杂元素。

在一些实施例中，反熔丝阵列的制备工艺还包括：形成栅介质膜，栅介质膜位于第一有源区11以及第二有源区12的表面；在第一有源区11的中心区O以及第二有源区12的第一中心区W表面形成保护层；去除位于第一有源区11的***区P以及第二有源区12的第一***区U表面的栅介质膜；在第一有源区11的***区P以及第二有源区12的第一***区U表面形成第一栅介质层106，去除保护层，剩余的栅介质膜作为第二栅介质层107。

在一些实施例中，可以采用ISSG(In-Situ Steam Generation，原位水气生成)工艺或者热氧化处理工艺形成栅介质膜以及第一栅介质层106；采用湿法刻蚀工艺或者干法刻蚀工艺去除栅介质膜，保护层可以为光刻胶层。

参考图13，形成编程栅线13，编程栅线13沿第一方向M延伸，编程栅线13覆盖一列第一有源区11中的每一第一编程区161以及第二编程区162，且编程栅线13还覆盖一列第二有源区12中的每一第三编程区163以及第四编程区164；形成第一栅线141以及第二栅线142，第一栅线141沿第一方向M延伸，第一栅线141覆盖一列第一有源区11中的每一第一沟道区112；第二栅线142，第二栅线142沿第一方向M延伸，第二栅线142覆盖一列第二有源区12中的每一第二沟道区122。

在一些实施例中，在同一工艺以及设备中，同时形成编程栅线13、第一栅线141以及第二栅线142的各层膜层。在另一些实施例中，同时形成编程栅线13、第一栅线141、第二栅线142、第三栅线143以及第四栅线143的各层膜层，第三栅线143覆盖一列第一有源区11中的每一第三沟道区114；第二栅线142覆盖一列第二有源区12中的每一第四沟道区124。

参考图3，形成第一位线接触插塞151，第一位线接触插塞151与第一有源区11的位线连接区113电连接；形成第二位线接触插塞152，第二位线接触插塞与第二有源区12的第二位线连接区123电连接。位于第三方向Y上的各列第一有源区11的第一个第一位线接触插塞151以及第二有源区12的第一个第二位线接触插塞152由同一位线BL电连接，然后设置不同的位线依次连接依次排列的各列第一有源区11的第i个第一位线接触插塞151以及第二有源区12的第i个第二位线接触插塞152(例如，i＝2,3,…)。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.一种反熔丝阵列，其特征在于，包括：

至少一列沿第一方向排布的第一有源区，所述第一有源区沿第二方向延伸，所述第一有源区的端部具有第一凹陷，所述第一有源区包括位于所述第一凹陷在第三方向上的两侧的第一编程区与第二编程区；

至少一列沿所述第一方向排布的第二有源区，所述第二有源区沿所述第二方向延伸，所述第二有源区的端部具有第二凹陷，所述第二有源区包括位于所述第二凹陷在所述第三方向上的两侧的第三编程区与第四编程区；

所述第二编程区至少部分位于所述第二凹陷内，所述第三编程区至少部分位于所述第一凹陷内；

编程栅线，所述编程栅线沿所述第一方向延伸，所述编程栅线覆盖一列所述第一有源区中的每一所述第一编程区以及第二编程区，且所述编程栅线还覆盖一列所述第二有源区中的每一所述第三编程区以及第四编程区；

其中，所述第一方向与所述第二方向和所述第三方向均相交，所述第二方向与所述第三方向相互垂直。

2.根据权利要求1所述的反熔丝阵列，其特征在于，所述第一方向与所述第三方向的夹角的取值范围为[20°，70°]。

3.根据权利要求1所述的反熔丝阵列，其特征在于，沿所述第三方向，所述第一有源区的宽度与所述第二有源区的宽度相等。

4.根据权利要求1所述的反熔丝阵列，其特征在于，沿所述第三方向，所述第一编程区的宽度大于所述第二编程区的宽度；沿所述第三方向，所述第四编程区的宽度大于所述第三编程区的宽度。

5.根据权利要求4所述的反熔丝阵列，其特征在于，所述第二编程区的宽度与所述第三编程区的宽度相等；所述第一编程区的宽度与所述第四编程区的宽度相等。

6.根据权利要求4所述的反熔丝阵列，其特征在于，沿所述第三方向，所述第二编程区的宽度与所述第一有源区的宽度的比值范围为1/15～1/5。

7.根据权利要求1所述的反熔丝阵列，其特征在于，所述第一有源区还包括：第一沟道区以及位于第一沟道区两侧的第一源漏区以及第二源漏区；所述第二有源区还包括：第二沟道区以及位于第二沟道区两侧的第三源漏区以及第四源漏区；

所述反熔丝阵列还包括：

第一栅线，所述第一栅线沿所述第一方向延伸，所述第一栅线覆盖一列所述第一有源区中的每一所述第一沟道区；

第二栅线，所述第二栅线沿所述第一方向延伸，所述第二栅线覆盖一列所述第二有源区中的每一所述第二沟道区。

8.根据权利要求7所述的反熔丝阵列，其特征在于，所述第一有源区还包括：第三沟道区、位于所述第三沟道区两侧的第五源漏区与第六源漏区、以及第三凹陷，所述第三凹陷位于所述第一凹陷相对的所述第一有源区的端部。

9.根据权利要求8所述的反熔丝阵列，其特征在于，所述第一有源区包括位于所述第三凹陷在所述第三方向上的两侧的第五编程区以及第六编程区，所述第五编程区与所述第二编程区相对。

10.根据权利要求9所述的反熔丝阵列，其特征在于，沿所述第三方向，所述第五编程区的宽度小于第六编程区的宽度。

11.根据权利要求10所述的反熔丝阵列，其特征在于，所述第一有源区的平面形状为中心对称图形。

12.根据权利要求7或11所述的反熔丝阵列，其特征在于，所述第二有源区还包括：第四沟道区、位于所述第四沟道区两侧的第七源漏区与第八源漏区、以及第四凹陷；所述第二有源区的平面形状为中心对称图形。

13.根据权利要求12所述的反熔丝阵列，其特征在于，所述第一有源区与所述第二有源区具有相同的形状和尺寸。

14.根据权利要求8所述的反熔丝阵列，其特征在于，所述第一沟道区与所述第三沟道区之间的第二源漏区以及所述第五源漏区之间电连接，所述第二源漏区与所述第五源漏区共同构成位线连接区。

15.根据权利要求1所述的反熔丝阵列，其特征在于，沿第四方向，所述第一有源区包括中心区以及***区，所述第一编程区位于所述***区，所述第四方向平行于所述第一有源区表面且与所述第一方向相互垂直；沿所述第三方向，相邻的所述***区之间的间距与相邻的所述中心区之间的间距相同。

16.根据权利要求15所述的反熔丝阵列，其特征在于，所述第一有源区还包括：第一栅介质层以及第二栅介质层，所述第一栅介质层位于所述***区，所述第二栅介质层位于所述中心区，所述第一栅介质层的厚度小于第二栅介质层的厚度。

17.一种存储器，其特征在于，包括：如权利要求1～16任一项所述的反熔丝阵列。