CN106972054B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN106972054B
CN106972054B CN201611074867.7A CN201611074867A CN106972054B CN 106972054 B CN106972054 B CN 106972054B CN 201611074867 A CN201611074867 A CN 201611074867A CN 106972054 B CN106972054 B CN 106972054B
Authority
CN
China
Prior art keywords
gate
semiconductor fin
semiconductor
present
gate dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611074867.7A
Other languages
English (en)
Other versions
CN106972054A (zh
Inventor
张哲诚
林志翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106972054A publication Critical patent/CN106972054A/zh
Application granted granted Critical
Publication of CN106972054B publication Critical patent/CN106972054B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体器件包括至少一个半导体鳍、栅电极、至少一个栅极间隔件和栅极电介质。该半导体鳍包括至少一个凹进部分和至少一个沟道部分。栅电极存在于半导体鳍的至少沟道部分上。栅极间隔件存在于栅电极的至少一个侧壁上。栅极电介质至少存在于半导体鳍的沟道部分和栅电极之间。栅极电介质比半导体鳍的沟道部分的至少一个端面延伸更远。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体器件及其制造方法。
背景技术
半导体器件是在半导体晶圆衬底上制造的小型电子组件。使用多种制造技术，可以制成这些器件并且使这些器件连接在一起以形成集成电路。可以在一个芯片上发现许多集成电路，并且能够在电子应用的操作中实施一组有用的功能。这些电子应用的实例为移动电话、个人电脑和个人游戏器件。这些流行器件的尺寸将意味着，在芯片上形成的组件变小。
发明内容
根据本发明的一个实施例，提供了一种半导体器件，包括：至少一个半导体鳍，包括至少一个凹进部分和至少一个沟道部分；栅电极，存在于所述半导体鳍的至少所述沟道部分上；至少一个栅极间隔件，存在于所述栅电极的至少一个侧壁上；以及栅极电介质，至少存在于所述半导体鳍的所述沟道部分和所述栅电极之间，其中，所述栅极电介质比所述半导体鳍的所述沟道部分的至少一个端面延伸更远。
根据本发明的另一实施例，还提供了一种半导体器件，包括：至少一个半导体鳍，包括至少一个凹进部分和至少一个沟道部分；栅电极，存在于所述半导体鳍的至少所述沟道部分上；至少一个栅极间隔件，存在于所述栅电极的至少一个侧壁上；栅极电介质，至少存在于所述半导体鳍的所述沟道部分和所述栅电极之间，其中，所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合将凹槽限定在所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合中，所述凹槽具有第一区域和第二区域，所述第一区域具有比所述第二区域的宽度大的宽度；以及至少一个外延结构，存在于所述半导体鳍的所述凹进部分上并且至少部分地存在于所述凹槽中以与所述半导体鳍的所述沟道部分接触。
根据本发明的又一实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底上形成半导体鳍；形成栅极电介质以覆盖所述半导体鳍；在所述栅极电介质和所述半导体鳍上形成伪栅极；在所述伪栅极的至少一个侧壁上形成至少一个栅极间隔件；去除所述半导体鳍的未由所述伪栅极和所述栅极间隔件覆盖的至少部分以及去除所述栅极电介质的未由所述伪栅极和所述栅极间隔件覆盖的至少部分并且在所述栅极间隔件和所述半导体鳍之间形成第一凹槽；以及去除所述半导体鳍的由所述栅极电介质覆盖的至少另一部分以在所述栅极电介质和所述半导体鳍之间形成第二凹槽。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图8A是根据本发明的一些实施例的处于各个阶段的用于制造半导体器件的方法的立体图。
图1B至图8B是沿着图1A至图8A中的线B-B截取的相应的截面图。
图1C至图8C是沿着图1B至图8B中的线C-C截取的相应的截面图。
图5D和图5E是根据本发明的一些其他实施例的处于图5C的阶段的半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
从本发明的一个或多个实施例的改进的器件的实例是半导体器件。例如，这种器件是鳍式场效应晶体管(FinFET)器件。以下发明将继续以FinFET为实例说明本发明的各个实施例。然而，应该明白，本发明不应限制为特定的器件类型。
图1A至图8A是根据本发明的一些实施例的处于各个阶段的用于制造半导体器件的方法的立体图，图1B至图8B是沿着图1A至图8A中的线B-B截取的相应的截面图，并且图1C至图8C是沿着图1B至图8B中的线C-C截取的相应的截面图。参照图1A、图1B和图1C。提供了衬底110。在一些实施例中，衬底110包括硅。可选地，衬底110可以包括锗、硅锗、砷化镓或其他适当的半导体材料。同样可选地，衬底110可以包括外延层。例如，衬底110可以具有位于块状半导体上面的外延层。此外，衬底110可以是应变的以用于性能增强。例如，外延层可以包括与块状半导体不同的半导体材料(诸如位于块状硅上面的硅锗层或位于块状硅锗上面的硅层)。可以通过选择性外延生长(SEG)形成这种应变的衬底。此外，衬底110可以包括绝缘体上半导体(SOI)结构。同样可选地，诸如，衬底110可以包括通过注氧(SIMOX)技术、晶圆接合、SEG或其他适当的方法形成的掩埋介电层(诸如埋氧(BOX)层)。
在衬底110上形成至少一个半导体鳍112。在一些实施例中，半导体鳍112包括硅。应该注意，图1A中半导体鳍112的数量是说明性的，并且不应限制本发明所要求的范围。本领域中一个普通技术人员可以根据实际情况选择用于半导体鳍112的合适的数量。
例如，可以通过图案化并且使用光刻技术蚀刻衬底110来形成半导体鳍112。在一些实施例中，光刻胶材料层(未示出)沉积在衬底110上方。根据期望的图案(在这种情况下为半导体鳍112)辐照光刻胶材料层并且显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受随后工艺步骤(诸如蚀刻)的影响。应该注意，诸如氧化物或氮化硅掩模的其他掩模也可以用于蚀刻工艺。
在图1A中，在衬底110上形成多个隔离结构120。可以使用正硅酸乙酯(TEOS)和氧气作为前体通过化学汽相沉积(CVD)技术形成隔离结构120(用作半导体鳍120周围的浅沟槽隔离(STI))。在一些其他实施例中，可以将离子(诸如氧、氮、碳等)注入至衬底110形成隔离结构120。在又一些其他实施例中，隔离结构120是SOI晶圆的绝缘层。
形成栅极电介质130以覆盖半导体鳍112。可以通过热氧化、化学汽相沉积、溅射或已知的并且用于形成栅极电介质的本领域中使用的其他方法来形成栅极电介质130。根据介电层形成技术，栅极电介质130的位于半导体鳍120的顶部上的厚度与栅极电介质130的位于半导体鳍112的侧壁(未示出)上的厚度可以不同。例如，栅极电介质130可以包括高k介电材料(诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或他们的组合)。一些实施例可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3,STO)、钛酸钡(BaTiO3,BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)和他们的组合。栅极电介质130可以具有诸如一层氧化硅(例如，界面层)和另一层高k材料的多层结构。
在栅极电介质130上形成伪层140。可以通过化学汽相沉积(CVD)、通过溅射沉积或通过已知的并且用于沉积导电材料的本领域中使用的其他技术来沉积伪层140。伪层140可以包括多晶硅(多晶-Si)或多晶硅锗(多晶-SiGe)。例如，在一些实施例中，伪层140包括通过低压化学汽相沉积(LPCVD)的未掺杂沉积的多晶硅。例如，也可以通过原位掺杂多晶硅的炉沉积来沉积多晶硅。可选地，伪层140可以包括其他合适的材料。此外，伪层140具有均匀或非均匀掺杂的掺杂的多晶硅。
通过合适的工艺在伪层140上形成合适的厚度的掩模层210。掩模层210覆盖伪层140的部分而留下伪层140的其他部分未覆盖。在一些实施例中，掩模层210是包括氧化硅的硬掩模层。在一些其他实施例中，掩模层210可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、SiOC、旋涂玻璃、低k膜、正硅酸乙酯(TEOS)、等离子体增强CVD氧化物(PE-氧化物)、高高宽比工艺(HARP)形成的氧化物、无定形碳材料、正硅酸乙酯(TEOS)、其他合适的材料和/或他们的组合。氧化硅层可以使用诸如CVD、PVD或ALD的方法形成并且可以具有在从约100埃至约500埃的范围的厚度。在一些其他实施例中，掩模层210可以是光刻胶层。例如，通过旋涂将光刻胶层沉积在伪层140上，并且通过辐照、显影、干燥、蚀刻和其他合适的工艺的方式形成预期的图案。在一些实施例中，掩模层210包括设置在伪层140上的氮化硅层212和设置在氮化硅层212上的氧化物层214。
参照图2A、图2B和图2C。实施去除(或蚀刻)工艺以去除伪层140的部分(而不是伪层140的预期的图案(见图1A、图1B和图1C))(即，未由掩模层210覆盖的部分)以形成伪栅极142。在一些实施例中，可以实施多次这种蚀刻工艺。然而，图案化工艺不被限制为使用光刻胶的光刻工艺或其他合适的工艺。因此，获得了图2A、图2B和图2C中所示的伪栅极142的图案。由伪栅极142覆盖的至少部分半导体鳍112称为半导体鳍112的沟道部分114，并且半导体鳍112的未由伪栅极142覆盖的其他部分称为未覆盖部分116。
参照图3A、图3B和图3C。在伪栅极142和掩模层210的相对两侧上形成多个栅极间隔件150。在一些实施例中，至少一个栅极间隔件150包括单层或多层。可以通过在先前形成的结构上毯式沉积一个或多个介电层(未示出)来形成栅极间隔件150。介电层可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等并且可以通过用于形成这样的层的方法(诸如CVD、等离子体增强CVD、溅射和本领域中已知的其他方法)来形成。栅极间隔件150可以包括与伪层140具有不同蚀刻特性的不同的材料，从而使得栅极间隔件150可以用作用于去除伪栅极142(以下参照图7A、图7B和图7C描述的)的掩模。之后，可以图案化栅极间隔件150，诸如通过一种或多种蚀刻剂从结构的水平面去除部分栅极间隔件150。
在一些实施例中，当一个或多个介电层(未示出)毯式沉积在先前形成的结构上时，介电层可以覆盖鳍结构112的未覆盖部分116。之后，图案化介电层的这些部分以在半导体鳍112的未覆盖部分116的相对两侧上形成鳍侧壁结构。然而，在一些其他实施例中，可以省略鳍侧壁结构。
参照图4A、图4B和图4C。去除(或凹进)半导体鳍112的未覆盖部分116(见图3A、图3B和图3C)和设置在其上的部分栅极电介质130以在衬底110中形成沟槽T。可以去除材料的任何合适的量。剩余的半导体鳍112包括沟道部分114和凹进部分118，其中，在凹进部分118上分别形成沟槽T。
在图4A、图4B和图4C中，过蚀刻栅极电介质130和半导体鳍112，从而使得半导体鳍112的沟道部分114和剩余的栅极电介质130从栅极间隔件150向内收缩横向距离D1(见图4C)。在栅极间隔件150、栅极电介质130和半导体鳍112之间形成至少一个凹槽R1。也就是说，栅极间隔件150存在于凹槽R1上。在一些实施例中，至少一个栅极间隔件150具有宽度W1，并且距离D1小于宽度W1。换句话说，栅极电介质130与至少一个栅极间隔件150接触并且留下栅极间隔件150的至少一个内壁152的至少部分未覆盖，其中，内壁152是面向半导体鳍112的表面。同样，栅极电介质130比栅电极142的侧壁143延伸更远。栅极间隔件150仍存在于栅极电介质130的部分上。此外，凹槽R1具有宽度W2。此外，在图4B和图4C中，半导体鳍112的沟道部分114的面向凹进部分118的端面115a和栅极电介质130的面向半导体鳍112的凹进部分118的端面132基本连续。在下文中使用的术语“基本”可以用于修改任何定量表示(这可能允许没有造成相关的基本功能改变的变化)。
参照图5A、图5B和图5C。去除(或蚀刻)半导体鳍112的沟道区域114的至少另一部分，以形成位于栅极电介质130下方的另一凹槽R2。换句话说，半导体鳍112的沟道区域114进一步向内收缩横向距离D2。或者，半导体鳍112的凹进部分118在栅极电介质130下面延伸横向距离D2。凹槽R2具有宽度W3，并且凹槽R1的宽度W2大于凹槽R2的宽度W3。从另一角度解释，半导体鳍112、栅极电介质130和栅极间隔件150的组合限定了其中的凹槽R。凹槽R具有第一区域(即，第一凹槽R1)和第二区域(即，第二凹槽R2)。第一区域的宽度W2大于第二区域的宽度W3。此外，在图4A(图4B、图4C)至图5A(图5B、图5C)的去除工艺之后，半导体鳍112的沟道区域114从栅极间隔件150的侧壁154向内收缩横向距离D3。横向距离D3等于横向距离D1和横向距离D2的总和。或者，半导体鳍112的凹进部分118从至少一个栅极间隔件150的侧壁154延伸横向距离D3。或者，半导体鳍112的沟道部分114的端面115a与栅极间隔件150的侧壁154分隔开横向距离D3。因此，半导体鳍112的沟道部分114的端面115a和栅极电介质130的端面132是不连续的。换句话说，半导体鳍112的沟道部分114的端面115a、栅极电介质130的端面132和栅极电介质130的内壁134形成了阶梯轮廓。
去除工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或他们的组合。去除工艺也可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其他合适的溶液。可以调节干蚀刻工艺和湿蚀刻工艺的蚀刻参数(诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流率和其他合适的参数)。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或他们的组合。干蚀刻工艺包括使用氯基化学的偏置等离子体蚀刻工艺。其他干蚀刻气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE(深反应离子蚀刻)的机制实施各向异性的干蚀刻。
在图5C中，半导体鳍112的横向距离D3大于栅极间隔件150的宽度W1。也就是说，沟道部分114的端面115a位于伪栅极142下方。此外，伪栅极142存在于半导体鳍112的凹进部分118的至少部分上。然而，本发明要求的范围不限于这个方面。
图5D和图5E是根据本发明的一些其他实施例的处于图5C的阶段的半导体器件的截面图。在图5D中，半导体鳍112的横向距离D3与栅极间隔件150的宽度W1基本相同。也就是说，沟道部分114的端面115a基本位于伪栅极142的侧壁143下方。在图5D中，半导体鳍112的横向距离D3小于栅极间隔件150的宽度W1。也就是说，沟道部分114的端面115a位于栅极间隔件150下方。此外，栅极间隔件150存在于半导体鳍112的沟道部分114的至少部分上。横向距离D2为约0.5埃至约100埃。基本上，该实施例落在本发明要求的范围内，并且栅极电介质130比半导体鳍112的沟道部分114的至少一个端面115a延伸更远。
参照图6A、图6B和图6C。在半导体鳍112的至少一个沟槽T中形成至少一个外延结构160。外延结构160突出于沟槽T并且在栅极电介质130下面延伸以与半导体鳍112的沟道部分114接触。在一些实施例中，外延结构160存在于栅极间隔件150的内壁152上。在一些实施例中，外延结构160存在于栅极电介质130的内壁134上。外延结构160可以是n-型外延结构或p-型外延结构。可以使用一种或多种外延或外延的(epi)工艺形成外延结构160，从而使得在半导体鳍112上形成晶体状态的Si部件、SiGe部件和/或其他合适的部件。在一些实施例中，外延结构160的晶格常数与半导体鳍112的晶格常数不同，并且外延结构160是应变的或受到应力的以增加半导体器件的载流子迁移率并且增强器件性能。外延结构160可以包括半导体材料(诸如锗(Ge)或硅(Si))；或化合物半导体材料(诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、碳化硅(SiC)或磷化镓砷(GaAsP))。
在一些实施例中，对于n-型外延结构，外延结构160可以包括SiP、SiC、SiPC、Si、III-V化合物半导体材料或他们的组合，对于p-型外延结构，外延结构160可以包括SiGe、SiGeC、Ge、Si、III-V化合物半导体材料或他们的组合。对于n-型外延结构，外延结构160可以具有非小平面(non-facet surfaces)，并且对于p-型外延结构，可以具有小平面(facetsurfaces)(见图6A)。在n-型外延结构的形成期间，可以用进行的外延掺杂诸如磷或砷的n-型杂质。例如，当外延结构160包括SiC或Si时，掺杂n-型杂质。此外，在p-型外延结构的形成期间，可以随着外延的进行，掺杂诸如硼或BF2的p-型杂质。例如，当外延结构160包括SiGe时，掺杂p-型杂质。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。外延工艺可以使用气态和/或液态前体(与半导体鳍112的组分反应(例如，硅))。因此，可以得到应变的沟道以增加载流子迁移率并且增强器件性能。可以原位掺杂外延结构160。如果没有原位掺杂外延结构160，则实施第二注入工艺(即，结注入工艺)以掺杂外延结构160。可以实施一种或多种退火工艺以激活外延结构160。退火工艺包括快速热退火(RTA)和/或激光退火工艺。
参照图7A、图7B和图7C。去除图6A的伪栅极142和掩模层210以形成开口145。由于栅极电介质130接触栅极间隔件150，并且半导体鳍112的沟道部分114从栅极电介质130向内收缩，因此，在这个工艺期间，即使部分地去除栅极电介质130，开口145也没有暴露半导体鳍112。因此，栅极电介质130可以将在开口145中形成的栅电极180(见图8A)与半导体鳍112隔离。在一些实施例中，在去除伪栅极142和掩模层210之前，在衬底110上的栅极间隔件150的外侧处形成介电层170。介电层170包括氧化硅、氮氧化物或其他合适的材料。介电层170包括单层或多层。通过诸如CVD或ALD的合适的技术形成介电层170。可以施加化学机械平坦(CMP)工艺以去除过量的介电层170并且暴露伪栅极142的顶面以进行随后的伪栅极去除工艺。
在本发明中，采用了置换栅极(RPG)工艺方案。在一些实施例中，在RPG工艺方案中，在实施高热预算工艺之后，首先形成伪多晶硅栅极并且之后由金属栅极替换。在一些实施例中，去除伪栅极142(见图7B)以形成开口145，栅极间隔件150作为开口145的侧壁。在一些实施例中，去除伪栅极142而保留栅极电介质130。可以通过干蚀刻、湿蚀刻或干蚀刻和湿蚀刻的组合去除伪栅极142。例如，湿蚀刻工艺可以包括曝光于含氢氧根溶液(例如，氢氧化铵)、去离子水和/或其他合适的蚀刻溶液。
参照图8A、图8B和图8C。在开口145中形成栅电极180。换句话说，栅极间隔件150设置在栅电极180的相对两侧上。在图8C中，栅电极180覆盖了外延结构160的至少部分。形成的栅电极180也可以包括栅极介电层、覆盖层、填充层和/或在金属栅极堆叠件中期望的其他合适的层。包括在栅电极180中的功函金属层可以是n-型或p-型功函层。示例性p-型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p-型功函材料或他们的组合。示例性n-型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n-型功函材料或他们的组合。功函层可以包括多层。可以通过CVD、PVD、电镀和/或其他合适的工艺沉积功函层。在实施例中，形成的栅电极180是包括p-型功函层的p-型金属栅极。在一些实施例中，包括在栅电极180中的覆盖层可以包括难熔金属和他们的氮化物(例如，TiN、TaN、W2N、TiSiN、TaSiN)。可以通过PVD、CVD、金属有机化学汽相沉积(MOCVD)和ALD沉积覆盖层。在一些实施例中，包括在栅电极180中的填充层可以包括钨(W)。可以通过ALD、PVD、CVD或其他合适的工艺沉积金属层。
在上述实施例中，由于栅极电介质与栅极间隔件接触，并且半导体鳍的凹进部分进一步在栅极电介质下面延伸(或半导体鳍的沟道部分从栅极电介质收缩)，因此当去除伪栅极时，栅电极没有暴露半导体鳍的沟道层。相应地，之后形成的(金属)栅电极没有与半导体鳍的沟道部分接触。因此，栅极电介质可以是栅电极和半导体鳍之间的良好隔离。
根据一些实施例，一种半导体器件包括至少一个半导体鳍、栅电极、至少一个栅极间隔件和栅极电介质。半导体鳍包括至少一个凹进部分和至少一个沟道部分。栅电极存在于半导体鳍的至少沟道部分上。栅极间隔件存在于栅电极的至少侧壁上。栅极电介质至少存在于半导体鳍的沟道部分和栅电极之间。栅极电介质比半导体鳍的沟道部分的至少一个端面延伸更远。
根据一些实施例，一种半导体器件包括至少一个半导体鳍、栅电极、至少一个栅极间隔件、栅极电介质和至少一个外延结构。半导体鳍包括至少一个凹进部分和至少一个沟道部分。栅电极存在于半导体鳍的至少沟道部分上。栅极间隔件存在于栅电极的至少一个侧壁上。栅极电介质至少存在于半导体鳍的沟道部分和栅电极之间。半导体鳍、栅极电介质和栅极间隔件的组合将凹槽限定在半导体鳍、栅极电介质和栅极间隔件中。该凹槽具有第一区域和第二区域。第一区域的宽度大于第二区域的宽度。外延结构存在于半导体鳍的凹进部分上并且至少部分地存在于凹槽中以与半导体鳍的沟道部分接触。
根据一些实施例，一种用于制造半导体器件的方法包括在衬底上形成半导体鳍。形成栅极电介质以覆盖半导体鳍。在栅极电介质和半导体鳍上形成伪栅极。在伪栅极的至少一个侧壁上形成至少一个栅极间隔件。去除半导体鳍的未由伪栅极和栅极间隔件覆盖的至少部分和栅极电介质的未由伪栅极和栅极间隔件覆盖的至少部分并且在栅极间隔件和半导体鳍之间形成第一凹槽。去除半导体鳍的由栅极电介质覆盖的至少另一部分以在栅极电介质和半导体鳍之间形成第二凹槽。
根据本发明的一个实施例，提供了一种半导体器件，包括：至少一个半导体鳍，包括至少一个凹进部分和至少一个沟道部分；栅电极，存在于所述半导体鳍的至少所述沟道部分上；至少一个栅极间隔件，存在于所述栅电极的至少一个侧壁上；以及栅极电介质，至少存在于所述半导体鳍的所述沟道部分和所述栅电极之间，其中，所述栅极电介质比所述半导体鳍的所述沟道部分的至少一个端面延伸更远。
在上述半导体器件中，所述栅极电介质比所述栅电极的所述至少一个侧壁延伸更远。
在上述半导体器件中，所述半导体鳍的所述沟道部分的所述端面与所述栅极间隔件的至少一个侧壁分隔开一横向距离，并且所述栅极间隔件具有小于所述横向距离的宽度。
在上述半导体器件中，所述半导体鳍的所述沟道部分的所述端面与所述栅极间隔件的至少一个侧壁分隔开一横向距离，并且所述栅极间隔件具有大于所述横向距离的宽度。
在上述半导体器件中，所述半导体鳍的所述沟道部分的所述端面与所述栅极间隔件的至少一个侧壁分隔开一横向距离，并且所述栅极间隔件具有与所述横向距离相同的宽度。
在上述半导体器件中，还包括存在于所述半导体鳍的所述凹进部分上并且与所述半导体鳍的所述沟道部分接触的至少一个外延结构。
在上述半导体器件中，所述栅极电介质具有相对的内侧壁，所述内侧壁和所述半导体鳍的所述沟道部分的所述端面限定凹槽，并且所述外延结构至少部分地存在于所述凹槽中。
在上述半导体器件中，所述半导体鳍的所述凹进部分、所述半导体鳍的所述沟道部分以及所述栅极电介质限定凹槽，并且所述外延结构至少部分地存在于所述凹槽中。
在上述半导体器件中，所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合将凹槽限定在所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合中，所述凹槽具有第一区域和第二区域，所述第一区域具有比所述第二区域的宽度大的宽度，并且所述外延结构至少部分地存在于所述凹槽中。
根据本发明的另一实施例，还提供了一种半导体器件，包括：至少一个半导体鳍，包括至少一个凹进部分和至少一个沟道部分；栅电极，存在于所述半导体鳍的至少所述沟道部分上；至少一个栅极间隔件，存在于所述栅电极的至少一个侧壁上；栅极电介质，至少存在于所述半导体鳍的所述沟道部分和所述栅电极之间，其中，所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合将凹槽限定在所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合中，所述凹槽具有第一区域和第二区域，所述第一区域具有比所述第二区域的宽度大的宽度；以及至少一个外延结构，存在于所述半导体鳍的所述凹进部分上并且至少部分地存在于所述凹槽中以与所述半导体鳍的所述沟道部分接触。
在上述半导体器件中，所述栅极间隔件与所述栅极电介质接触。
在上述半导体器件中，所述栅极电介质的端面与所述栅极间隔件的至少一个侧壁分隔开一横向距离，并且所述栅极间隔件具有大于所述横向距离的宽度。
在上述半导体器件中，所述外延结构存在于所述栅极间隔件的至少一个内壁上。
在上述半导体器件中，所述外延结构存在于所述栅极电介质的至少一个内壁上。
在上述半导体器件中，所述栅电极还存在于所述半导体鳍的所述凹进部分的部分上。
在上述半导体器件中，所述栅极间隔件存在于所述半导体鳍的所述沟道部分的部分上。
根据本发明的又一实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底上形成半导体鳍；形成栅极电介质以覆盖所述半导体鳍；在所述栅极电介质和所述半导体鳍上形成伪栅极；在所述伪栅极的至少一个侧壁上形成至少一个栅极间隔件；去除所述半导体鳍的未由所述伪栅极和所述栅极间隔件覆盖的至少部分以及去除所述栅极电介质的未由所述伪栅极和所述栅极间隔件覆盖的至少部分并且在所述栅极间隔件和所述半导体鳍之间形成第一凹槽；以及去除所述半导体鳍的由所述栅极电介质覆盖的至少另一部分以在所述栅极电介质和所述半导体鳍之间形成第二凹槽。
在上述方法中，还包括在所述半导体鳍上形成外延结构，其中，在所述第二凹槽中形成所述外延结构的至少部分。
在上述方法中，还包括：去除所述伪栅极以形成邻近所述栅极间隔件的开口；以及在所述开口中形成栅电极。
在上述方法中，所述半导体鳍的所述另一部分的所述去除包括选择性地蚀刻所述半导体鳍。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (18)

1.一种半导体器件，包括：
至少一个半导体鳍，包括至少一个凹进部分和至少一个沟道部分；
栅电极，存在于所述半导体鳍的至少所述沟道部分上；
至少一个栅极间隔件，存在于所述栅电极的至少一个侧壁上；以及
栅极电介质，至少存在于所述半导体鳍的所述沟道部分和所述栅电极之间，其中，所述栅极电介质比所述半导体鳍的所述沟道部分的至少一个端面延伸更远；以及
至少一个外延结构，存在于所述半导体鳍的所述凹进部分上并且与所述半导体鳍的所述沟道部分接触，
其中，所述栅极电介质具有相对的内侧壁，所述内侧壁和所述半导体鳍的所述沟道部分的所述端面限定凹槽，并且所述外延结构至少部分地存在于所述凹槽中。
2.根据权利要求1所述的半导体器件，其中，所述栅极电介质比所述栅电极的所述至少一个侧壁延伸更远。
3.根据权利要求1所述的半导体器件，其中，所述半导体鳍的所述沟道部分的所述端面与所述栅极间隔件的至少一个侧壁分隔开一横向距离，并且所述栅极间隔件具有小于所述横向距离的宽度。
4.根据权利要求1所述的半导体器件，其中，所述半导体鳍的所述沟道部分的所述端面与所述栅极间隔件的至少一个侧壁分隔开一横向距离，并且所述栅极间隔件具有大于所述横向距离的宽度。
5.根据权利要求1所述的半导体器件，其中，所述半导体鳍的所述沟道部分的所述端面与所述栅极间隔件的至少一个侧壁分隔开一横向距离，并且所述栅极间隔件具有与所述横向距离相同的宽度。
6.根据权利要求1所述的半导体器件，其中，所述半导体鳍的所述凹进部分、所述半导体鳍的所述沟道部分以及所述栅极电介质限定凹槽，并且所述外延结构至少部分地存在于所述凹槽中。
7.根据权利要求1所述的半导体器件，其中，所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合将凹槽限定在所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合中，所述凹槽具有第一区域和第二区域，所述第一区域具有比所述第二区域的宽度大的宽度，并且所述外延结构至少部分地存在于所述凹槽中。
8.一种半导体器件，包括：
至少一个半导体鳍，包括至少一个凹进部分和至少一个沟道部分；
栅电极，存在于所述半导体鳍的至少所述沟道部分上；
至少一个栅极间隔件，存在于所述栅电极的至少一个侧壁上；
栅极电介质，至少存在于所述半导体鳍的所述沟道部分和所述栅电极之间，其中，所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合将凹槽限定在所述半导体鳍、所述栅极电介质和所述栅极间隔件的组合中，所述凹槽具有第一区域和第二区域，所述第一区域具有比所述第二区域的宽度大的宽度；以及
至少一个外延结构，存在于所述半导体鳍的所述凹进部分上并且至少部分地存在于所述凹槽中以与所述半导体鳍的所述沟道部分接触。
9.根据权利要求8所述的半导体器件，其中，所述栅极间隔件与所述栅极电介质接触。
10.根据权利要求8所述的半导体器件，其中，所述栅极电介质的端面与所述栅极间隔件的至少一个侧壁分隔开一横向距离，并且所述栅极间隔件具有大于所述横向距离的宽度。
11.根据权利要求8所述的半导体器件，其中，所述外延结构存在于所述栅极间隔件的至少一个内壁上。
12.根据权利要求8所述的半导体器件，其中，所述外延结构存在于所述栅极电介质的至少一个内壁上。
13.根据权利要求8所述的半导体器件，其中，所述栅电极还存在于所述半导体鳍的所述凹进部分的部分上。
14.根据权利要求8所述的半导体器件，其中，所述栅极间隔件存在于所述半导体鳍的所述沟道部分的部分上。
15.一种用于制造半导体器件的方法，包括：
在衬底上形成半导体鳍；
形成栅极电介质以覆盖所述半导体鳍；
在所述栅极电介质和所述半导体鳍上形成伪栅极；
在所述伪栅极的至少一个侧壁上形成至少一个栅极间隔件；
去除所述半导体鳍的未由所述伪栅极和所述栅极间隔件覆盖的至少部分以及去除所述栅极电介质的未由所述伪栅极和所述栅极间隔件覆盖的至少部分并且在所述栅极间隔件和所述半导体鳍之间形成第一凹槽；以及
去除所述半导体鳍的由所述栅极电介质覆盖的至少另一部分以在所述栅极电介质和所述半导体鳍之间形成第二凹槽。
16.根据权利要求15所述的方法，还包括在所述半导体鳍上形成外延结构，其中，在所述第二凹槽中形成所述外延结构的至少部分。
17.根据权利要求15所述的方法，还包括：
去除所述伪栅极以形成邻近所述栅极间隔件的开口；以及
在所述开口中形成栅电极。
18.根据权利要求15所述的方法，其中，所述半导体鳍的所述另一部分的所述去除包括选择性地蚀刻所述半导体鳍。
CN201611074867.7A 2015-12-17 2016-11-29 半导体器件及其制造方法 Active CN106972054B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562269030P 2015-12-17 2015-12-17
US62/269,030 2015-12-17
US15/009,760 2016-01-28
US15/009,760 US9799649B2 (en) 2015-12-17 2016-01-28 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
CN106972054A CN106972054A (zh) 2017-07-21
CN106972054B true CN106972054B (zh) 2019-12-10

Family

ID=59066441

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611074867.7A Active CN106972054B (zh) 2015-12-17 2016-11-29 半导体器件及其制造方法

Country Status (3)

Country Link
US (4) US9799649B2 (zh)
CN (1) CN106972054B (zh)
TW (1) TWI622094B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557590B2 (en) 2020-02-19 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate profile optimization
US11508572B2 (en) * 2020-04-01 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11862638B2 (en) 2020-08-14 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227202A (zh) * 2012-01-31 2013-07-31 台湾积体电路制造股份有限公司 FinFET体接触件及其制造方法
US8614127B1 (en) * 2013-01-18 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US20050139860A1 (en) * 2003-10-22 2005-06-30 Snyder John P. Dynamic schottky barrier MOSFET device and method of manufacture
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US9484432B2 (en) * 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
KR101894221B1 (ko) * 2012-03-21 2018-10-04 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
US9536792B2 (en) * 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
US8981496B2 (en) * 2013-02-27 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and gate contact structure for FinFET
US9276087B2 (en) * 2013-05-10 2016-03-01 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
US9006842B2 (en) * 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
KR102055379B1 (ko) * 2013-08-08 2019-12-13 삼성전자 주식회사 트라이-게이트를 포함하는 반도체 소자 및 그 제조 방법
US9159811B2 (en) * 2013-12-18 2015-10-13 International Business Machines Corporation Growing buffer layers in bulk finFET structures
KR102151768B1 (ko) * 2014-01-27 2020-09-03 삼성전자주식회사 반도체 장치 및 그 제조방법
US9431395B2 (en) * 2014-07-01 2016-08-30 International Business Machines Corporation Protection of semiconductor-oxide-containing gate dielectric during replacement gate formation
KR102394887B1 (ko) * 2014-09-01 2022-05-04 삼성전자주식회사 반도체 장치의 제조 방법
KR102259080B1 (ko) * 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US9985112B2 (en) * 2015-02-06 2018-05-29 International Business Machines Corporation Sloped finFET with methods of forming same
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10157800B2 (en) * 2017-04-24 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227202A (zh) * 2012-01-31 2013-07-31 台湾积体电路制造股份有限公司 FinFET体接触件及其制造方法
US8614127B1 (en) * 2013-01-18 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

Also Published As

Publication number Publication date
US20200119008A1 (en) 2020-04-16
TWI622094B (zh) 2018-04-21
US20180053762A1 (en) 2018-02-22
US20170179118A1 (en) 2017-06-22
US9799649B2 (en) 2017-10-24
TW201735153A (zh) 2017-10-01
CN106972054A (zh) 2017-07-21
US10998312B2 (en) 2021-05-04
US20210257361A1 (en) 2021-08-19
US10510752B2 (en) 2019-12-17

Similar Documents

Publication Publication Date Title
US11393814B2 (en) Method for forming semiconductor device with helmet structure between two semiconductor fins
US10868012B2 (en) Semiconductor device and manufacturing method thereof
US10868188B2 (en) Semiconductor device and method
US20160204195A1 (en) Semiconductor structure with fin structure and wire structure and method for forming the same
KR20190024625A (ko) 반도체 디바이스 및 방법
CN107017286B (zh) 半导体元件及其制造方法
CN112530943A (zh) 半导体器件及其制造方法
US20210257361A1 (en) Semiconductor device and manufacturing method thereof
US10707131B2 (en) Semiconductor device and manufacturing method thereof
US11462534B2 (en) Semiconductor device and manufacturing method thereof
US20220352345A1 (en) Semiconductor device and manufacturing method thereof
CN112530942A (zh) 半导体器件及其形成方法
CN109427901B (zh) 半导体器件和方法
US20240072144A1 (en) Semiconductor device
US10164112B2 (en) Semiconductor device and manufacturing method thereof
US10529572B2 (en) Semiconductor device and method of manufacture
US20230387261A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant