CN117558732A - 阵列基板、显示面板和显示模组 - Google Patents

Abstract

本申请实施例提供一种阵列基板、显示面板和显示模组，阵列基板包括：像素电路组，包括多个像素电路，多个像素电路组的多个像素电路呈阵列分布；驱动电路；多个线组，驱动电路经线组与对应的像素电路组连接，线组包括n条第一信号线，且线组中的n条第一信号线用于传输同步信号，n为大于1的正整数；连接线，连接线用于连接同一线组中的至少两条第一信号线。本申请能够提高显示面板的使用性能。

Description

阵列基板、显示面板和显示模组

技术领域

本申请涉及显示设备技术领域，尤其涉及一种阵列基板、显示面板和显示模组。

背景技术

有机发光二极管(Organic Light Emitting Diode，OLED)以及基于发光二极管(Light Emitting Diode，LED)等技术的平面显示装置因具有高画质、省电、机身薄及应用范围广等优点，而被广泛的应用于手机、电视、笔记本电脑、台式电脑等各种消费性电子产品，成为显示装置中的主流。

但目前的OLED显示产品的使用性能有待提升。

发明内容

本申请实施例提供一种阵列基板、显示面板和显示模组，旨在提高显示面板的使用性能。

本申请第一方面的实施例提供了一种显示面板的阵列基板，包括：像素电路组，包括多个像素电路，多个像素电路组的多个像素电路呈阵列分布；驱动电路；多个线组，驱动电路经线组与对应的像素电路组连接，线组包括n条第一信号线，且线组中的n条第一信号线用于传输同步信号，n为大于1的正整数；连接线，连接线用于连接同一线组中的至少两条第一信号线。

根据本申请第一方面的实施方式，多个线组包括至少一第一线组，第一线组中的各第一信号线包括间隔设置的两个子分段；

连接线包括第一连接线，第一连接线连接同一第一线组中的n条第一信号线的子分段，与第一线组对应的第一连接线的数量大于1且小于或等于(n-1)。

根据本申请第一方面前述任一实施方式，阵列基板包括至少一第一区，同一第一信号线的两个子分段分设于第一区的两侧，第一连接线环绕第一区，并且至少一第一连接线连接同一第一线组中的至少2条第一信号线的子分段。

根据本申请第一方面前述任一实施方式，多条第一连接线中的至少两者异层设置或多条第一连接线同层设置。

根据本申请第一方面前述任一实施方式，阵列基板包括衬底，第一连接线位于第一信号线背离或靠近衬底的一侧。

根据本申请第一方面前述任一实施方式，n等于4，像素电路组包括两行像素电路，同一行的多个像素电路连接的线组包括2条第一信号线对应连接，且同一线组的4条第一信号线的8条子分段通过2条第一连接线连接。

根据本申请第一方面前述任一实施方式，连接于同一行像素电路的2条第一信号线异层设置，第一连接线和与其连接的其中一条第一信号线同层设置。

根据本申请第一方面前述任一实施方式，第一连接线连接于同一行像素电路对应的2条第一信号线的4条子分段。

根据本申请第一方面前述任一实施方式，阵列基板包括显示区和环绕至少部分显示区设置的非显示区，驱动电路位于非显示区，连接线包括第二连接线，n条第一信号线中至少两者远离驱动电路的一端通过第二连接线连接。

根据本申请第一方面前述任一实施方式，像素电路组包括两行像素电路，线组包括4条第一信号线，且同一线组的4条第一信号线通过一条第二连接线连接；

或者，同一线组的4条第一信号线通过两条第二连接线连接。

根据本申请第一方面前述任一实施方式，同一线组的4条第一信号线通过两条第二连接线连接，同一行像素电路与2条第一信号线对应连接，且与同一行像素电路对应的2条第一信号线连接于同一第二连接线。

根据本申请第一方面前述任一实施方式，阵列基板包括衬底，第二连接线位于第一信号线背离或靠近衬底的一侧。

根据本申请第一方面前述任一实施方式，还包括串联线，连接线经由串联线和至少两条第一信号线连接，串联线和第一信号线过孔连接。

根据本申请第一方面前述任一实施方式，阵列基板包括衬底和设置于衬底的导电层、串联层，第一信号线位于导电层，串联线位于串联层，且串联层位于导电层背离衬底的一侧。

根据本申请第一方面前述任一实施方式，连接线位于串联层。

根据本申请第一方面前述任一实施方式，像素电路组包括至少一行像素电路。

根据本申请第一方面前述任一实施方式，像素电路组包括两行像素电路，n等于4，一行所述像素电路与2条所述第一信号线对应连接。

根据本申请第一方面前述任一实施方式，像素电路组包括两行相邻的像素电路。

根据本申请第一方面前述任一实施方式，像素电路包括多个功能模块，连接于同一行像素电路的2条第一信号线连接于不同的功能模块；或者，多个功能模块中，至少一个功能模块包括两个控制端，连接于同一行像素电路的2条第一信号线与同一功能模块的两个控制端连接。

根据本申请第一方面前述任一实施方式，功能模块包括补偿模块，补偿模块包括补偿晶体管，补偿晶体管包括两个栅极，两个栅极构成了两个控制端。

根据本申请第一方面前述任一实施方式，两个栅极分别为顶栅和底栅。

根据本申请第一方面前述任一实施方式，补偿晶体管为氧化物晶体管。

本申请第二方面的实施例还提供了一种显示面板，包括上述任一第一方面实施例的阵列基板。

本申请第三方面的实施例还提供了一种显示模组，包括上述的显示面板。

在本申请实施例提供的阵列基板中，阵列基板包括像素电路组、驱动电路和多个线组，像素电路组包括多个像素电路，驱动电路通过线组与对应的像素电路组中的像素电路连接，使得驱动电路能够向像素电路发送驱动信号。同一线组包括n条第一信号线，n条第一信号线用于连接驱电路和同一像素电路组。线组中的至少两条第一信号线通过连接线相互连接，使得该两条第一信号线能够相互连接以发送相同的驱动信号，能够改善驱动电路和像素电路之间信号传输的不稳定性，当阵列基板用于显示面板时，能够改善显示面板的显示效果，提高显示面板的使用性能。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征。

图1是本申请实施例提供的一种阵列基板的结构示意图；

图2是图1中P处的局部放大结构示意图；

图3是图1中Q处的局部放大结构示意图；

图4是本申请实施例提供的一种阵列基板的像素电路图；

图5是本申请实施例提供的一种阵列基板的简化电路图；

图6是本申请实施例提供的一种阵列基板的局部布线结构示意图；

图7是本申请另一实施例中图1中Q处的局部放大结构示意图；

图8是本申请另一实施例提供的一种阵列基板的简化电路图；

图9是本申请另一实施例提供的一种阵列基板的局部布线结构示意图；

图10是本申请又一实施例中图1中Q处的局部放大结构示意图；

图11是本申请又一实施例提供的一种阵列基板的简化电路图；

图12是本申请又一实施例提供的一种阵列基板的局部布线结构示意图；

图13是本申请实施例提供的一种阵列基板的局部剖视图；

图14是本申请实施例提供的一种阵列基板的另一局部剖视图。

附图标记说明：

10、阵列基板；11、像素电路组；12、驱动电路；13、线组；

100、像素电路；110、驱动模块；120、第二初始化模块；130、第一初始化模块；140、发光模块；150、数据写入模块；160、补偿模块；170、存储模块；180、发光控制模块；181、第一发光控制模块；182、第二发光控制模块；190、第三初始化模块；

200、第一信号线；210、子分段；

300、连接线；310、第一连接线；320、第二连接线；

400、串联线；

HA、第一区；AA、第二区；NA、非显示区。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本申请造成不必要的模糊；并且，为了清晰，可能夸大了部分结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。

在本申请的描述中，需要说明的是，除非另有说明，“多个”的含义是两个以上；术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。

下述描述中出现的方位词均为图中示出的方向，并不是对本申请的实施例的具体结构进行限定。在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以间接相连。对于本领域的普通技术人员而言，可视具体情况理解上述术语在本申请中的具体含义。

为了更好地理解本申请，下面结合图1至图14对本申请实施例的阵列基板、显示面板和显示模组进行详细描述。

请一并参阅图1至图3，图1是本申请实施例提供的一种阵列基板的结构示意图，图2是图1中P处的局部放大结构示意图，图3是图1中Q处的局部放大结构示意图。

请一并参阅图1至图3，本申请第一方面的实施例提供了一种显示面板的阵列基板10，阵列基板10包括像素电路组11、驱动电路12、多个线组13和连接线300。像素电路组11包括多个像素电路100，多个像素电路组11的多个像素电路100呈阵列分布；驱动电路12经线组13与对应的像素电路组11连接，线组13包括n条第一信号线200，且线组13中的n条第一信号线200用于传输同步信号，n为大于1的正整数，连接线300用于连接同一线组13中的至少两条第一信号线200。

在本申请实施例提供的阵列基板10中，阵列基板10包括像素电路组11、驱动电路12和多个线组13，像素电路组11包括多个像素电路100，驱动电路12通过线组13与对应的像素电路组11中的像素电路100连接，使得驱动电路12能够向像素电路100发送驱动信号。同一线组13包括n条第一信号线200，n条第一信号线200用于连接驱电路和同一像素电路组11。线组13中的至少两条第一信号线200通过连接线300相互连接，使得该两条第一信号线200能够相互连接以发送相同的驱动信号，能够改善驱动电路12和像素电路100之间信号传输的不稳定性，当阵列基板10用于显示面板时，能够改善显示面板的显示效果，提高显示面板的使用性能。

像素电路组11的设置方式有多种，像素电路组11可以包括一行或多行的像素电路100。线组13中的第一信号线200可以连接于像素电路组11中的同一行像素电路100。第一信号线200例如可以为扫描信号线，驱动电路12为扫描驱动电路，例如GIP电路。扫描驱动电路经第一信号线200与对应行的像素电路100连接。在其它实施方式中，像素电路组11也可以包括一列或多列的像素电路100。

可选的，像素电路组11中包括的像素电路100的行数小于线组13中第一信号线200的数量，使得两条以上的第一信号线200可以连接于同一行的像素电路100，能够改善驱动电路12和像素电路100之间的信号传输。

可选的，线组13和像素电路组11一一对应，即同一像素电路组11通过同一线组13的n条第一信号线200与驱动电路12连接。

在一些可选的实施例中，像素电路组11包括至少一行像素电路100，使得至少一行的像素电路100通过同一线组13的n条第一信号线200与驱动电路12连接，以改善驱动电路12和像素电路100之间的信号传输。

在一些可选的实施例中，如图3所示，像素电路组11包括两行像素电路100，n等于4，同一行的像素电路100连接2条第一信号线200。

在这些可选的实施例中，同一行的多个像素电路100经由2行的第一信号线200与驱动电路12连接，能够改善驱动电路12和像素电路100之间的信号传输。

可选的，像素电路组11内的多个像素电路100位于相邻的两行内，即像素电路组11包括相邻的两行像素电路100。同一像素电路组11内的两行像素电路100为相邻的两行，能够减小像素电路组11内多个像素电路100间的距离，便于多条第一信号线200的布置。

在一些可选的实施例中，像素电路100包括多个功能模块，连接于同一行像素电路100的2条第一信号线200连接于不同的功能模块。使得2条第一信号线200能够向不同的功能模块传输信号。

或者，在其他实施例中，多个功能模块中，至少一个功能模块包括两个控制端，连接于同一行像素电路100的2条第一信号线200与同一功能模块的两个控制端连接。使得两条第一信号线200能够向同一功能模块传输同步信号，能够改善信号传输的不稳定性。

可选的，如图4所示，功能模块包括补偿模块160，补偿模块160包括补偿晶体管M5，补偿晶体管M5包括两个栅极，两个栅极构成了两个控制端。在这些可选的实施例中，两个栅极构成了两个控制端，那么两个第一信号线200可以与同一补偿晶体管M5的两个栅极对应连接。

可选的，两个栅极分别为顶栅和底栅。例如，补偿晶体管M5包括半导体部，阵列基板10还包括衬底，像素电路100设置于衬底，补偿晶体管M5包括两个栅极，其中一个栅极位于半导体部朝向衬底的一侧构成底栅，另一栅极位于半导体部背离衬底的一侧构成顶栅，使得两个栅极可以控制同一半导体部的开关。该补偿晶体管M5可以为氧化物晶体管，即补偿晶体管M5的有源层为氧化物，例如氧化铟镓锌(IGZO)。

可选的，当像素电路组11包括两行像素电路100，线组13包括4条第一信号线200时，其中2条第一信号线200可以连接于一行像素电路100的补偿晶体管的顶栅和底栅，另2条第一信号线200可以连接于另一行像素电路100的补偿晶体管的顶栅和底栅。两行像素电路100的补偿晶体管对应4条第一信号线200设置。

可选的，如图4所示，像素电路100包括驱动模块110、第一初始化模块130、第二初始化模块120、第三初始化模块190、发光控制模块、数据写入模块150、补偿模块160和存储模块170。其中发光控制模块包括第一发光控制模块181和第二发光控制模块182。

可选地，第一初始化模块130包括第一晶体管M1，第一晶体管M1的栅极与第一扫描线S1连接，第一晶体管M1的第一极与第一初始化信号线Vref1连接，第一晶体管M1的第二极与发光模块140的第一端连接，第一晶体管M1用于在第一初始化阶段将第一初始化信号线上的第一初始化电压传输至发光模块140的第一端。

可选地，第二初始化模块120包括第二晶体管M2，第二晶体管M2的栅极与第一扫描线S1连接，第二晶体管M2的第一极与第二初始化信号线Vref2连接，第二晶体管M2的第二极与驱动模块110的第一端S或第二端D连接，第二晶体管M2用于在第二初始化阶段将第二初始化信号线Vref2上的第二初始化电压传输至驱动模块110的第一端S或第二端D。

可选地，驱动模块110包括第三晶体管M3，数据写入模块150包括第四晶体管M4，补偿模块160包括第五晶体管M5，第三初始化模块190包括第六晶体管M6，第一发光控制模块181包括第七晶体管M7，第二发光控制模块182包括第八晶体管M8，发光模块140包括发光二极管D1，存储模块170包括电容C。

第四晶体管M4的栅极与第二扫描线S2连接，第四晶体管M4的第一极与数据线连接，第四晶体管M4的第二极与第三晶体管M3的第一极连接，第五晶体管M5的栅极与第三扫描线S3连接，第五晶体管M5的第一极与第三晶体管M3的第二极连接，第五晶体管M5的第二极与第三晶体管M3的栅极连接；第六晶体管M6的栅极与第四扫描线S4连接，第六晶体管M6的第一极与第二初始化信号线Vref2连接，第六晶体管M6的第二极与第五晶体管M5的第一极连接；第七晶体管M7的栅极和第八晶体管M8的栅极均连接发光控制信号线EM，第七晶体管M7的第一极与第一电源线L1连接，第七晶体管M7的第二极与第三晶体管M3的第一极连接，第八晶体管M8的第一极与第三晶体管M3的第二极连接，第八晶体管M8的第二极与发光二极管D1的第一极连接，发光二极管D1的第二极与第二电源线L2连接；电容C的第一极与第一电源线L1连接，电容C的第二极与第三晶体管M3的栅极连接。

在上述实施例中，发光二极管D1的第一极可以为阳极，第二极可以为阴极。第五晶体管M5和第六晶体管M6可以为N型管，也可以为P型管，其余晶体管均为P型管。图4中仅示出了第五晶体管M5和第六晶体管M6为N型管的情况，例如，第五晶体管M5和第六晶体管M6可均为金属氧化物晶体管，这样设置的好处是，可以减小第三晶体管M3栅极的漏电问题，有利于维持第三晶体管M3栅极电压的稳定性。

可选的，第一信号线200可以为上述的第三扫描信号线S3。可选的，如上所述，补偿模块160的第五晶体管M5可以包括顶栅和底栅，顶栅和底栅均连接有一第一信号线200(即第三扫描线S3)。

请一并参阅图1至图6，图5是本申请实施例中阵列基板10上的简化电路图。图6是本申请实施例中阵列基板10的局部布线结构示意图。

在一些可选的实施例中，阵列基板10还包括连接线300，连接线300用于连接同一线组13中的至少两条第一信号线200。其中，当连接线300的数量为多个时，至少一连接线300用于连接同一线组13中的至少两条第一信号线200。图5中仅示意出了第一信号线200、连接线300及驱动电路12的连接关系，图6中示意出了第一信号线200、连接线300、驱动电路12的局部版图。图6中连接于同一行像素电路200的两条第一信号线200异层并相互交叠，以实线示意出其中一条第一信号线200，以虚线示意出另一第一信号线200。

在这些实施例中，线组13中的至少两条第一信号线200通过连接线300相互连接，使得该两条第一信号线200能够相互连接。此外，通过设置对应于同一线组13的连接线300的数量小于n，能够减小连接线300所在位置导线的数量，减小连接线300所在位置布线区域的宽度。

可选的，连接线300可以直接连接于第一信号线200，或者，如上所述，当第一信号线200连接补偿晶体管M5的栅极时，连接线300可以连接于补偿晶体管M5的栅极，连接线300通过补偿晶体管M5的栅极连接第一信号线200。那么，两行像素电路100的两个补偿模块160的补偿晶体管M5的的四个栅极中，至少两者通过连接线300相互连接。可选的，可以是同一补偿晶体管M5的两个栅极相互连接，以简化阵列基板10的布线。可选的，如上所述，栅极可以和第一信号线200的局部区域复用。

在一些可选的实施例中，多个线组13包括至少一第一线组，第一线组中的各第一信号线200包括间隔设置的两个子分段210；连接线300包括第一连接线310，第一连接线310连接同一第一线组中的n条第一信号线200的子分段210，与第一线组对应的第一连接线310的数量大于1且小于或等于(n-1)。

在这些可选的实施例中，多个线组13包括至少一第一线组，即多个线组13中的至少一者为第一线组，第一线组中的各第一信号线200包括间隔设置的两个子分段210，同一第一信号线200的两个子分段210用于连接同行的多个像素电路100。连接线300包括第一连接线310，第一连接线310连接同一第一线组中的n条第一信号线200的子分段210，且第一连接线310的数量小于其对应的第一线组内第一信号线200的数量，例如2条第一信号线200的4条子分段210通过1条第一连接线310相互连接，或者4条第一信号线200的8条子分段210通过2条或3条第一连接线310相互连接，使得第一连接线310的数量小于其对应的第一线组中第一信号线200的数量，能够减小第一连接线310的数量，减小第一连接线310所在位置布线区域的宽度。

在一些可选的实施例中，阵列基板10包括至少一第一区HA。可选的，第一区HA可以为显示面板的孔区，第一区HA可以用于设置摄像头等屏下组件。阵列基板10还包括第二区AA，第二区AA环绕至少部分第一区HA设置，第二区AA可以为正常显示区，第一信号线200可以位于第二区AA，第二区AA内的至少部分第一信号线200会被第一区HA分隔为两个子分段210，即同一所述第一信号线200的两个子分段210分设于所述第一区HA的两侧。

可选的，第一连接线310可以连接位于第一区HA两侧的子分段210，例如至少一个第一连接线310环绕所述第一区HA并连接同一第一线组中的至少2条第一信号线200的子分段210。同一第一连接线310可以连接2条第一信号线200的4个子分段210，能够减小第一连接线310的数量，减小第一区HA外布线区的宽度。本申请能够降低驱动电路的负载，改善驱动迟滞，进而导致低灰阶画面下存在第一区HA两侧显示不均的问题

此外，通过令同一第一连接线310连接2条第一信号线200的子分段210，还能够改善驱动迟滞，进而导致低灰阶画面下存在第一区HA两侧显示不均的问题。

可选的，多条第一连接线310中的至少两者可以异层设置，进一步减小第一区HA周侧布线区的尺寸。在其他实施例中，多条第一连接线310中的至少两者也可以同层设置，以简化制备工艺。

第一连接线310的膜层位置设置方式有多种，例如阵列基板10包括衬底，第一连接线310可以设置于第一信号线200远离或靠近衬底的一侧。

可选的，如上所述，n可以等于4，像素电路组12包括两行像素电路100，同一行的多个像素电路100与2条第一信号线200对应连接，且同一线组13的4条第一信号线200的8条子分段210通过2条第一连接线310相互连接。

在这些实施例中，第一信号线200和第一连接线310的数量比为2:1，既能够改善由于第一连接线310数量过多导致第一区HA周侧布线区尺寸过大，也能够改善第一连接线310的数量过少，导致驱动迟滞，进而导致低灰阶画面下存在第一区HA两侧显示不均的问题。

可选的，连接于同一行像素电路100的2条第一信号线200异层设置，第一连接线310和与其连接的其中一条第一信号线200同层设置。

在这些可选的实施例中，连接于像素电路100的2条第一信号线200异层设置，能够减小像素电路100对应的2条第一信号线200占据的空间尺寸。而第一连接线310和与其连接的其中一条第一信号线200同层设置，使得第一连接线310能够与一条第一信号线200同步制备，既能够简化阵列基板10的制备工艺，也能够提高第一连接线310与第一信号线200的连接强度。

在一些可选的实施例中，阵列基板10还包括显示区和环绕至少部分显示区的非显示区NA，显示区可以为上述的第二区AA。驱动电路12可以位于非显示区NA，以改善驱动电路12对显示区显示效果的影响。

可选的，当驱动电路12位于显示区的一侧，而第一信号线200由驱动电路12延伸至显示区的另一侧，第一信号线200的一端在显示区的一侧和驱动电路12相互连接，第一信号线200远离驱动电路12的一端可以在显示区的另一侧悬置。

可选的，在另一些实施例中，请一并参阅图1至图9，连接线300包括第二连接线320，n条第一信号线200中至少两者远离驱动电路12的一端通过第二连接线320连接。

如图9所示，当第一信号线200包括两个子分段210时，位于第一区HA和驱动电路12之间的子分段210的两端中，一端连接驱动电路12，另一端连接第一连接线310，位于第一区HA背离驱动电路12一侧的子分段210的两端中，一端连接第一连接线310，另一端连接第二连接线320。也就是说，n条第一信号线200中至少两者远离驱动电路12的一端通过第二连接线320连接。

在这些实施例中，至少两条第一信号线200上远离驱动电路12的另一端通过第二连接线320相互连接，能够改善驱动迟滞，进而导致低灰阶画面下显示不均的问题。

如上所述，n可以等于4，同一像素电路组11包括两行像素电路100，对应于同一像素电路组11的线组13包括4条第一信号线200，即两行像素电路100对应4条第一信号线200，2条第一信号线200可以连接同行的多个像素电路100。那么同一线组13的4条第一信号线200通过两条第二连接线320连接，例如连接于同一行的2条第一信号线200通过同一第二连接线320连接。既能够改善第二连接线320的信号过多增大阵列基板10的制备难度，也能够改善同一行像素电路100的驱动迟滞，导致同一行子像素在第一区HA两侧显示不均的问题。

可选的，同一线组13的4条第一信号线200通过两条第二连接线320连接，同一行像素电路100与2条第一信号线200对应连接，且与同一行像素电路200对应的2条第一信号线200连接于同一第二连接线320。同一行像素电路100对应的第一信号线200通常距离较近，同一第二连接线320通过所述第一信号线200连接同一行的所述像素电路100，能够简化第二连接线320的尺寸。

或者，在其他实施例中，如图10至图12所示，同一线组13的4条第一信号线200可以通过一条第二连接线320连接。能够进一步减小第二连接线320的数量，降低阵列基板10的制备工艺难度。

第二连接线320的膜层位置设置方式有多种，例如阵列基板10包括衬底，第二连接线320可以设置于第一信号线200远离或靠近衬底的一侧。

在一些可选的实施例中，请一并参阅图1至图14，阵列基板10还包括串联线400，连接线300经由串联线400和至少两条第一信号线200连接，串联线400和第一信号线200过孔连接。

在这些实施例中，至少两条第一信号线200通过串联线400相互串联后，再连接至连接线300，可以不改变原第一信号线200的布线制备流程，在制备完第一信号线200之后继续制备串联线400，令串联线400和第一信号线200过孔连接，即可实现多条第一信号线200的相互串联，而连接线300只需连接至串联线400即可，能够简化多条第一信号线200和同一连接线300的连接。

可选的，如图6、图9和图12所示，串联线400和连接线300可以同层设置，例如当阵列基板10包括串联层，串联线400位于串联层时，连接线300也可以位于串联层。在其他实施例中，串联线400和连接线300也可以不同层设置。

在上述任一实施例中，当连接线300包括第一连接线310，第一信号线200包括子分段210时，位于第一区HA同侧的两条以上子分段210可以利用串联线400串联后，令第一连接线310连接位于第一区HA两侧的串联线400即可。而当连接线300包括第二连接线320时，可以直接令串联线400连接两条以上的第一信号线200远离驱动电路12的一端，再领第二连接线320与串联线400相互连接，以使得第二连接线320能够连接2条以上的第一信号线200。

可选的，如图13和图14所示，阵列基板10包括衬底01和设置于衬底的导电层、串联层，第一信号线200位于导电层，串联线400位于串联层，且串联层位于导电层背离衬底的一侧。

在这些可选的实施例中，在制备完成导电层及位于导电层内的第一信号线200之后，可以继续制备串联层及位于串联层内的串联线400。

可选的，阵列基板10可以包括衬底01及设置于衬底01一侧且层叠设置的第一导电层02、第二导电层、第三导电层04、第四导电层05及第五导电层06。相邻的导电层之间均设置有绝缘层。如上所述，设置于阵列基板10的像素电路100包括补偿模块160，补偿模块160包括第五晶体管M5。第五晶体管M5包括半导体部b、顶栅g1、底栅g2、源极s及漏极d。作为一个示例，底栅g2可以位于第一导电层02，顶栅g1可以位于第三导电层04，源极s、漏极d可以位于第四导电层05。与同一补偿晶体管M5的两个栅极对应连接的两条第一信号线200中，一条第一信号线200与底栅g2同层设置，另一条第一信号线200与顶栅g1同层设置。

可选的，连接线300和/或串联线400可以位于第四导电层05。或者，阵列基板10还包括第五导电层06，第五导电层06位于第四导电层05背离衬底01的一侧，连接线300和/或串联线400可以位于第五导电层06。

可选的，导电层可以为上述的第一导电层02、第二导电层03、第三导电层04和第四导电层05中的任一者，串联层可以为第二导电层03、第三导电层04、第四导电层05和第五导电层06中的任一者，只要串联层位于导电层背离衬底01的一侧即可。

可选的，阵列基板10还可以包括金属遮光层00，金属遮光层00位于半导体b朝向衬底01的一侧，金属遮光层00用于遮挡光线，以改善光线入射至半导体b而影响其性能。

可选的，如上所述，第一信号线200可以连接补偿模块的栅极，那么第一信号线200可以和与其连接的栅极同层设置，令第一信号线200的部分区域可以复用为栅极，以进一步简化阵列基板10的制备。

在另一些实施例中，第一信号线200还可以为第四扫描线，第一信号线200用于连接第三初始化模块190的第六晶体管M6的栅极。第六晶体管M6包括顶栅和底栅，第六晶体管M6的顶栅和底栅还可以均连接有第一信号线200(即第四扫描线)。

本申请第二方面的实施例还提供一种显示面板，包括上述任一实施例的阵列基板10。可选的，如图13所示，显示面板还可以包括像素电极层20、像素定义层30和公共电极层40，像素定义层30包括像素限定部31和像素开口32，像素开口32内设置有发光单元50，公共电极40位于像素定义层30和发光单元50背离阵列基板10的一侧。

本申请第三方面的实施例还提供一显示模组，包括上述的显示面板。其中，该显示模组还可以包括偏光片、触控层以及盖板等结构。该偏光片设于触控层与显示面板之间，该盖板设于触控层背离显示面板的一侧。

虽然已经参考优选实施例对本申请进行了描述，但在不脱离本申请的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本申请并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种显示面板的阵列基板，其特征在于，包括：

像素电路组，包括多个像素电路，多个所述像素电路组的多个所述像素电路呈阵列分布；

驱动电路；

多个线组，所述驱动电路经所述线组与对应的所述像素电路组连接，所述线组包括n条第一信号线，且所述线组中的n条所述第一信号线用于传输同步信号，n为大于1的正整数；

连接线，所述连接线用于连接同一所述线组中的至少两条所述第一信号线。

2.根据权利要求1所述的阵列基板，其特征在于，

多个所述线组包括至少一第一线组，所述第一线组中的各第一信号线包括间隔设置的两个子分段；

所述连接线包括第一连接线，所述第一连接线连接同一所述第一线组中的n条所述第一信号线的所述子分段，与所述第一线组对应的所述第一连接线的数量大于1且小于或等于(n-1)。

3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板包括至少一第一区，同一所述第一信号线的两个子分段分设于所述第一区的两侧，所述第一连接线环绕所述第一区，并且至少一所述第一连接线连接同一所述第一线组中的至少2条所述第一信号线的所述子分段；

优选的，多条所述第一连接线中的至少两者异层设置或多条所述第一连接线同层设置；

优选的，所述阵列基板包括衬底，所述第一连接线位于所述第一信号线背离或靠近所述衬底的一侧。

4.根据权利要求3所述的阵列基板，其特征在于，n等于4，所述像素电路组包括两行所述像素电路，同一行的多个所述像素电路与2条第一信号线对应连接，且同一所述线组的4条第一信号线的8条所述子分段通过2条第一连接线连接；

优选的，连接于同一行所述像素电路的2条第一信号线异层设置，所述第一连接线和与其连接的其中一条第一信号线同层设置；

优选的，所述第一连接线连接于同一行所述像素电路对应的2条所述第一信号线的4条所述子分段。

5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括显示区和环绕至少部分所述显示区设置的非显示区，所述驱动电路位于所述非显示区，所述连接线包括第二连接线，n条第一信号线中至少两者远离所述驱动电路的一端通过第二连接线连接；

优选的，所述像素电路组包括两行所述像素电路，所述线组包括4条所述第一信号线，且同一线组的4条第一信号线通过一条第二连接线连接；

或者，同一线组的4条第一信号线通过两条第二连接线连接；

优选的，同一线组的4条第一信号线通过两条第二连接线连接，同一行像素电路与2条第一信号线对应连接，且与同一行像素电路对应的2条第一信号线连接于同一第二连接线；

优选的，所述阵列基板包括衬底，所述第二连接线位于所述第一信号线背离或靠近所述衬底的一侧。

6.根据权利要求1-5任一项所述的阵列基板，其特征在于，还包括串联线，所述连接线经由所述串联线和至少两条所述第一信号线连接，所述串联线和所述第一信号线过孔连接；

优选的，所述阵列基板包括衬底和设置于衬底的导电层、串联层，所述第一信号线位于所述导电层，所述串联线位于所述串联层，且所述串联层位于所述导电层背离所述衬底的一侧；

优选的，所述连接线位于所述串联层。

7.根据权利要求1所述的阵列基板，其特征在于，

所述像素电路组包括至少一行所述像素电路或至少一列所述像素电路；

优选的，所述像素电路组包括两行所述像素电路，n等于4，一行所述像素电路与2条所述第一信号线对应连接；

优选的，所述像素电路组包括两行相邻的所述像素电路。

8.根据权利要求7所述的阵列基板，其特征在于，所述像素电路包括多个功能模块，连接于同一行所述像素电路的2条所述第一信号线连接于不同的功能模块；或者，多个所述功能模块中，至少一个所述功能模块包括两个控制端，连接于同一行所述像素电路的2条第一信号线与同一所述功能模块的两个所述控制端连接；

优选的，所述功能模块包括补偿模块，所述补偿模块包括补偿晶体管，所述补偿晶体管包括两个栅极，所述两个栅极构成了所述两个控制端；

优选的，所述两个栅极分别为顶栅和底栅；

优选的，所述补偿晶体管为氧化物晶体管。

9.一种显示面板，其特征在于，包括权利要求1-8任一项所述的阵列基板。

10.一种显示模组，其特征在于，包括权利要求9所述的显示面板。