CN117540673A - 芯片验证方法、计算设备、***及存储介质 - Google Patents

Abstract

本申请公开了一种芯片验证方法、计算设备、***及存储介质，涉及芯片技术领域。应用于芯片设计阶段，方法包括：获取目标芯片上各元器件的第一电压值，第一电压值用于指示各元器件预设的额定电压值，目标芯片为虚拟芯片；获取各元器件的第二电压值，第二电压值用于指示目标芯片完成扫描链仿真测试时，各元器件的电压值；根据第一电压值和第二电压值验证目标芯片受扫描链仿真测试的影响情况。由于本申请应用在芯片设计阶段。可以在进行扫描链测试后，获取到目标芯片中各元器件的电压值，通过电压值验证芯片受扫描链测试的影响情况。以便研发人员及时对芯片进行调整，使得进入测试阶段的芯片不会再受到扫描链测试的影响。

Description

芯片验证方法、计算设备、***及存储介质

技术领域

本申请涉及芯片技术领域，尤其涉及一种芯片验证方法、计算设备、***及存储介质。

背景技术

目前，在芯片制造过程中，为了测试芯片中的制造缺陷，例如，开路、短路等。采用可测性设计(Design for Testability，DFT)方法对芯片的制造缺陷进行测试。可测性设计方法包括基于扫描链的测试方法。基于扫描链的测试方法是将芯片中的寄存器替换成可观测可控制的扫描寄存器，并将这些扫描寄存器串成扫描链，通过扫描链测试芯片是否存在制造缺陷。但是，一些扫描寄存器在进行制造缺陷测试时，会造成芯片中时域内连续信号(电压)发生变化，导致芯片中的一些元器件的电压工作在非工作区，进而导致芯片故障。因此，如何在采用可测性设计方法对芯片进行测试过程中，验证芯片受测试的影响情况是目前亟需解决的问题。

发明内容

鉴于上述问题，本申请提供一种芯片验证方法、计算设备、***及存储介质，解决了如何在采用可测性设计方法对芯片进行测试过程中，验证芯片受测试的影响情况的问题。

为解决上述技术问题，本申请提出以下方案：

第一方面，本申请提供了一种芯片验证方法，应用于芯片设计阶段，方法包括：获取目标芯片上各元器件的第一电压值，第一电压值用于指示各元器件预设的额定电压值，目标芯片为虚拟芯片；获取各元器件的第二电压值，第二电压值用于指示目标芯片完成扫描链仿真测试时，各元器件的电压值；根据第一电压值和第二电压值验证目标芯片受扫描链仿真测试的影响情况。

结合第一方面，在一种可能的实现方式中，获取目标芯片的网表，网表包括目标芯片的结构信息和寄存器信息，结构信息用于指示目标芯片中各元器件的连接关系，寄存器信息包括目标芯片中各寄存器的类型；基于结构信息和寄存器信息对目标芯片进行扫描链仿真测试。

结合第一方面，在另一种可能的实现方式中，在目标芯片完成扫描链仿真测试之后，寄存器信息还包括各元器件的第二电压值；从寄存器信息中获取各元器件对应的第二电压值。

结合第一方面，在另一种可能的实现方式中，当目标芯片上各元器件的第一电压值和第二电压值的差值均小于等于各元器件对应的电压阈值时，指示目标芯片不受扫描链测试影响。

结合第一方面，在另一种可能的实现方式中，当目标芯片上任意元器件的第一电压值和第二电压值的差值大于元器件对应的电压阈值时，指示目标芯片受扫描链测试影响，目标芯片存在故障。

结合第一方面，在另一种可能的实现方式中，当目标芯片受扫描链仿真测试影响，对目标芯片进行调整后，检测调整后的目标芯片中是否存在调整第一电压值的元器件；若是，获取调整后的元器件的第三电压值，第三电压值用于指示元器件调整后的额定电压值，并根据第三电压值和目标芯片中未调整的元器件的第一电压值验证目标芯片受扫描链仿真测试的影响情况；若否，根据第一电压值验证目标芯片受扫描链仿真测试的影响情况。

第二方面，本申请提供了一种计算设备，计算设备包括：获取模块和验证模块。

获取模块，用于获取目标芯片上各元器件的第一电压值，第一电压值用于指示各元器件预设的额定电压值，目标芯片为虚拟芯片；以及获取各元器件的第二电压值，第二电压值用于指示目标芯片完成扫描链仿真测试时，各元器件的电压值。

验证模块，用于根据第一电压值和第二电压值验证目标芯片受扫描链仿真测试的影响情况。

结合第二方面，在一种可能的实现方式中，计算设备还包括测试模块，测试模块用于：获取目标芯片的网表，网表包括目标芯片的结构信息和寄存器信息，结构信息用于指示目标芯片中各元器件的连接关系，寄存器信息包括目标芯片中各寄存器的类型；基于结构信息和寄存器信息对目标芯片进行扫描链仿真测试。

结合第一方面，在另一种可能的实现方式中，获取模块具体用于：在目标芯片完成扫描链仿真测试之后，寄存器信息还包括各元器件的第二电压值；从寄存器信息中获取各元器件对应的第二电压值。

结合第二方面，在另一种可能的实现方式中，验证模块，具体用于当目标芯片上各元器件的第一电压值和第二电压值的差值均小于等于各元器件对应的电压阈值时，指示目标芯片不受扫描链测试影响。

结合第二方面，在另一种可能的实现方式中，验证模块，具体用于当目标芯片上任意元器件的第一电压值和第二电压值的差值大于元器件对应的电压阈值时，指示目标芯片受扫描链测试影响，目标芯片存在故障。

结合第二方面，在另一种可能的实现方式中，获取模块还用于：当目标芯片受扫描链仿真测试影响，对目标芯片进行调整后，检测调整后的目标芯片中是否存在调整第一电压值的元器件；若是，获取调整后的元器件的第三电压值，第三电压值用于指示元器件调整后的额定电压值，并根据第三电压值和目标芯片中未调整的元器件的第一电压值验证目标芯片受扫描链仿真测试的影响情况；若否，根据第一电压值验证目标芯片受扫描链仿真测试的影响情况。

为了实现上述目的，根据本申请的第三方面，提供了一种芯片验证***，芯片验证***包括计算设备和目标芯片，计算设备用于执行上述第一方面的芯片验证方法，以验证目标芯片受扫描链仿真测试的影响情况。

为了实现上述目的，根据本申请的第四方面，提供了一种存储介质，存储介质包括存储的程序，其中，在程序运行时控制存储介质所在设备执行上述第一方面的芯片验证方法。

为了实现上述目的，根据本申请的第五方面，提供了一种计算设备，计算设备包括至少一个处理器、以及与处理器连接的至少一个存储器、总线；其中，处理器、存储器通过总线完成相互间的通信；处理器用于调用存储器中的程序指令，以执行上述第一方面的芯片验证方法。

借由上述技术方案，本申请提供的技术方案至少具有下列优点：

由于本申请应用在芯片设计阶段，即在芯片流片前，通过仿真的方式对虚拟的目标芯片进行扫描链测试。因此，本申请可以在进行制造缺陷测试(扫描链测试)后，获取到目标芯片中各元器件的电压值，进而通过目标芯片中各元器件的电压值验证到芯片受扫描链测试的影响情况。以便在芯片在受到扫描链影响的情况时，研发人员及时对芯片进行调整，使得进入测试阶段的芯片不会再受到扫描链测试的影响，进而提高了芯片测试过程中的合格率，降低了芯片测试的成本。

上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了本申请实施例提供的一种芯片验证***的结构示意图；

图2示出了本申请实施例提供的一种计算设备的结构示意图；

图3示出了本申请实施例提供的一种芯片的结构示意图；

图4示出了本申请实施例提供的一种芯片测试方法的流程示意图；

图5示出了本申请实施例提供的一种扫描寄存器的结构示意图；

图6示出了本申请实施例提供的一种芯片验证方法的流程示意图；

图7示出了本申请实施例提供的另一种计算设备的结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请的示例性实施例。虽然附图中显示了本申请的示例性实施例，然而应当理解，可以以各种形式实现本申请而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本申请，并且能够将本申请的范围完整的传达给本领域的技术人员。

本申请实施例中术语“第一”“第二”等字样不具有逻辑或时序上的依赖关系，也不对数量和执行顺序进行限定。还应理解，尽管以下描述使用术语第一、第二等来描述各种元素，但这些元素不应受术语的限制。这些术语只是用于将一元素与另一元素区别分开。

本申请实施例中术语“至少一个”的含义是指一个或多个，本申请实施例中术语“多个”的含义是指两个或两个以上。

还应理解，术语“如果”可被解释为“当……时”(“when”或“upon”)或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定...”或“如果检测到[所陈述的条件或事件]”可被解释为“在确定...时”或“响应于确定...”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。

为方便理解本申请的方案，首先给出相关概念的简要介绍如下。

可测性设计(Design for Testability，DFT)是在芯片产品设计中加入了先进的测试设计，使得所涉及芯片的制造测试、开发和应用变得更为容易和便宜。

晶片/芯片(chip)：又称集成电路(Integrated Circuit，IC)、微电路(microcircuit)、微芯片(microchip)。在电子学中是一种将电路(主要包括半导体设备，也包括被动组件等)小型化的方式，并制造在半导体晶圆表面上。

以上是对本申请的实施例中涉及到的技术术语的介绍，以下不再赘述。

如背景技术所述，扫描链测试可以有效的测试出芯片中的制造缺陷。但是，扫描链测试方法将芯片中原有的寄存器替换成扫描寄存器(扫描寄存器是在原有的寄存器的基础上增加了一个多路选择器)，并将这些扫描寄存器连接成扫描链。由于线延迟(由传输线引起的延迟)的存在，导致时钟信号到达扫描链中各个扫描寄存器的时间不一致，也导致各个扫描寄存器的输出端口到信号接收端所需的时间不同，再加上各个扫描寄存器的参数不一致，所以扫描链中的扫描寄存器的电压值会受到输入激励的影响产生波动。芯片中一些原有的寄存器对于电压值的敏感度很高，电压值轻微的波动都会引起其变化，进而导致芯片的故障。

有鉴于此，本申请实施例提供一种芯片验证方法。即在目标芯片进行扫描链仿真测试前，获取目标芯片上各元器件的第一电压值，第一电压值用于指示各元器件预设的额定电压值，目标芯片为虚拟芯片；获取各元器件的第二电压值，第二电压值用于指示目标芯片完成扫描链仿真测试时，各元器件的电压值；根据第一电压值和第二电压值验证目标芯片受扫描链仿真测试的影响情况。

由于本申请应用在芯片设计阶段，即在芯片流片前，通过仿真的方式对虚拟的目标芯片进行扫描链测试。因此，本申请可以在进行制造缺陷测试(扫描链测试)后，获取倒目标芯片中各元器件的电压值，进而通过目标芯片中各元器件的电压值验证得到芯片受扫描链测试的影响情况。以便在芯片在受到扫描链影响的情况时，研发人员及时对芯片进行调整，使得进入测试阶段的芯片不会再受到扫描链测试的影响，进而提高了芯片测试过程中的合格率，降低了芯片测试的成本。

下面将结合附图对本申请实施例的实施方式进行详细描述。

图1为本申请实施例提供一种芯片验证***的结构示意图。芯片验证***100包括计算设备110和芯片120。计算设备110和芯片120通过网络130进行通信。例如，通过网络130进行通信，可以是指通过串口线或者通用异步收发传输器(Universal AsynchronousReceiver/Transmitter，UART)等有线连接，或者通过无线信号等无线连接。

举例来说，该计算设备可以是服务器，其可以是单独的一个服务器，或者，也可以是由多个服务器构成的服务器集群。又例如，该计算设备可以是手机、平板电脑、桌面型、膝上型、手持计算机、笔记本电脑、超级移动个人计算机(Ultra-mobile Personal Computer，UMPC)、上网本，以及蜂窝电话、个人数字助理(Personal Digital Assistant，PDA)、增强现实(Augmented Reality，AR)、虚拟现实(Virtual Reality，VR)设备等终端设备。又例如，该计算设备还可以为录像设备、视频监控设备等设备。需要说明的，本申请实施例对计算设备的具体形式并不限定，以上仅为示例性说明。在下述实施例中，仅以计算设备为台式计算机为例进行说明。

图2为本申请实施例提供的一种计算设备的结构示意图。该计算设备可以是上述芯片验证***100中的计算设备110，该计算设备可以用于执行上述芯片验证方法。

如图2所示，该计算设备110包括处理器210，通信线路220以及通信接口230。

可选的，该计算设备110还可以包括存储器240。其中，处理器210，存储器240以及通信接口230之间可以通过通信线路220连接。

其中，处理器210可以是中央处理器(Central Processing Unit，CPU)、通用处理器网络处理器(Network Processor，NP)、数字信号处理器(Digital Signal Processing，DSP)、微处理器、微控制器、可编程逻辑器件(Programmable Logic Device，PLD)或它们的任意组合。处理器101还可以是其它任意具有处理功能的装置，例如电路、器件或软件模块，不做限制。

在一种示例中，处理器210可以包括一个或多个CPU，例如图2中的CPU0和CPU1。

作为一种可选的实现方式，计算设备110包括多个处理器，例如，除处理器210之外，还可以包括处理器270。处理器270可以是和处理器210相同的处理器，也可以是不同的处理器。通信线路220，用于在计算设备110所包括的各部件之间传送信息。

通信接口230，用于与其他设备或其它通信网络进行通信。该其它通信网络可以为以太网，无线接入网(Radio Access Network，RAN)，无线局域网(Wireless Local AreaNetworks，WLAN)等。通信接口230可以是模块、电路、收发器或者任何能够实现通信的装置。

存储器240，用于存储指令。其中，指令可以是计算机程序。

其中，存储器240可以是只读存储器(Read-only Memory，ROM)或可存储静态信息和/或指令的其他类型的静态存储设备，也可以是存取存储器(Random Access Memory，RAM)或者可存储信息和/或指令的其他类型的动态存储设备，还可以是电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、只读光盘(Compact Disc Read-Only Memory，CD-ROM)或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备等，不予限制。

需要指出的是，存储器240可以独立于处理器210存在，也可以和处理器210集成在一起。存储器240可以用于存储指令或者程序代码或者一些数据等。存储器240可以位于计算设备110内，也可以位于计算设备110外，不做限制。

处理器210，用于执行存储器240中存储的指令，以实现本申请下述实施例提供的通信方法。例如，当计算设备110为终端或者终端中的芯片时，处理器210可以执行存储器240中存储的指令，以实现本申请下述实施例中发送端所执行的步骤。

作为一种可选的实现方式，计算设备110还包括输出器件250和输入器件260。其中，输出器件250可以是显示屏、扬声器等能够将计算设备110的数据输出给用户的器件。输入器件260是可以键盘、鼠标、麦克风或操作杆等能够向计算设备110输入数据的器件。

需要指出的是，图2中示出的结构并不构成对该计算设备的限定，除图2所示部件之外，该计算设备可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。

计算设备110用于控制芯片120根据其包括的可测性设计电路测试其是否存在制造缺陷，以及验证芯片120在进行上述制造缺陷测试时，是否受可测性设计电路的影响，进而导致芯片故障。

目前基于可测性设计电路对芯片进行制造缺陷测试是在芯片设计阶段之后。即在芯片测试阶段，换句话说，在芯片流片后。在集成电路设计领域，流片指的是试生产，就是说芯片设计完以后，先生产几片几十片，供测试用。如果测试通过，就将该芯片大规模生产。芯片中的可测性设计电路响应测试向量得到输出响应，根据输出响应确定该芯片是否存在制造缺陷。在芯片测试阶段则表示该待测芯片已经完成设计，是对实体的芯片进行测试的。

若可测性设计电路在对芯片进行测试的过程中，由于芯片中可测性设计电路的引入，导致芯片中的一些较为敏感的元器件的电压值发生变化，使其电压工作在非工作区，则会导致芯片故障。而这些元器件已经封装在实体芯片中，现有技术在芯片进行扫描链测试后，无法获取到芯片中元器件的电压值，因此无法感知到芯片中的元器件的电压工作在非工作区，进而无法感知到芯片受扫描链测试的影响产生故障。

基于上述原因，本申请的计算设备110在芯片设计阶段，即芯片流片前，通过仿真的形式对芯片120进行制造缺陷测试。本申请通过仿真的形式进行制造缺陷测试时，芯片120中各元器件的电压值可以存储在计算设备110中，因此计算设备110还可以根据存储的电压值来验证芯片是否受可测性设计电路的影响。

具体的，获取目标芯片上各元器件的第一电压值，第一电压值用于指示各元器件预设的额定电压值，目标芯片为虚拟芯片；获取各元器件的第二电压值，第二电压值用于指示目标芯片完成扫描链仿真测试时，各元器件的电压值；根据第一电压值和第二电压值验证目标芯片受扫描链仿真测试的影响情况。

现有技术是对已经生产出来的实体芯片进行扫描链测试的，各元器件已经在实体芯片上完成封装。因此在芯片完成扫描链测试后，无法获取到实体芯片上各元器件的电压值。而本申请中的芯片120是虚拟芯片，计算设备110是通过仿真的方式对虚拟芯片120进行扫描链仿真测试的，因此计算设备110可以在芯片完成扫描链仿真测试后获取到芯片上各元器件的电压值。进而本申请可以通过芯片进行扫描链仿真测试前后的电压值验证芯片受扫描链仿真测试的影响情况。

当芯片受可测性设计电路影响时，对芯片中的电路及元器件进行调整。由于此时芯片还处于设计阶段，未进行生产，因此可以减少芯片流片的成本。

除此之外，现有技术是通过测试机台对芯片进行制造缺陷测试的。目前行业内成熟的测试机台有以下两种类型：一种是全自动机台，具有取放芯片和分Bin功能，另一种是仅具备取放芯片功能，不具备分Bin功能。这两种测试机台价格昂贵。而本申请通过计算设备对芯片进行仿真的方式对芯片的制造缺陷进行测试，可以有效节约芯片制造成本。

芯片120是虚拟芯片，在本申请实施例中，虚拟的芯片120可以是数字芯片、模拟芯片、数模混合芯片。数字芯片是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或***。根据数字芯片中包含的门电路或元器件数量，可将数字芯片分为小规模集成电路(Small Scale Integrated Circuits，SSI)、中规模集成电路(Medium ScaleIntegrated Circuits，MSI)、大规模集成电路(Large Scale Integrated Circuits，LSI)、超大规模集成电路(Very Large Scale Integrated Circuits，VLSI)和特大规模集成电路(Ultra Large Scale Integrated Circuits，ULSI)。模拟芯片主要是指由电容、电阻、晶体管等组成的模拟电路集成在一起用来处理模拟信号的集成电路。有许多的模拟集成电路，如运算放大器、模拟乘法器、锁相环、电源管理芯片等。模拟集成电路的主要构成电路有：放大器、滤波器、反馈电路、基准源电路、开关电容电路等。数模混合芯片是指即包括数字逻辑电路，又包括模拟电路的芯片。数模混合芯片即具有数字芯片的功能，又具有模拟芯片的功能。

需要说明的是，本申请实施例对芯片的具体形式并不限定，以上仅为示例性说明。除此之外，本申请中芯片120为具有上述结构的虚拟芯片。在下述实施例中，仅以芯片为具有数模混合的虚拟芯片为例进行说明。

图3为本申请实施例提供的一种芯片的结构示意图。该芯片可以是上述芯片验证***100中的芯片120。

如图3所示，芯片120包括数字电路121、模拟电路122和可测性设计电路123。

数字电路121用数字信号完成对数字量进行算术运算和逻辑运算，进而实现数字信号的编码和解码，以及数字信号的调制和解调等功能。

模拟电路122用来对模拟信号进行传输、变换、处理、放大、测量和显示等工作。

可测性设计电路123用于检测到芯片量产过程中出现的带有各种制造缺陷的芯片，从而提供性能更稳定的产品。

需要指出的是，图3中示出的结构并不构成对该芯片的限定，除图3所示部件之外，该芯片可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。

本申请实施例描述的芯片、计算设备以及应用场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着芯片和计算设备的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。

接下来，结合附图对芯片验证方法进行详细说明。图4为本申请提供的一种芯片测试方法的流程示意图。该方法应用于具有图2所示硬件结构的计算设备，具体包括以下步骤：

步骤410、计算设备获取目标芯片的网表。

步骤420、计算设备基于结构信息和寄存器信息对目标芯片进行扫描链仿真测试。

基于图4实施例，下面对图4实施例提供的方法的可选实现方式进行说明。

在芯片制造过程中，为了避免制造过程中引入的制造缺陷，可测性设计已经成为当前芯片设计流程中重要的一部分，其一定程度决定了芯片是否可以成功实现大规模量产。在本申请实施例中，通过扫描链测试实现对芯片的可测性设计。

在本申请实施例中，计算设备在芯片设计阶段，通过仿真的方式对芯片进行制造缺陷测试。具体的，首先获取芯片的网表，网表包括芯片的结构信息和寄存器信息，结构信息用于指示目标芯片中各元器件的连接关系，寄存器信息包括目标芯片中各寄存器的类型。在芯片流片前(即芯片未进行生产前)基于结构信息和寄存器信息对芯片进行制造缺陷测试。

下面对扫描链测试的可选实现方式进行说明。

扫描链测试的主要思想就是把难以进行测试的电路转化为可测的电路。要实现这一目标，需要把电路中原有的一般寄存器用可观测可控制的扫描寄存器进行代替。然后把这些扫描寄存器连接为扫描链，利用多个时钟脉冲将特定的输入值(测试向量)一拍一拍打入到扫描链上所有的扫描寄存器，同时在扫描寄存器的扫描输出端通过多个时钟脉冲得到这些扫描寄存器的输出响应。将得到输出响应与工具给定的期望响应对比可以帮助快速找到发生缺陷的位置。

扫描寄存器如图5所示，扫描链测试中的扫描寄存器是在原始寄存器的基础上增加了一个多路选择器，用以实现对输入数据的选择。即在原始寄存器的原有的数据输入端D上增加一个多路选择器(即图5中虚线框内部分)。其中Scan_in是扫描数据输入端，Scan_enable是输入选择控制端，Scan_out是复用原始输出端Q。

常见的扫描寄存器的工作模式有正常工作模式和扫描移位模式两种。在输入选择控制端为0时，为正常工作模式，数据输入端D选通，原始输出端Q作为输出端。即数据从数据输入端D输入，从原始输出端Q输出。当输入选择控制端为1时，为扫描移位模式，扫描数据输入端Scan_in选通，输出端Scan_out作为扫描输出。即测试数据由扫描数据输入端Scan_in输入，由输出端Scan_out输出。

在将芯片中的一般寄存器替换成具有图5所示结构的扫描寄存器后，将这些扫描寄存器连接在一起，就构成了扫描链的基本结构。

举例来说，在对目标芯片进行扫描链测试时，首先设置扫描寄存器的工作模式为扫描移位模式，即输入选择控制端为1，向扫描数据输入端Scan_in打入测试向量中的输入激励(测试向量是用于测试芯片中电路正确性的一组数据。测试向量包括输入激励，也包括用于和电路输出值进行比较的正确输出数据，即输出期望)，输入激励传至扫描链中的每个扫描寄存器。此过程为移位过程。然后设置扫描寄存器的工作模式为正常工作模式，即输入选择控制端0，并行向原始输入端口(即数据输入端D)打入测试向量中的输入激励，并从原始输出端Q捕获输出响应。此过程为捕捉过程。根据移位过程和捕捉过程得到结果，可以得到芯片的输出响应。根据输出响应和测试向量中的输出期望确定目标芯片的制造缺陷。

在一种实施方式中，计算设备获取测试向量，提取测试向量中的多个输入激励及多个输入激励对应的输出期望。计算设备将多个输入激励一拍一拍打入到扫描链上所有的扫描寄存器。并将提取到的输出期望转换成目标格式。在本申请实施例中，目标格式以二进制格式为例。

进一步的，计算设备接收到目标芯片发送的输出响应后，将输出响应也转化为二进制形式。将二进制形式的输出响应与该输出响应对应的二进制形式的输出期望进行比对，进而得到测试结果。当二进制输出响应与二进制输出期望一致时，则得到测试通过结果，即目标芯片不存在制造缺陷。当二进制输出响应与输出期望不一致时，则得到测试未通过结果，即目标芯片存在制造缺陷。

在此阶段计算设备还要验证芯片在进行上述制造缺陷测试时，是否受可测性设计电路的影响，进而导致芯片故障。当芯片受可测性设计电路影响时，对芯片中的电路及元器件进行调整。由于此时芯片还处于设计阶段，未进行生产，因此可以减少芯片流片的成本。

图6为本申请实施例提供的一种芯片验证方法的流程示意图。与上述图4所示的方法区别在于，计算设备需要获取目标芯片上各元器件的第一电压值。在目标芯片进行扫描链测试后，计算设备需要获取各元器件的第二电压值。并根据第一电压值和第二电压值验证目标芯片受扫描链测试的影响情况。进而判断目标芯片是否受扫描链测试的影响产生芯片故障。

步骤610、计算设备获取目标芯片上各元器件的第一电压值。

步骤620、计算设备获取各元器件的第二电压值。

步骤630、计算设备根据第一电压值和第二电压值验证目标芯片受扫描链测试的影响情况。

基于图6实施例，下面对图6实施例提供的方法的可选实现方式进行说明。

步骤410-步骤420阐述了本申请对芯片的制造缺陷的具体测试过程。但是，扫描链测试方法将芯片中原有的寄存器替换成扫描寄存器，并将这些扫描寄存器连接成扫描链。由于线延迟的存在，导致时钟信号到达扫描链中各个扫描寄存器的时间不一致，也导致各个扫描寄存器的输出端口到信号接收端所需的时间不同，再加上各个扫描寄存器的参数不一致，所以扫描链中的扫描寄存器的电压值会受到输入激励的影响产生波动。芯片中一些寄存器对于电压值的敏感度很高，电压值轻微的波动都会引起其变化，进而导致芯片的故障。

以复位寄存器为例，当对芯片进行扫描链测试时，将芯片中的复位寄存器也替换成扫描寄存器，当该被替换后的复位寄存器接收到输入激励后，会进行响应，此时被替换后的复位寄存器的电压发生变化，相当于对芯片中的寄存器进行了复位，芯片的输出端输出的输出响应是复位后的结果，并非芯片根据输入激励产生的输出响应。因此无法测试到芯片的制造缺陷，还造成了芯片的故障。基于此，本申请在对芯片进行扫描链测试的同时，还要根据芯片中各元器件的电压值验证芯片是否受扫描链测试的影响产生故障。

研发人员在设计目标芯片时，会对目标芯片上的各元器件的第一电压值进行设置，第一电压值用于指示各元器件预设的额定电压值。并将各元器件的第一电压值存储在该计算设备上。各元器件的第一电压值也可以标记在各元器件上。在本申请中，不对第一电压值的存储方式做具体的限定。在本申请实施例中，各元器件包括目标芯片上的任意一个寄存器和目标芯片上构成逻辑门的任意一个元器件。

计算设备获取目标芯片上各元器件的第一电压值，第一电压值用于指示各元器件预设的额定电压值。以及获取各元器件的第二电压值，第二电压值用于指示目标芯片完成扫描链仿真测试时，各元器件的电压值。根据第一电压值和第二电压值验证目标芯片受扫描链测试的影响情况。即通过比较各元器件的第一电压值和第二电压值则可确定该元器件的电压在进行扫描链测试后是否还工作在其对应的工作区。

由于本申请应用在芯片设计阶段，在芯片流片前，通过仿真的方式对虚拟的目标芯片进行扫描链测试。即基于目标芯片的网表中的结构信息和寄存器信息对目标芯片进行扫描链仿真测试。在进行制造缺陷测试(扫描链测试)后，目标芯片的电压值还会存储到网表的寄存器信息中。因此本申请可以从寄存器信息中获取到目标芯片中各元器件的电压值，进而通过目标芯片中各元器件的电压值验证到芯片受扫描链测试的影响情况。以便在芯片在受到扫描链影响的情况时，研发人员及时对芯片进行调整，使得进入测试阶段的芯片不会再受到扫描链测试的影响，进而提高了芯片测试过程中的合格率，降低了芯片测试的成本。

当目标芯片上各元器件的第一电压值和第二电压值的差值均小于等于各元器件对应的电压阈值时，指示目标芯片不受扫描链测试影响。当目标芯片上任意元器件的第一电压值和第二电压值的差值大于元器件对应的电压阈值时，指示目标芯片受扫描链测试影响，目标芯片存在故障。

由于本申请通过对目标芯片上各元器件进行扫描链测试前后的电压值的比较，可以判断目标芯片经过扫描链测试后，目标芯片上的各元器件的电压是否依然工作在其对应的工作区。当经过扫描链测试后，目标芯片上的某一元器件工作在非工作区，则认为目标芯片受扫描链测试影响，存在故障。此时可以提醒研发人员对该芯片进行调整，避免对故障的芯片进行生产，造成经济损失。

除此之外，当目标芯片受扫描链仿真测试影响时，研发人员需要对目标芯片进行调整，此调整可以是改变目标芯片中各元器件的连接关系，也可以是改变目标芯片中各元器件的第一电压值。在本申请中，不对当目标芯片受扫描链仿真测试影响时，研发人员对目标芯片进行调整的具体实现方式进行限定。

在此，仅以改变目标芯片中各元器件的第一电压值为例，进行解释说明。当目标芯片受扫描链仿真测试影响，对目标芯片进行调整后，再次对目标芯片进行测试时，可以检测调整后的目标芯片中是否存在调整第一电压值的元器件。若研发人员未调整目标芯片中各元器件的第一电压值时，由于在此前进行验证时已经获取了目标芯片中这些的元器件的第一电压值，可以直接对调整后的目标芯片进行扫描链测试，并获取各元器件的第二电压值，根据第一电压值和第二电压值验证目标芯片受扫描链仿真测试的影响情况。若研发人员调整了目标芯片中任意元器件的第一电压值时，则仅获取这些调整第一电压值的元器件的第三电压值，第三电压值用于指示元器件调整后的额定电压值。由于在此前进行验证时已经获取了目标芯片中其他未调整第一电压值的元器件的第一电压值，因此这里可以直接使用这些未调整的元器件的第一电压值和这些调整后的元器件的第三电压值验证目标芯片受扫描链仿真测试的影响情况。采用此种方法可以在目标芯片中元器件数量众多时，节省计算设备的处理资源，避免重复获取目标芯片中未调整的元器件的第一电压值。

可以理解的是，为了实现上述实施例中功能，计算机设备包括了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本申请中所公开的实施例描述的各示例的单元及方法步骤，本申请能够以硬件或硬件和计算机软件相结合的形式来实现。某个功能究竟以件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用场景和设计约束条件。

进一步的，作为对上述图2所示方法实施例的实现，本申请实施例提供了一种计算设备，该计算设备用于验证芯片是否存在故障。该计算设备的实施例与前述方法实施例对应，为便于阅读，本实施例不再对前述方法实施例中的细节内容进行逐一赘述，但应当明确，本实施例中的计算设备能够对应实现前述方法实施例中的全部内容。具体如图7所示，计算设备700包括：获取模块710和验证模块720。

获取模块710，用于获取目标芯片上各元器件的第一电压值，第一电压值用于指示各元器件预设的额定电压值，目标芯片为虚拟芯片；以及获取各元器件的第二电压值，第二电压值用于指示目标芯片完成扫描链仿真测试时，各元器件的电压值。

验证模块720，用于根据第一电压值和第二电压值验证目标芯片受扫描链仿真测试的影响情况。

进一步的，如图7所示，计算设备还包括测试模块730，测试模块730用于：获取目标芯片的网表，网表包括目标芯片的结构信息和寄存器信息，结构信息用于指示目标芯片中各元器件的连接关系，寄存器信息包括目标芯片中各寄存器的类型；基于结构信息和寄存器信息对目标芯片进行扫描链仿真测试。

进一步的，如图7所示，获取模块710具体用于：在目标芯片完成扫描链仿真测试之后，寄存器信息还包括各元器件的第二电压值；从寄存器信息中获取各元器件对应的第二电压值。

进一步的，如图7所示，验证模块720，具体用于当目标芯片上各元器件的第一电压值和第二电压值的差值均小于等于各元器件对应的电压阈值时，指示目标芯片不受扫描链测试影响。

进一步的，如图7所示，验证模块720，具体用于当目标芯片上任意元器件的第一电压值和第二电压值的差值大于元器件对应的电压阈值时，指示目标芯片受扫描链测试影响，目标芯片存在故障。

进一步的，如图7所示，获取模块710还用于：当目标芯片受扫描链仿真测试影响，对目标芯片进行调整后，检测调整后的目标芯片中是否存在调整第一电压值的元器件；若是，获取调整后的元器件的第三电压值，第三电压值用于指示元器件调整后的额定电压值，并根据第三电压值和目标芯片中未调整的元器件的第一电压值验证目标芯片受扫描链仿真测试的影响情况；若否，根据第一电压值验证目标芯片受扫描链仿真测试的影响情况。

本申请实施例提供了一种存储介质，其上存储有程序，该程序被处理器执行时实现所述芯片验证方法。

本申请实施例提供了一种处理器，所述处理器用于运行程序，其中，所述程序运行时执行所述芯片验证方法。

本申请还提供了一种计算机程序产品，当在数据处理设备上执行时，适于执行初始化有如下方法步骤的程序：获取目标芯片上各元器件的第一电压值，第一电压值用于指示各元器件预设的额定电压值，目标芯片为虚拟芯片；获取各元器件的第二电压值，第二电压值用于指示目标芯片完成扫描链仿真测试时，各元器件的电压值；根据第一电压值和第二电压值验证目标芯片受扫描链仿真测试的影响情况。

进一步的，获取目标芯片的网表，网表包括目标芯片的结构信息和寄存器信息，结构信息用于指示目标芯片中各元器件的连接关系，寄存器信息包括目标芯片中各寄存器的类型；基于结构信息和寄存器信息对目标芯片进行扫描链仿真测试。

进一步的，在目标芯片完成扫描链仿真测试之后，寄存器信息还包括各元器件的第二电压值；从寄存器信息中获取各元器件对应的第二电压值。

进一步的，当目标芯片上各元器件的第一电压值和第二电压值的差值均小于等于各元器件对应的电压阈值时，指示目标芯片不受扫描链测试影响。

进一步的，当目标芯片上任意元器件的第一电压值和第二电压值的差值大于元器件对应的电压阈值时，指示目标芯片受扫描链测试影响，目标芯片存在故障。

进一步的，当目标芯片受扫描链仿真测试影响，对目标芯片进行调整后，检测调整后的目标芯片中是否存在调整第一电压值的元器件；若是，获取调整后的元器件的第三电压值，第三电压值用于指示元器件调整后的额定电压值，并根据第三电压值和目标芯片中未调整的元器件的第一电压值验证目标芯片受扫描链仿真测试的影响情况；若否，根据第一电压值验证目标芯片受扫描链仿真测试的影响情况。

本申请是参照根据本申请实施例的方法、设备(***)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

在一个典型的配置中，设备包括一个或多个处理器(CPU)、存储器和总线。设备还可以包括输入/输出接口、网络接口等。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)，存储器包括至少一个存储芯片。存储器是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

本领域技术人员应明白，本申请的实施例可提供为方法、***或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种芯片验证方法，其特征在于，应用于芯片设计阶段，所述方法包括：

获取所述目标芯片上各元器件的第一电压值，所述第一电压值用于指示所述各元器件预设的额定电压值，所述目标芯片为虚拟芯片；

获取所述各元器件的第二电压值，所述第二电压值用于指示所述目标芯片完成所述扫描链仿真测试时，所述各元器件的电压值；

根据所述第一电压值和所述第二电压值验证所述目标芯片受所述扫描链仿真测试的影响情况。

2.根据权利要求1所述的方法，其特征在于，获取所述目标芯片上各元器件的第一电压值之后，所述方法还包括：

获取所述目标芯片的网表，所述网表包括所述目标芯片的结构信息和寄存器信息，所述结构信息用于指示所述目标芯片中各元器件的连接关系，所述寄存器信息包括所述目标芯片中各寄存器的类型；

基于所述结构信息和所述寄存器信息对所述目标芯片进行扫描链仿真测试。

3.根据权利要求2所述的方法，其特征在于，在所述目标芯片完成所述扫描链仿真测试之后，所述寄存器信息还包括所述各元器件的所述第二电压值；

获取所述各元器件的第二电压值，包括：

从所述寄存器信息中获取所述各元器件对应的所述第二电压值。

4.根据权利要求1所述的方法，其特征在于，根据所述第一电压值和所述第二电压值验证所述目标芯片受所述扫描链仿真测试的影响情况，包括：

当所述目标芯片上所述各元器件的所述第一电压值和所述第二电压值的差值均小于等于所述各元器件对应的电压阈值时，指示所述目标芯片不受所述扫描链仿真测试影响。

5.根据权利要求1所述的方法，其特征在于，根据所述第一电压值和所述第二电压值验证所述目标芯片受所述扫描链仿真测试的影响情况，还包括：

当所述目标芯片上任意元器件的所述第一电压值和所述第二电压值的差值大于所述元器件对应的电压阈值时，指示所述目标芯片受所述扫描链仿真测试影响。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

当所述目标芯片受所述扫描链仿真测试影响，对所述目标芯片进行调整后，检测调整后的目标芯片中是否存在调整所述第一电压值的元器件；

若是，获取调整后的元器件的第三电压值，所述第三电压值用于指示所述元器件调整后的额定电压值，并根据所述第三电压值和所述目标芯片中未调整的元器件的所述第一电压值验证所述目标芯片受所述扫描链仿真测试的影响情况；

若否，根据所述第一电压值验证所述目标芯片受所述扫描链仿真测试的影响情况。

7.一种计算设备，其特征在于，所述计算设备包括：

获取模块，用于获取所述目标芯片上各元器件的第一电压值，所述第一电压值用于指示所述各元器件预设的额定电压值，所述目标芯片为虚拟芯片；以及获取所述各元器件的第二电压值，所述第二电压值用于指示所述目标芯片完成所述扫描链仿真测试时，所述各元器件的电压值；

验证模块，用于根据所述第一电压值和所述第二电压值验证所述目标芯片受所述扫描链仿真测试的影响情况。

8.一种芯片验证***，其特征在于，所述***包括计算设备和目标芯片，所述计算设备用于执行如权利要求1-6中任一项所述的芯片验证方法，以验证所述目标芯片受扫描链仿真测试的影响情况。

9.一种存储介质，其特征在于，所述存储介质包括存储的程序，其中，在所述程序运行时控制所述存储介质所在设备执行如权利要求1-6中任一项所述的芯片验证方法。

10.一种计算设备，其特征在于，所述设备包括至少一个处理器、以及与处理器连接的至少一个存储器、总线；其中，所述处理器、所述存储器通过所述总线完成相互间的通信；所述处理器用于调用所述存储器中的程序指令，以执行如权利要求1-6中任一项所述的芯片验证方法。