CN117524870B - 一种晶圆加工方法及晶圆 - Google Patents
一种晶圆加工方法及晶圆 Download PDFInfo
- Publication number
- CN117524870B CN117524870B CN202311852331.3A CN202311852331A CN117524870B CN 117524870 B CN117524870 B CN 117524870B CN 202311852331 A CN202311852331 A CN 202311852331A CN 117524870 B CN117524870 B CN 117524870B
- Authority
- CN
- China
- Prior art keywords
- wafer
- thickness
- area
- back surface
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000003672 processing method Methods 0.000 title claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 43
- 230000008569 process Effects 0.000 claims abstract description 28
- 238000000227 grinding Methods 0.000 claims abstract description 13
- 238000001465 metallisation Methods 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 235000012431 wafers Nutrition 0.000 claims description 188
- 238000012545 processing Methods 0.000 claims description 18
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 7
- 238000010894 electron beam technology Methods 0.000 claims description 6
- 238000010884 ion-beam technique Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005498 polishing Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
本发明涉及一种晶圆加工方法及晶圆,晶圆加工方法包括:提供晶圆,晶圆的厚度为775um;研磨晶圆背面的边缘区域,以使得边缘区域与中心区域形成一台阶形,研磨边缘区域的宽度为1mm‑5mm,研磨边缘区域的深度为100um‑500um;在晶圆背面沉积形成硬掩膜层,覆盖晶圆背面的边缘区域和中心区域;研磨晶圆背面的中心区域,以使得晶圆背面的中心区域的厚度大于或等于边缘区域的厚度;对晶圆背面研磨后的中心区域进行刻蚀,以使得中心区域的厚度小于边缘区域的厚度,刻蚀后的晶圆背面的中心区域的厚度为30um‑150um;在晶圆背面进行离子注入、退火和金属沉积工艺。本发明解决了晶圆减薄工艺中的破片、表面粗糙的技术问题。
Description
技术领域
本发明属于半导体技术领域,尤其涉及一种晶圆加工方法及晶圆。
背景技术
近年来绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,简称“IGBT”)技术发展很快, 已成为电力电子领域最重要的大功率主流器件之一。最早IGBT 种类有穿通型(punch through, 简称“PT”)和非穿通型(non-punch through,简称“NPT”)。近年发展起来场终止(Field stop,简称“FS”)结构的 IGBT,其中 FS 区是N型掺杂区,比IGBT中的 N-区掺杂浓度高,其作用是高压下电场强度在该层迅速减少实现电场终止。FS型IGBT的导通压降或导通损耗低、导通压降温度系数为正,便于大功率的并联使用。
目前,制作 FS 型IGBT 的最常用方法,参见图8,为:首先在硅衬底正面上制作MOSFET器件,然后用研磨的方法从硅片背面去掉制作 MOSFET时留下的残留层部分硅衬底,残留层一般包括SiN、Si02和多晶硅,研磨部分硅衬底的目的是使最终硅片厚度达到设计所需值,获得理想击穿电压和开关特性等;用离子注入机分别从硅片的背面注入N型和P 型杂质;采用热退火或者激光退火激活注入的杂质,形成FS 区和集电极极。因加工中的应力,现有的加工方法中,易造成硅片破片和研磨后的表面粗糙的问题。
发明内容
针对相关技术中存在的不足之处,本发明提供了一种晶圆加工方法及晶圆,解决晶圆减薄工艺中的破片、表面粗糙的技术问题。
根据本申请的第一方面,提供了一种晶圆加工方法,在一种可能的实施方式中,该方法包括:在步骤S10中,提供晶圆,晶圆的厚度为775um;在步骤S20中,研磨晶圆背面的边缘区域,以使得晶圆背面的边缘区域与中心区域形成台阶形,研磨晶圆背面的边缘区域的宽度为1mm-5mm,研磨晶圆背面的边缘区域的深度为100um-500um;在步骤S30中,在晶圆背面沉积形成硬掩膜层,硬掩膜层覆盖晶圆背面的边缘区域和中心区域;在步骤S40中,研磨晶圆背面的中心区域,研磨晶圆背面中心区域后的晶圆中心区域的厚度大于或等于晶圆的边缘区域的厚度;在步骤S50中,对晶圆背面研磨后的中心区域进行刻蚀,以使得晶圆的中心区域的厚度小于晶圆的边缘区域的厚度,刻蚀后的晶圆的中心区域的厚度为30um-150um;以及,在步骤S60中,在晶圆背面进行离子注入、退火和金属沉积工艺。
在一种可能的实施方式中,对晶圆背面减薄的中心区域进行刻蚀采用采用如下刻蚀方法中的一种或一种以上:干法刻蚀、湿法刻蚀、离子束刻蚀、电子束刻蚀和等离子体刻蚀。
在一种可能的实施方式中,晶圆为IGBT晶圆。
根据本申请的另一方面,提供了一种晶圆,应用上述任一实施方式的晶圆加工方法,晶圆的初始厚度为775um,直径为300mm;晶圆在刻蚀中心区域后、沉积金属层前的中心区域的厚度为30um-150um。
基于上述技术方案,本发明实施方式的晶圆加工方法及晶圆,在晶圆加工过程中,减少破片,改善晶圆表面的平整性和均匀性,提高良品率。
附图说明
此处所说明的附图用来提供对本发明的进一步理解,构成本申请的一部分,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1为晶圆加工方法的流程示意图;
图2为晶圆结构示意图;
图3为晶圆边缘减薄后的结构示意图;
图4为晶圆减薄后沉积硬掩膜层后的结构示意图;
图5为减薄晶圆中心区域后的结构示意图;
图6为对晶圆中心区域进行刻蚀后的结构示意图;
图7为对晶圆进行离子注入、退火和金属沉积工艺后的结构示意图;
图8为现有技术中晶圆加工工艺流程图。
图中:
10、晶圆;11、台阶;12、硬掩膜层、13、金属层。
具体实施方式
下面将结合本发明实施例中的附图,对实施例中的技术方案进行清楚、完整的描述。显然,所描述的实施例仅仅是本发明的一部分实施例,而非全部的实施例。基于本发明的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明的描述中,需要理解的是,术语“中心”、“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。
在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
为了解决现有技术中的晶圆减薄工艺中的破片、表面粗糙的问题,本申请一方面提供了一种晶圆加工方法。
参见图1,在一种可能的实施方式中,该方法包括:在步骤S10中,提供晶圆;在步骤S20中,研磨晶圆背面的边缘区域;在步骤S30中,在晶圆背面沉积形成硬掩膜层;在步骤S40中,研磨晶圆背面的中心区域;在步骤S50中,对晶圆背面研磨后的中心区域进行刻蚀;以及,在步骤S60中,将晶圆进行离子注入、退火和金属沉积工艺。
在一种可能的实施方式中,在步骤S20中,采用化学机械研磨CMP工艺减薄晶圆背面的边缘区域,以使得晶圆背面的边缘区域与中心区域形成一台阶,参见图3。
在一种可能的实施方式中,提供晶圆的厚度为775um。
在上述方案中,首先提供一块晶圆10,参见图2,其材料可以是硅或其他半导体材料,晶圆10的初始厚度为775um,此处采用12英寸即直径300mm的大尺寸IGBT晶圆;通过机械或化学方法减薄晶圆背面的边缘区域,此处采用化学机械研磨CMP方式研磨减薄晶圆的边缘区域,使其形成台阶11的结构,该过程可通过精确控制以确保一致性和精度;而后,在晶圆背面沉积覆盖一层硬掩膜层12,参见图4,该层可使用材料如氮化硅或氧化硅等,以保护晶圆背面;继续研磨减薄晶圆背面的中心区域,以达到所需的厚度,参见图5,此处,作为一种实施方式,采用化学机械研磨CMP工艺减薄晶圆中心区域;并通过刻蚀技术处理中心区域,以形成特定的微结构或图案,参见图6;最后,晶圆经过离子注入、退火和金属沉积工艺,以形成电路或其他所需的微结构;参见图7,在步骤S60中,沉积金属层13。
在上述实施方式中,晶圆的初始厚度为775um,为12英寸即直径300mm晶圆的规范厚度,为现有的大尺寸IGBT晶圆中尺寸较大者,其具有利用率高、单芯片的成本低的优点,因此大尺寸IGBT晶圆,尤其是12英寸晶圆的加工工艺研究符合大尺寸晶圆加工与应用这一发展趋势。
在上述方案中,晶圆背面的边缘区域被减薄,形成一个与中心区域相对较低的台阶状结构。这种结构有利于后续的工艺步骤,如刻蚀或金属沉积,因为它为这些过程提供了一个清晰界定的工作区域。这种台阶形状的设计也有助于提高晶圆的机械稳定性和处理过程中的可靠性。
在晶圆制造过程中,尤其是在高温下进行的工艺步骤中,晶圆材料会承受不均匀的热应力。台阶形结构有助于更均匀地分布这些应力,减少由于热膨胀引起的晶圆弯曲或破裂的风险;晶圆边缘通常比中心区域更容易产生缺陷,如划痕或微裂纹。通过形成一个台阶形结构,可以在一定程度上保护边缘区域,减少加工过程中边缘缺陷的产生;台阶形结构有助于后续的刻蚀、金属沉积或其他表面处理步骤,使这些工艺在边缘区域更容易控制,提高整体加工精度。
总的来说,通过在晶圆的边缘区域形成台阶形结构,可以优化晶圆的机械和热应力分布,减少边缘区域的缺陷,改善器件性能,便于后续加工,并降低材料损耗,从而提高整体加工效率和器件质量。
在一种可能的实施方式中,在步骤S40中,研磨减薄晶圆背面的中心区域,研磨后的中心区域的厚度大于或等于晶圆的边缘区域的厚度。
在上述实施方式中,晶圆背面的中心区域被减薄到一个特定的厚度,该厚度大于或等于边缘区域的厚度。这样的设计可确保在晶圆中心区域有足够的材料来支持后续的工艺步骤,如刻蚀或集成电路的形成,同时保持边缘区域的完整性和机械强度。
参见图3,在一种可能的实施方式中,减薄晶圆背面的边缘区域的宽度W1为1mm-5mm,减薄晶圆背面的边缘区域的深度H1为100um-500um。
在上述实施方式中,晶圆背面边缘区域的减薄宽度在1mm至5mm之间,深度在100um至500um之间,这种精确度的控制对于确保晶圆在后续处理过程中的均匀性和可靠性是至关重要的。
上述方案中,减薄后边缘的厚度H2为275um-675um。
在一种可能的实施方式中,晶圆加工方法中的边缘减薄尺寸为边缘区域的宽度为1mm-5mm,深度为100um-500um,减薄后的边缘的厚度,相应地达到275um-675um。这种边缘减薄的尺寸与晶圆成品的最终厚度之间存在一定的关系,这个关系可以影响加工的性能和结果。
边缘减薄的尺寸通常是根据晶圆成品的厚度和具体应用需求来确定的。
边缘区域的宽度与晶圆成品的中心区域的厚度的关系也很重要。作为一种可能的实施方式,边缘区域的宽度与晶圆成品中心区域的厚度成正关系;较厚的晶圆成品对应更宽的边缘区域以平衡应力分布,而较薄的晶圆成品对应具有更窄的边缘区域。
边缘减薄的尺寸与晶圆的厚度之间的关系为根据具体应用的要求来确定。选择适当的尺寸以改善加工结果,提高晶圆的性能和质量。
上述方案中,在步骤S30中,在晶圆背面形成硬掩膜层12,参见图4,硬掩膜层12覆盖晶圆背面的边缘区域和中心区域。
在上述实施方式中,硬掩膜层12覆盖了晶圆背面的整个区域,包括边缘和中心。这层掩膜为晶圆提供保护,防止在后续工艺步骤中发生不必要的损伤或污染;此外,它也能作为后续刻蚀或沉积工艺的掩模,以形成精确的微结构。
上述方案中,在步骤S40中,只对IGBT晶圆中心区域进行研磨减薄,留下晶圆边缘上的硬掩膜层,利用晶圆边缘/晶边的硬掩膜当成IGBT晶圆背面刻蚀的阻挡层,参见图5和图6。
在一种可能的实施方式中,对晶圆背面减薄的中心区域进行刻蚀采用如下刻蚀方法中的一种或一种以上:干法刻蚀、湿法刻蚀、离子束刻蚀、电子束刻蚀和等离子体刻蚀。在不使用研磨晶圆内圆的TaiKO工艺或玻璃粘结Glass bond的工艺的情况下,完成晶圆的减薄工艺背面刻蚀工艺,使晶圆具有较好的表面平整度与均匀性。
干法刻蚀:使用化学反应来除去晶圆表面的材料,干法刻蚀可以采用不同的气体和反应条件,例如氧化氮气、氢氟酸、氯气等,以实现不同的刻蚀效果;干法刻蚀具有高精度和高选择性的特点,因此在半导体制造等领域广泛使用。
湿法刻蚀:湿法刻蚀使用液体化学溶液来去除晶圆表面的材料。这可以包括湿法腐蚀或湿法刻蚀,具体取决于所使用的溶液和条件,适用于一些材料,如金属、氧化物等;湿法刻蚀的优点是相对简单,但精度可能不如干法刻蚀高。
离子束刻蚀:这种方法涉及将离子束瞄准到晶圆表面,通过离子撞击来去除材料;离子束刻蚀可以实现高精度的刻蚀,适用于高精度和高选择性的刻蚀。它通常用于微纳米加工。
电子束刻蚀:电子束刻蚀使用高能电子束来去除晶圆表面的材料,适用于高分辨率的刻蚀。
等离子体刻蚀:等离子体刻蚀涉及在低压环境中产生等离子体,并使用等离子体中的离子和自由基来去除材料;
原子层刻蚀(ALD/ALE):原子层刻蚀是一种高度控制的工艺,适用于制备超薄薄膜或进行高精度的刻蚀。
上述方案中,在步骤S50中,对晶圆背面研磨减薄的中心区域进行刻蚀,以使得晶圆的中心区域的厚度小于晶圆的边缘区域的厚度,刻蚀后的晶圆背面的中心区域的厚度为30um-150um。
上述方案中,使得大尺寸IGBT晶圆减薄后的厚度可以达到小于或等于100um,较薄的尺寸使其后续工艺,如切成小芯片时的工艺难度降低,提高良品率。
上述方案中,对于大尺寸IGBT晶圆,尤其是12英寸即直径300mm、厚度775um的晶圆,应用上述的晶圆加工方法,可减少破片,改善晶圆背面的均匀性和平整性,提高晶圆产品质量。
上述方案中,晶圆边缘区域/台阶的宽度和整个晶圆成品的中心区域的厚度具有对应关系,上述实施方式中的参数之间的比例关系不仅关系到晶圆加工的可行性和有效性,而且对于优化晶圆的机械强度、应力分布、器件性能以及材料利用率都有重要影响。通过采用上述的各参数的对应关系,确保在满足不同应用需求的同时,提高晶圆加工的整体效率和产品质量。
在上述实施方式中,针对大尺寸的绝缘栅双极晶体管(IGBT)晶圆,其减薄后的厚度可以达到100um或以下。这种厚度的控制对于实现高性能的IGBT器件至关重要,因为它直接影响到器件的电气特性,如开关速度和功率损耗;减薄后的晶圆更轻,这对于需要轻量化解决方案的应用,如航空航天和便携式电子设备非常重要。
在上述实施方式中,所使用的晶圆为IGBT晶圆,广泛用于电力电子设备中。
在一种可能的实施方式中,还包括:在步骤S60后,对晶圆进行电性测试。
本申请另一方面提供了一种晶圆,晶圆应用上述任一种实施方式的晶圆加工方法,晶圆的初始厚度为775um,直径为300mm;晶圆在刻蚀中心区域后、沉积金属层13前的中心区域的厚度为30um-150um。
作为一种实施方式,晶圆在刻蚀中心区域后、沉积金属层13前的中心区域的厚度为100um。
在上述实施方式中,应用上述任一种实施方式的步骤和参数,晶圆的初始厚度775um;通过机械或化学方法减薄晶圆背面的边缘区域,使其形成一台阶状结构,研磨减薄的边缘区域的宽度通常控制在1mm至5mm之间,深度控制在100um至500um之间,研磨工艺过程通过精确控制以确保一致性和精度。之后,在晶圆背面沉积覆盖一层硬掩膜层,该层可使用材料如氮化硅或氧化硅等,以保护晶圆背面;硬掩膜层覆盖了晶圆背面的整个区域,包括边缘和中心,提供了额外的保护,防止在后续工艺步骤中发生不必要的损伤或污染,并且可以作为后续刻蚀或沉积工艺的掩模。
下一步,采用化学机械研磨CMP工艺,继续研磨减薄晶圆背面的中心区域,以达到所需的厚度,上述方案中,研磨减薄晶圆中心区域的厚度为大于或等于晶圆的边缘区域;再通过刻蚀技术处理中心区域,以形成特定的微结构或图案。对晶圆背面减薄的中心区域进行刻蚀采用特定的刻蚀技术,如反应性离子刻蚀(RIE)、湿法化学刻蚀或激光刻蚀等,具体选择取决于所需的图案精度、材料兼容性和工艺效率;刻蚀后的晶圆中心区域的厚度为30um-150um,该厚度小于晶圆的边缘区域。
最后,晶圆经过离子注入、退火和金属沉积工艺,以形成电路或其他所需的微结构。
本申请的晶圆可以为大尺寸绝缘栅双极晶体管(IGBT)晶圆,其减薄后的厚度可以达到100um或以下,以确保高性能IGBT器件的电气性能的前提下,使其具有较薄的厚度,减小破片,提高良品率。
最后应当说明的是:本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。
以上实施例仅用以说明本发明的技术方案而非对其限制;尽管参见较佳实施例对本发明进行了详细的说明,所属领域的普通技术人员应当理解:依然可以对本发明的具体实施方式进行修改或者对部分技术特征进行等同替换;而不脱离本发明技术方案的精神,其均应涵盖在本发明请求保护的技术方案范围当中。
Claims (3)
1.一种IGBT晶圆的加工方法,其特征在于,该方法包括:
在步骤S10中,提供晶圆,晶圆的直径为300mm,晶圆的初始厚度为775um;
在步骤S20中,研磨晶圆背面的边缘区域,以使得晶圆背面的边缘区域与中心区域形成一台阶形,研磨晶圆背面的边缘区域的宽度为1mm-5mm,研磨晶圆背面的边缘区域的深度为100um-500um;
在步骤S30中,在晶圆背面沉积形成硬掩膜层,硬掩膜层覆盖晶圆背面的边缘区域和中心区域;
在步骤S40中,研磨晶圆背面的中心区域,研磨晶圆背面中心区域后的中心区域的厚度大于或等于晶圆的边缘区域的厚度;
在步骤S50中,对晶圆背面研磨后的中心区域进行刻蚀,以使得晶圆的中心区域的厚度小于晶圆的边缘区域的厚度,刻蚀后的晶圆的中心区域的厚度为30um-100um;以及,
在步骤S60中,在晶圆背面进行离子注入、退火和金属沉积工艺;
其中,晶圆背面的边缘区域的宽度与晶圆中心区域的厚度成正关系;厚的晶圆具有宽的边缘区域,薄的晶圆具有窄的边缘区域。
2.根据权利要求1所述的IGBT晶圆的加工方法,其特征在于,其中:在步骤S50中,对晶圆背面研磨后的中心区域进行刻蚀,采用如下刻蚀方法中的一种或一种以上:干法刻蚀、湿法刻蚀、离子束刻蚀、电子束刻蚀和等离子体刻蚀。
3.一种IGBT晶圆,应用权利要求1-2中任一项所述的IGBT晶圆的加工方法,其特征在于,晶圆在刻蚀中心区域后、沉积金属层前的中心区域的厚度为30um-100um。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311852331.3A CN117524870B (zh) | 2023-12-29 | 2023-12-29 | 一种晶圆加工方法及晶圆 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311852331.3A CN117524870B (zh) | 2023-12-29 | 2023-12-29 | 一种晶圆加工方法及晶圆 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN117524870A CN117524870A (zh) | 2024-02-06 |
CN117524870B true CN117524870B (zh) | 2024-06-11 |
Family
ID=89744185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202311852331.3A Active CN117524870B (zh) | 2023-12-29 | 2023-12-29 | 一种晶圆加工方法及晶圆 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN117524870B (zh) |
Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101359595A (zh) * | 2007-07-30 | 2009-02-04 | 中芯国际集成电路制造(上海)有限公司 | 晶圆表面平坦化的方法 |
JP2009259873A (ja) * | 2008-04-11 | 2009-11-05 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
CN102044430A (zh) * | 2009-10-23 | 2011-05-04 | 无锡华润上华半导体有限公司 | 一种抛光晶圆的方法 |
CN102832223A (zh) * | 2012-09-06 | 2012-12-19 | 豪威科技(上海)有限公司 | 晶圆减薄方法 |
CN103117218A (zh) * | 2013-01-14 | 2013-05-22 | 陆伟 | 一种晶圆背面减薄方法 |
CN106328662A (zh) * | 2015-07-02 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构、半导体器件及其形成方法 |
CN107039459A (zh) * | 2016-02-03 | 2017-08-11 | 上海硅通半导体技术有限公司 | Soi和体硅混合晶圆结构及其制备方法 |
CN108022938A (zh) * | 2016-10-31 | 2018-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN110323178A (zh) * | 2019-07-04 | 2019-10-11 | 长春长光圆辰微电子技术有限公司 | 一种soi晶圆边缘零空洞的工艺制程方法 |
CN113380613A (zh) * | 2021-05-31 | 2021-09-10 | 紫光宏茂微电子(上海)有限公司 | 晶圆减薄加工方法 |
CN113990740A (zh) * | 2021-10-27 | 2022-01-28 | 长鑫存储技术有限公司 | 一种晶圆背面减薄的方法及晶圆结构 |
WO2022057013A1 (zh) * | 2020-09-16 | 2022-03-24 | 武汉新芯集成电路制造有限公司 | 晶圆键合方法 |
CN114927414A (zh) * | 2022-05-31 | 2022-08-19 | 联合微电子中心有限责任公司 | 半导体工艺方法、芯片及其制造方法 |
CN115036217A (zh) * | 2021-03-05 | 2022-09-09 | 中国科学院微电子研究所 | 一种改善晶圆边缘损伤的方法 |
-
2023
- 2023-12-29 CN CN202311852331.3A patent/CN117524870B/zh active Active
Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101359595A (zh) * | 2007-07-30 | 2009-02-04 | 中芯国际集成电路制造(上海)有限公司 | 晶圆表面平坦化的方法 |
JP2009259873A (ja) * | 2008-04-11 | 2009-11-05 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
CN102044430A (zh) * | 2009-10-23 | 2011-05-04 | 无锡华润上华半导体有限公司 | 一种抛光晶圆的方法 |
CN102832223A (zh) * | 2012-09-06 | 2012-12-19 | 豪威科技(上海)有限公司 | 晶圆减薄方法 |
CN103117218A (zh) * | 2013-01-14 | 2013-05-22 | 陆伟 | 一种晶圆背面减薄方法 |
CN106328662A (zh) * | 2015-07-02 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构、半导体器件及其形成方法 |
CN107039459A (zh) * | 2016-02-03 | 2017-08-11 | 上海硅通半导体技术有限公司 | Soi和体硅混合晶圆结构及其制备方法 |
CN108022938A (zh) * | 2016-10-31 | 2018-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN110323178A (zh) * | 2019-07-04 | 2019-10-11 | 长春长光圆辰微电子技术有限公司 | 一种soi晶圆边缘零空洞的工艺制程方法 |
WO2022057013A1 (zh) * | 2020-09-16 | 2022-03-24 | 武汉新芯集成电路制造有限公司 | 晶圆键合方法 |
CN115036217A (zh) * | 2021-03-05 | 2022-09-09 | 中国科学院微电子研究所 | 一种改善晶圆边缘损伤的方法 |
CN113380613A (zh) * | 2021-05-31 | 2021-09-10 | 紫光宏茂微电子(上海)有限公司 | 晶圆减薄加工方法 |
CN113990740A (zh) * | 2021-10-27 | 2022-01-28 | 长鑫存储技术有限公司 | 一种晶圆背面减薄的方法及晶圆结构 |
CN114927414A (zh) * | 2022-05-31 | 2022-08-19 | 联合微电子中心有限责任公司 | 半导体工艺方法、芯片及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN117524870A (zh) | 2024-02-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8507362B2 (en) | Process of forming ultra thin wafers having an edge support ring | |
KR101873203B1 (ko) | Soi 웨이퍼의 제조방법 | |
US8383489B2 (en) | SOI wafer and method for forming the same | |
CN114883186B (zh) | 基于临时键合的晶圆背面加工方法及晶圆 | |
KR101284475B1 (ko) | 반도체장치의 제조방법 | |
KR20160134661A (ko) | 접합웨이퍼의 제조방법 | |
CN111276542B (zh) | 沟槽型mos器件及其制造方法 | |
CN114300344A (zh) | 一种利用载盘进行SiC晶圆加工的工艺 | |
CN117524870B (zh) | 一种晶圆加工方法及晶圆 | |
CN115890021B (zh) | 一种晶圆激光切割方法及晶圆 | |
KR20040060990A (ko) | 접합 웨이퍼의 제조 방법 | |
CN111599679A (zh) | 半导体器件的金属化方法 | |
JP5466370B2 (ja) | 半導体チップの製造方法 | |
JP5499826B2 (ja) | 半導体素子の製造方法 | |
CN106328523A (zh) | 射频横向双扩散mos器件的制作方法 | |
CN111834286B (zh) | 半导体绝缘衬底、晶体管及其制备方法 | |
CN114823576A (zh) | 一种基于复合衬底的场效应晶体管及其制作方法 | |
CN113113306A (zh) | 一种利用耐高温托盘进行化合物半导体晶圆高温回火工艺 | |
CN113889432A (zh) | 绝缘体上半导体结构的制造方法 | |
JP2004296817A (ja) | 半導体装置の製造方法 | |
CN107634008B (zh) | 一种高压功率器件的终端结构的制作方法 | |
CN113223953B (zh) | 一种快恢复芯片的制造方法、制造设备和快恢复芯片 | |
TW201009927A (en) | Method for manufacturing a semiconductor device, and a semiconductor device | |
CN115602541B (zh) | 一种具有沟槽栅极的晶圆的制备方法及晶圆 | |
CN113178385B (zh) | 一种芯片的制造方法、制造设备和芯片 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |