CN117524630A - 电路板集成电感、电感及电子设备 - Google Patents
电路板集成电感、电感及电子设备 Download PDFInfo
- Publication number
- CN117524630A CN117524630A CN202210900744.3A CN202210900744A CN117524630A CN 117524630 A CN117524630 A CN 117524630A CN 202210900744 A CN202210900744 A CN 202210900744A CN 117524630 A CN117524630 A CN 117524630A
- Authority
- CN
- China
- Prior art keywords
- layer
- coil
- magnetic film
- sub
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 151
- 230000002093 peripheral effect Effects 0.000 claims description 19
- 238000003475 lamination Methods 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 43
- 229910052802 copper Inorganic materials 0.000 abstract description 40
- 239000010949 copper Substances 0.000 abstract description 40
- 238000004806 packaging method and process Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 862
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 56
- 229910045601 alloy Inorganic materials 0.000 description 43
- 239000000956 alloy Substances 0.000 description 43
- 230000015654 memory Effects 0.000 description 41
- 230000000052 comparative effect Effects 0.000 description 39
- 230000035699 permeability Effects 0.000 description 36
- 239000003292 glue Substances 0.000 description 34
- 239000012790 adhesive layer Substances 0.000 description 29
- 230000001965 increasing effect Effects 0.000 description 28
- 229910052742 iron Inorganic materials 0.000 description 28
- 229910000808 amorphous metal alloy Inorganic materials 0.000 description 26
- 239000006249 magnetic particle Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 18
- 230000002500 effect on skin Effects 0.000 description 17
- 229910001004 magnetic alloy Inorganic materials 0.000 description 17
- 239000002245 particle Substances 0.000 description 17
- 229910017052 cobalt Inorganic materials 0.000 description 16
- 239000010941 cobalt Substances 0.000 description 16
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 16
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 14
- 238000000034 method Methods 0.000 description 14
- 238000004088 simulation Methods 0.000 description 14
- 238000012360 testing method Methods 0.000 description 14
- 238000000151 deposition Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 230000009286 beneficial effect Effects 0.000 description 9
- 230000006872 improvement Effects 0.000 description 9
- 230000006698 induction Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 230000004907 flux Effects 0.000 description 7
- 239000004642 Polyimide Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 229910000859 α-Fe Inorganic materials 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 238000004080 punching Methods 0.000 description 5
- 229910002555 FeNi Inorganic materials 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000003365 glass fiber Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000000696 magnetic material Substances 0.000 description 4
- 239000002923 metal particle Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 239000004743 Polypropylene Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000004070 electrodeposition Methods 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- -1 polypropylene Polymers 0.000 description 3
- 229910019230 CoFeSiB Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001155 polypropylene Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000005728 strengthening Methods 0.000 description 2
- 230000002195 synergetic effect Effects 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 1
- 239000004810 polytetrafluoroethylene Substances 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/06—Mounting, supporting or suspending transformers, reactors or choke coils not being of the signal type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/28—Coils; Windings; Conductive connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/28—Coils; Windings; Conductive connections
- H01F27/30—Fastening or clamping coils, windings, or parts thereof together; Fastening or mounting coils or windings on core, casing, or other support
- H01F27/306—Fastening or mounting coils or windings on core, casing or other support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/06—Mounting, supporting or suspending transformers, reactors or choke coils not being of the signal type
- H01F2027/065—Mounting on printed circuit boards
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
本申请提供一种电路板集成电感、电感及电子设备。所述电路板集成电感包括：电路板，所述电路板包括基板及线圈，所述线圈嵌设于所述基板，所述线圈包括并联的至少两层导线层；以及磁性层，所述磁性层承载于所述电路板，且与所述线圈至少部分交叠。本申请的电路板集成电感，其将电感集成于电路板中，更加超薄化，小型化，提高了封装效率，且可以降低线圈的交流电阻，减少线圈在高频下的交流铜损。
Description
技术领域
本申请涉及电子领域，具体涉及一种电路板集成电感、电感及电子设备。
背景技术
随着电子硬件的小型化和高密度发展趋势，电路板的表面积急剧减少，但板面上要求贴装的电子元件却有增无减。电感是电子设备不可缺少的元器件，当前的电感大多先制备成电感器后，再贴装至电路板上，这不仅占用了电路板的面积，还需要分立贴装，降低封装效率。
发明内容
针对上述问题，本申请实施例提供一种电路板集成电感，其将电感集成于电路板中，更加超薄化，小型化，提高了封装效率，且可以降低线圈的交流电阻，减少线圈在高频下的交流铜损。
本申请实施例提供一种电路板集成电感，其包括：
电路板，所述电路板包括基板及线圈，所述线圈嵌设于所述基板，所述线圈包括并联的至少两层导线层；以及
磁性层，所述磁性层承载于所述电路板，且与所述线圈至少部分交叠。
本申请实施例还提供了一种电路板集成电感，其包括：
电路板，所述电路板包括基板及线圈，所述线圈嵌设于所述基板；以及
磁膜层，所述磁膜层承载于所述基板，所述磁膜层包括第一磁膜子层、第二磁膜子层及第三磁膜子层，所述第一磁膜子层与所述第二磁膜子层分别设置于所述线圈的相背两侧，所述第三磁膜子层穿设于所述基板，且位于所述线圈的外周，所述第三磁膜子层分别与所述第一磁膜子层及所述第二磁膜子层连接。
本申请实施例还提供了一种电感，其包括：
线圈层，所述线圈层包括线圈，所述线圈包括并联的至少两层导线层；以及
磁性层，所述磁性层设置于线圈层的一侧。
本申请实施例提供一种电子设备，所述电子设备包括本申请所述的电路板集成电感；或者，本申请所述的电感。
本申请实施例的电路板集成电感包括电路板及磁性层；所述电路板包括基板及线圈，所述线圈嵌设于所述基板，所述线圈包括并联的至少两层导线层。这样在形成线圈的导线的总厚度或总横截面积即导线总横截面积)相同的情况下，可以使单层导线层的厚度更薄，可以提高每层导线层的横截面积的利用率，降低整个线圈的交流电阻，减小高频下由于线圈的集肤效应导致的交流铜损，提高电路板集成电感的电感效率。此外，本实施例的电路板集成电感，将电感集成于电路板上，应用于电子设备时，可以使得电子设备更加小型化、超薄化，且电感与电路板一起制备，不需要独立贴装，提高了封装效率。此外，电感集成于电路板内，电路板上对应电感的位置可以节省出来，用于贴装其它元器件，节省了电路板上的面积，增强了电路板的布线、布件能力。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请第一方面实施例的电路板集成电感的结构示意图。
图2是本申请第一方面实施例的电路板集成电感的局部***结构示意图。
图3是本申请第一方面实施例的电路板集成电感沿图1中A-A方向的剖视结构示意图。
图4是本申请第一方面实施例的线圈的结构示意图。
图5是本申请第一方面实施例的线圈的局部***结构示意图。
图6是本申请第一方面又一实施例的线圈的结构示意图。
图7是本申请第一方面又一实施例的电路板集成电感的局部***结构示意图。
图8是本申请第一方面又一实施例的电路板的局部***结构示意图。
图9是本申请第一方面实施例的电路板集成电感的电路框图。
图10是本申请第一方面又一实施例的电路板集成电感的结构示意图。
图11是本申请第一方面又一实施例的电路板集成电感的结构示意图。
图12是本申请第一方面又一实施例的电路板集成电感的结构示意图。
图13是本申请第一方面实施例的电路板集成电感的俯视图。
图14是本申请第一方面实施例的磁膜层的俯视图。
图15是本申请第一方面实施例的电路板集成电感的结构示意图。
图16是本申第一方面请又一实施例的电路板集成电感的结构示意图。
图17是本申请第二方面实施例的电路板集成电感的结构示意图。
图18是本申请第二方面实施例的电路板集成电感的局部***结构示意图。
图19是本申请第二方面实施例的电路板的沿图17中B-B方向的剖视结构示意图。
图20是本申请第二方面又一实施例的线圈的结构示意图。
图21是本申请第二方面又一实施例的电路板集成电感的结构示意图。
图22是本申请的实施例4的电路板集成电感对应电感部分的侧面的磁感应强度分布图。
图23是本申请的对比例2的电路板集成电感对应电感部分的侧面的磁感应强度分布图。
图24是本申请第三方面实施例的电路板集成电感的局部透视结构示意图。
图25是本申请第三方面实施例的电路板的局部透视结构示意图。
图26是本申请第三方面实施例的线圈的结构示意图。
图27是本申请第三方面实施例的线圈的结构示意图。
图28是本申请的实施例4的电路板集成电感的局部透视图。
图29是本申请的对比例5的电路板集成电感的局部透视图。
图30是本申请的对比例6的电路板集成电感的局部透视图。
图31是本申请第四方面的实施例的电感的结构示意图。
图32是本申请第四方面又一实施例的电感的结构示意图。
图33是本申请第四方面又一实施例的电感的结构示意图。
图34是本申请第四方面又一实施例的电感的结构示意图。
图35是本申请实施例的电子设备的结构示意图。
图36是本申请实施例的电子设备的电路框图。
附图标记说明：
100-电路板集成电感，10-电路板，11-基板，111-绝缘层，113-支撑层，13-线圈，131-主体部，131a-第一边，131b-第二边，131c-第三边，131d-第四边，13a-子线圈，13a1-第一子线圈，13a2-第二子线圈，133-第一引线，135-第二引线，1311-导线层，1301-开口，1303-第一端，1305-第二端，15-处理器，17-存储器，30-磁性层，31-磁膜层，311-第一磁膜子层，313-第二磁膜子层，315-第三磁膜子层，3151-磁膜部，33-磁胶层，35-介质层，200-电感，210-线圈层，300-电子设备，310-显示屏。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何的变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
下面将结合附图，对本申请实施例中的技术方案进行描述。需要说明的是，为便于说明，在本申请的实施例中，相同的附图标记表示相同的部件，并且为了简洁，在不同实施例中，省略对相同部件的详细说明。
电感由线圈与磁性件组成，当线圈中通过交流电流时，在线圈的内部及其周围产生交变磁通，拥有储存和释放能量的功能。在电子线路中，电感对交流有限流作用，它与电阻器或电容器能组成高通滤波器或低通滤波器、移相电路及谐振电路，因此广泛应用于各类仪器及设备中。
电感器件在电路板上占用了较大的面积，例如在电源模块中，电感器件所占用电源板表面40％以上的面积，这不仅不利于产品的小型化和高密度化；且大部分电感器件都需要分立贴装，降低封装效率。
在电路板集成电感(PCB集成电感)的设计中，线圈(导线)的铜损往往占据电感器件总损耗的很大一部分。随着未来电源模块的高频化发展，导线的集肤效应越来越明显，随着工作频率的增加，总阻抗随之增加。当导线的厚度大于导线在其工作频率下的集肤深度的两倍时，导线靠近中心的部分，传导的电流很小，使得导线靠近中心的部分就会浪费。此外，对于电路板集成电感，线圈在电路板制备工艺过程中，通过对导电层进行刻蚀形成，导电层越厚，需要刻蚀的时间越久，侧向刻蚀越多，因此，导电层越厚时，形成的线圈的线距就越大，这意味着相同面积内线圈匝数越少，不利于电感值提升，因此线厚的增大有上限，制备较大厚度的导线的工艺难度将会增加。
本申请实施例提供一种电路板集成电感，其可以应用于手机、平板电脑等电子设备，本申请的电子设备以手机为例进行示意，不应该理解为对本申请保护范围的限制。
请参见图1至图3，本申请第一方面的实施例提供一种电路板集成电感100，其包括：电路板10及磁性层30。所述电路板10包括基板11及线圈13，所述线圈13嵌设于所述基板11，所述线圈13包括并联的至少两层导线层1311。磁性层30，所述磁性层30承载于所述电路板10，且与所述线圈13至少部分交叠。
可选地，电路板10可以为柔性电路板10(FPC)，也可以为印制电路板10(PCB)，对此本申请不作具体限定。
电路板10上的线圈13的数量可以为一个，也可以为多个，例如，可以为但不限于为1个、2个、3个等，线圈13的具体数量可以根据实际应用需求进行设定，本申请不作具体限定。多个指两个以上或大于等于两个。可以理解，每个线圈13可以为但不限于为一匝线圈13中的一部分(例如半匝线圈13、0.3匝线圈13等)、一匝线圈13、两匝线圈13、三匝线圈13、四匝线圈13、五匝线圈13等。线圈13的匝数越多，在其他条件不变的情况下，电感值越大，因此，线圈13的匝数可以根据应用的场景、所需要达到的电感值等进行设计，本申请不作具体限定。
所述线圈13嵌设于所述基板11，可以为线圈13部分被基板11包裹，部分露出基板11；还可以为线圈13被包裹于基板11内。
所述磁性层30与所述线圈13至少部分交叠，可以理解地，磁性层30与线圈13至少部分正对设置；还可以理解地，磁性层30在基板11上的正投影与线圈13在基板11上的正投影至少部分重叠。所述磁性层30与所述线圈13至少部分交叠，可以为磁性层30在基板11上的正投影与线圈13在基板11上的正投影部分重叠；还可以磁性层30在基板11上的正投影落入线圈13在基板11上的正投影的范围内；还可以为线圈13在基板11上的正投影落入磁性层30在基板11上的正投影的范围内。
本申请第一方面实施例的电路板集成电感100包括电路板10及磁性层30；所述电路板10包括基板11及线圈13，所述线圈13嵌设于所述基板11，所述线圈13包括并联的至少两层导线层1311。这样在形成线圈13的导线的总厚度或总横截面积(即导线总横截面积)相同的情况下，可以使单层导线层1311的厚度更薄，可以提高每层导线层1311的横截面积的利用率，降低整个线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电路板集成电感100的电感效率。此外，本实施例的电路板集成电感100，将电感集成于电路板10上，应用于电子设备时，可以使得电子设备更加小型化、超薄化，且电感与电路板10一起制备，不需要独立贴装，提高了封装效率。此外，电感集成于电路板10内，电路板10上对应电感的位置可以节省出来，用于贴装其它元器件，节省了电路板10上的面积，增强了电路板10的布线、布件能力。
可选地，电路板集成电感100上，电感部分的尺寸可以为：长度范围为0.4mm至4mm之间，宽度为0.4mm至4mm之间，高度为0.1mm至1.5mm之间的矩形结构。电感部分的尺寸过大，不利于电感部分的小型化，集成电感的应用价值不高；电感部分的尺寸过小时，现有工艺难以实现。
可选地，线圈13包括至少一层子线圈13a。如图3所示，当线圈13包括至少两层子线圈13a时，至少两层子线圈13a依次层叠且间隔设置，每层所述子线圈13a包括并联的至少两层导线层1311。每层所述子线圈13a包括并联的至少两层导线层1311，可以理解地，每层子线圈13a由相互并联的至少两层导线层1311形成，任意相邻的两层子线圈13a之间再依次电连接。每层子线圈13a均包括并联的至少两层导线层1311，这样可以更好地提高每层导线层1311的横截面积利用率，降低线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电路板集成电感100的电感效率。
可选地，线圈13可以包括但不限于包括一层子线圈13a、两层子线圈13a、三层子线圈13a、四层子线圈13a、五层子线圈13a、六层子线圈13a、七层子线圈13a、八层子线圈13a等。
可选地，每层所述子线圈13a可以包括但不限于为包括并联的两层导线层1311、并联的三层导线层1311、并联的四层导线层1311、并联的五层导线层1311、并联的六层导线层1311等。
请参见图4及图5，在一些实施例中，所述线圈13包括主体部131、第一引线133及第二引线135。所述主体部131包括所述至少一层子线圈13a，当所述主体部131包括至少两层子线圈13a时，所述至少两层子线圈13a依次间隔设置且依次电连接；所述第一引线133及所述第二引线135分别与所述主体部131的两个端部电连接，所述第一引线133与所述第二引线135间隔位于主体部131的同一侧。在本申请的其它实施例中，第一引线133与第二引线135也可以位于主体部131相背的两侧或相邻两侧，相较于第一引线133与第二引线135位于主体部131相背的两侧或相邻两侧，当第一引线133与第二引线135位于主体部131的同一侧时，这样可以使得在电路板集成电感100的电感器件面积相同且线圈13的层数相同的情况下，线圈13可以具有更大的长度，从而使得电路板集成电感100的电感值可以更高。
具体地，当主体部131包括一层子线圈13a时，主体部131的两个端部位于同一层，当主体部131包括依次层叠的至少两层子线圈13a时，主体部131的其中一个端部位于最上层的子线圈13a，另一个端部位于最下层的子线圈13a。
在一些实施例中，所述主体部131包括至少两层子线圈13a，所述至少两层子线圈13a依次层叠且依次电连接，每层所述子线圈13a具有开口1301，所述至少两层子线圈13a的开口1301错开设置，沿所述至少两层子线圈13a层叠方向上，所述至少两层子线圈13a除每层子线圈13a对应的所述开口1301部分之外的部分重叠。当主体部131包括至少两层子线圈13a时，如果至少两层子线圈13a之间错位设置，则相邻两个子线圈13a中，其中一层子线圈13a产生的磁场可能被另一层子线圈13a产生的磁场抵消一部分，这样会削弱整个线圈13的磁场强度，而当所述至少两层子线圈13a重叠时，这样可以尽可能减弱相邻子线圈13a层之间的削弱效应，这样可以最大限度的利用电感的面积，最大程度的实现相邻子线圈13a的协同增强效果。
可以理解地，主体部131的至少两层子线圈13a在层叠方向上平移，但是，每层子线圈13a的开口1301错开设置。
在一些实施例中，每层所述子线圈13a包括第一端1303及第二端1305，所述第一端1303及所述第二端1305相对设置，所述第一端1303与所述第二端1305限定所述开口1301。每层子线圈13a的第一端1303与第二端1305相对设置，这使得同一层子线圈13a中子线圈13a上任意相对的两个部分之间不存在另一部分线圈13。这样可以更好的避免在同一层子线圈13a中子线圈13a上相对的两部分之间存在另一部分线圈13，例如e形结构的线圈13，这样可以更好的避免线圈13通电后，子线圈13a上不同部分产生的磁场之间相互抵消，从而使得电路板集成电感100具有更高的电感值。
可选地，主体部131的形状可以为矩形结构或类似矩形结构等环形结构。换言之，主体部131的形状类似口字型结构。“类似矩形结构”指整个外形类型为矩形，在矩形的四个角上具有倒角，或者，矩形的某个部位具有开口1301的形状等结构。
请参见图6，在一具体实施例中，主体部131包括第一边131a、第二边131b、第三边131c及第四边131d，所述开口1301、所述第一引线133与所述第二引线135均位于主体部131的第一边131a上。
可选地，第一引线133与第二引线135也均包括并联的至少两层导线层1311。可选地，与第一引线133同层设置的子线圈13a(即与第一引线133电连接的子线圈13a)的两层导线层1311可以在引线出过孔电连接。与第二引线135同层设置的子线圈13a(即与第二引线135电连接的子线圈13a)的两层导线层1311可以在引线出过孔电连接。
在一些实施例中，沿所述至少两层导线层1311的层叠方向上，每层所述导线层1311的厚度小于或等于所述电路板集成电感100在工作频率下所述导线层1311的集肤深度的2倍。换言之，沿着电路板10与磁性层30的层叠方向，每层所述导线层1311的厚度小于所述电路板集成电感100在工作频率下所述导线层1311的集肤深度的2倍。这样可以使得导线层1311整个横截面积都能有效进行电流传导，提高导线的利用率，电流在导线层1311内的分布更为均匀，降低线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电路板集成电感100的电感效率。
可选地，本申请的电路板集成电感100适用的工作频率可以为2MHz至50MHz。具体地，可以为但不限于为2MHz、5MHz、10MHz、15MHz、20MHz、25MHz、30MHz、35MHz、40MHz、45MHz、50MHz等。电路板集成电感100的工作频率越高，导线层1311的集肤深度越小，采用本申请实施例的方案对集肤效应引起的交流铜损的降低越明显。
本申请实施例中，当涉及到数值范围a至b时，如未特别指明，表示该数值可以为a至b之间的任意数值，且包括端点数值a，且包括端点数值b。
需要说明的是，本申请实施例的电路板集成电感100也适用于工作频率小于2MHz的情况，只是当工作频率小于2MHz时，电路板集成电感100的导线层1311的集肤深度较大，导线层1311的集肤效应对损耗的影已经不明显了，采用该方法降低损耗的影响比较有限，但是，其仍然可以降低单层导电材料(例如铜)沉积的难度，特别是厚度较厚的导线层1311(例如铜层)沉积的难度。
在一些实施例中，沿所述至少两层导线层1311的层叠方向上，每层所述导线层1311的厚度d1的范围为：5μm≤d1≤94μm。进一步地，每层所述导线层1311的厚度d1的范围为10μm≤d1≤50μm。具体地，每层所述导线层1311的厚度可以为但不限于为5μm、8μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、94μm、等。导线层1311的厚度太薄，达到所需要的子线圈13a的厚度，需要更多层数的导线层1311，这样增加了子线圈13a制备的工艺步骤，从而增加了电路板集成电感100的制备成本；导线层1311的厚度太厚，则可能会超出较高工作频率导线层1311的集肤深度的两倍，使得电流主要分布在导线层1311的表面，导线层1311中心部分的电流分布较少，从而造成导线层1311横截面积浪费，总阻抗提高，且导线层1311太厚，会提高导线材料沉积的难度。
可选地，线圈13的材质可以为但不限于为铜、银等导电金属或合金中的至少一种。每一层子线圈13a每层导线层1311可以通过曝光、显影、刻蚀、褪膜等常规PCB工艺步骤在支撑层的两侧形成，至少两层导线层1311通过过孔、沉积导电材料等步骤使每层子线圈13a的至少两层导线层1311并联，至少两层子线圈13a通过过孔、沉积导电材料等步骤使至少两层子线圈13a依次电连接(串联)。相邻两层子线圈13a的过孔不易过大，过大会会增加线圈13的阻抗，过小不利于工艺的实现。
在一些实施例中，当线圈13为铜线圈13时，每层导线层1311均为铜导线层1311，当电路板集成电感100的工作频率为2MHz至50MHz时，导线层1311的集肤深度为9μm至47μm，此时，导线层1311的厚度可以为18μm至94μm。举例而言，当电路板集成电感100的工作频率为2MHz，铜导线层1311的集肤深度为47μm，此时，导线层1311的厚度可以为小于或等于94μm。又举例而言，当电路板集成电感100的工作频率为50MHz，铜导线层1311的集肤深度为9μm，此时，导线层1311的厚度可以为小于或等于18μm。
请参见图7，在一些实施例中，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30(即电路板集成电感对应电感部分的外轮廓)在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：30μm≤w1≤300μm。进一步地，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：50μm≤w1≤200μm。进一步地，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：80μm≤w1≤160μm。具体地，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1可以为但不限于为30μm、50μm、80μm、100μm、120μm、150μm、180μm、200μm、230μm、250μm、280μm、300μm等。
所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1过大或过小均会影响电路板集成电感100的电感值。当线圈13通入电流时，线圈13主体部131环内的磁力线与环外的磁力线形成闭环。主体部131环内的面积与线圈13的磁阻成正比，当电感尺寸(磁性层30的尺寸)固定式，线圈13越大，环内面积越大，环内磁阻越大，环外面积越小且环外磁阻越小；此外，主体部131环的大小也影响环外磁路的长度，环越大，线圈13有效长度边长，可以提高电感的电感值，但是，环外区域的中心越往外扩张，环内中心到环外中心的距离边长，环外磁路增加，环外磁阻增大，因此，线圈13的大小需要在两者之间进行平衡。当w1过小时，会降低电路板集成电感100的电感值，当w1过大时，线圈13的有效长度变短，同样会降低电路板集成电感100的电感值。当80μm≤w1≤160μm可以使得在磁性层30的尺寸一定的情况下，电路板集成电感100的电感值可以具有更高的电感值。
在本实施例中，基板11的表面指基板11上用于贴装处理器、存储器等相关元器件的表面。
请参见图7及图8，在一实施例中，所述基板11包括绝缘层111，所述绝缘层111设置于任意相邻的两层导线层1311之间；沿所述至少两层导线层1311的层叠方向上，每层所述绝缘层111的厚度d2的范围为：50μm≤d2≤500μm。换言之，线圈13的相邻的两层导线层1311之间的间距的范围为50μm至500μm。进一步地，沿所述至少两层导线层1311的层叠方向上，每层所述绝缘层111的厚度d2的范围为：100μm≤d2≤250μm。具体地，每层所述绝缘层111的厚度d2可以为但不限于50μm、80μm、100μm、120μm、150μm、180μm、200μm、220μm、250μm、280μm、300μm、320μm、350μm、380μm、400μm、420μm、450μm、480μm、500μm等。虽然采用并联的至少两层导线层1311形成线圈13，每层导线层1311的集肤效应减小了，但是，相邻两层导线层1311之间由于临近效应的存在，则也会使得交流阻抗可能仍会很大，因此，绝缘层111的厚度不能太薄。当绝缘层111的厚度太厚时，则会增加电路板集成电感100中电感的厚度，占用电路板10的空间，且会增加绝缘层111过孔的难度(即开孔的难度)。
可以理解地，任意相邻的两层导线层1311之间通过绝缘层111绝缘设置。可选地，绝缘层111相背两侧的两层导线层1311，通过在绝缘层111上打过孔、沉积导电金属(例如铜)进行电连接。
可选地，绝缘层111可以包括但不限于包括聚酰亚胺(PI)层、聚丙烯层(PP)等中的至少一种。
在一些实施例中，基板11还包括支撑层113，所述支撑层113是绝缘的，支撑层113用于支撑所述线圈13，当线圈13包括至少两层子线圈13a时，任意相邻的两层子线圈13a之间均设有支撑层113。可选地，支撑层113相背两侧的两层子线圈13a，通过在支撑层113上打过孔、沉积导电金属(例如铜)进行电连接。
可选地，每层支撑层113的厚度为10μm至60μm；具体地，可以为但不限于为10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm等。支撑层113的厚度太小，如小于10μm时，支撑层113的力学性能有限，难以对子线圈13a起到有效支撑作用；由于支撑层113的磁导率很低，支撑层113的厚度过大，例如大于60μm时，会增加磁路的长度，使得磁阻增大，不利于得到的电感的性能。
可选地，支撑层113可以包括但不限于包括聚酰亚胺(PI)层、玻纤/环氧树脂复合板(Prepreg)等中的至少一种。
请参见图9，在一些实施例中，电路板10还包括处理器15及存储器17，处理器15及存储器17均承载于基板11的表面，处理器15分别与存储器17及线圈13电连接。处理器15用于控制流经线圈13电流的大小及方向等。存储器17用于存储处理器15运行所需的程序代码。
可选地，处理器15包括一个或者多个通用处理器，其中，通用处理器可以是能够处理电子指令的任何类型的设备，包括中央处理器(Central Processing Unit，CPU)、微处理器、微控制器、主处理器、控制器以及ASIC等等。处理器15用于执行各种类型的数字存储指令，例如存储在存储器17中的软件或者固件程序，它能使计算设备提供较宽的多种服务。
可选地，存储器17可以包括易失性存储器(Volatile Memory)，例如随机存取存储器(Random Access Memory，RAM)；存储器17也可以包括非易失性存储器(Non-VolatileMemory，NVM)，例如只读存储器(Read-Only Memory，ROM)、快闪存储器(FlashMemory，FM)、硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)。存储器17还可以包括上述种类的存储器的组合。
请参见图10，在一些实施例中，所述磁性层30包括磁膜层31。磁膜层31设置于基板11的一侧，且线圈13至少部分交叠。“磁膜”指磁性材料连续沉积、中间没有断开的膜层。
可选地，磁膜层31可以为软磁层。软磁具有高磁导率、低剩磁、低矫顽力、低磁阻、磁滞损耗小、且容易被磁化。
可选地，磁膜层31可以为但不限于为磁性金属、磁性合金等中的至少一种。可选地，磁性金属包括铁、钴、镍等中的至少一种。磁性合金可以包括但不限于包括铁基晶态合金、铁基非晶合金、钴基非晶合金等中的至少一种。铁基晶态合金包括FeNi合金、FeCo合金、FeAl合金、FeSiAl合金、FeNiMo合金、FeC合金等中的至少一种。铁基非晶合金包括FeSiB合金、FeB合金、FeNiPB合金、FeNiMoB合金等中的至少一种。钴基非晶合金包括CoFeSiB合金、CoFeCrSiB合金、CoNiFeSiB合金等中的至少一种。
相较于铁基晶态合金及铁基非晶合金，钴基非晶合金具有更高的磁导率，因此，当磁性层30要求较高的磁导率时，磁膜层31可以采用钴基非晶合金中的至少一种。相较于钴基非晶合金，铁基晶态合金及铁基非晶合金具有较高的饱和磁特性，当磁性层30要求较高的饱和磁特性时，磁膜层31可以选用铁基晶态合金及铁基非晶合金等中的至少一种。相较于铁基晶态合金，铁基非晶合金及钴基非晶合金具有较低的矫顽力，当磁性层30要求较低的矫顽力时，磁膜层31可以选用铁基非晶合金及钴基非晶合金。矫顽力(coercive force)是指磁性材料在饱和磁化后，当外磁场退回到零时其磁感应强度B并不退到零，只有在原磁化场相反方向加上一定大小的磁场才能使磁感应强度退回到零，该磁场称为矫顽磁场，又称矫顽力。
可选地，沿基板11及磁膜层31的层叠方向，磁膜层31的厚度的范围为0.1μm至30μm。具体地，磁膜层31的厚度可以为但不限于为0.1μm、0.5μm、1μm、2μm、4μm、6μm、8μm、10μm、13μm、15μm、18μm、20μm、23μm、25μm、28μm、30μm等。当磁膜层31的厚度太小时，磁膜层31的贡献有限，影响磁性层30的有效磁导率及电感的电感值及饱和电流；当磁膜层31的厚度太大时，磁膜层31会使得磁膜内的涡流损耗较大，且沉积难度变大。
可选地，磁膜层31可以采用物理气相沉积法(PVD)、或电沉积法等方法形成，采用物理气相沉积方法制得的磁膜层31的外观形貌好，但是容易产生脱落；采用电沉积方法制得的磁膜层31具有良好的耐剥离性能，不易脱落，但是表面形貌较差。因此当磁膜层31的厚度小于1μm时，可以采用物理气相沉积方法制备；当磁膜层31的厚度大于或等于1μm时，可以采用电沉积方法制备。
请参见图11，在另一些实施例中，所述磁膜层31包括第一磁膜子层311及第二磁膜子层313，所述第一磁膜子层311与所述第二磁膜子层313分别设置于所述线圈13的相背两侧。换言之，所述第一磁膜子层311与所述第二磁膜子层313分别设置于电路板10的相背两侧，且至少部分正对线圈13设置。相较于在线圈13的一侧设置磁膜层31，在线圈13的相背两侧均分别设置第一磁膜子层311及第二磁膜子层313，可以更好的降低磁阻，提高电路板集成电感100的电感值。
可选地，第一磁膜子层311可以为但不限于为磁性金属、磁性合金等中的至少一种。第二磁膜子层313可以为但不限于为磁性金属、磁性合金等中的至少一种。关于磁性金属与磁性合金的详细描述，请参见上述对应部分的描述，在此不再赘述。
可选地，沿第一磁膜子层311、基板11及第二磁膜子层313的层叠方向，第一磁膜子层311的厚度的范围为0.1μm至30μm。具体地，第一磁膜子层311的厚度可以为但不限于为0.1μm、0.5μm、1μm、2μm、4μm、6μm、8μm、10μm、13μm、15μm、18μm、20μm、23μm、25μm、28μm、30μm等。当第一磁膜子层311的厚度太小时，第一磁膜子层311的贡献有限，影响磁性层30的有效磁导率及电感的电感值及饱和电流；当第一磁膜子层311的厚度太大时，第一磁膜子层311会使得磁膜内的涡流损耗较大，且沉积难度变大。
可选地，沿第一磁膜子层311、基板11及第二磁膜子层313的层叠方向，第二磁膜子层313的厚度的范围为0.1μm至30μm。具体地，第二磁膜子层313的厚度可以为但不限于为0.1μm、0.5μm、1μm、2μm、4μm、6μm、8μm、10μm、13μm、15μm、18μm、20μm、23μm、25μm、28μm、30μm等。当第二磁膜子层313的厚度太小时，第二磁膜子层313的贡献有限，影响磁性层30的有效磁导率及电感的电感值及饱和电流；当第二磁膜子层313的厚度太大时，第二磁膜子层313会使得磁膜内的涡流损耗较大，且沉积难度变大。
请参见图12，在另一些实施例中，所述磁膜层31还包括第三磁膜子层315，所述第三磁膜子层315穿设于所述基板11，且位于所述线圈13的外周，所述第三磁膜子层315分别与所述第一磁膜子层311及所述第二磁膜子层313连接。所述第一磁膜子层311与所述第二磁膜子层313分别设置于电路板10的相背两侧，中间通过基板11绝缘设置，基板11是绝缘的，磁导率一般为1，磁阻较大，设置第三磁膜子层315将所述第一磁膜子层311与所述第二磁膜子层313连通后，可以形成闭合的磁回路，降低磁膜层31的磁阻，提高电路板集成电感100的电感值(即电感值)。此外，线圈13的侧面设有第三磁膜子层315，可以降低电路板集成电感100的漏磁现象，提升电磁干扰(EMI)的性能。
可以理解地，在基板11上环绕线圈13的外周且对应第一磁膜子层311及第二磁膜子层313的外周的位置打孔，在孔中沉积第三磁膜子层315，以将第一磁膜子层311与第二磁膜子层313连接。
请参见图13，可选地，第三磁膜子层315还可以包括环绕线圈13的外周间隔设置的多个磁膜部3151，每个磁膜部3151分别连接所述第一磁膜子层311及第二磁膜子层313，多个磁膜部3151之间通过所述基板11绝缘设置。
请参见图14，可选地，第三磁膜子层315可以为环绕线圈13外周，连续的磁膜部3151；换言之，第三磁膜子层315环绕线圈13的外周连续设置。
相较于多个磁膜部3151间隔设置，当第三磁膜子层315为连续的磁膜部3151时，电路板集成电感100的磁阻会更小，电感值更高，可以更好的降低漏磁现象，但是，基板11对于电感部分的支撑会减弱，降低了整个电路板集成电感100的力学性能。当第三磁膜子层315为间隔设置的多个磁膜部3151时，这样可以对线圈13进行更好的支撑，避免基板11环绕线圈13的多面被打断后，线圈13无法得到有效支撑。“多个”指大于等于两个。
在一些实施例中，所述第三磁膜子层315的长度L1与所述磁膜层31的外周长度L2的比值的范围为：1/20≤L1/L2≤3/4。第三磁膜子层315的长度不宜过大也不宜过小，当第三磁膜子层315的长度过小时，第一磁膜子层311与第二磁膜子层313连接的位置的长度过小，无法起到提高电感值的作用；当第三磁膜子层315的长度过大时，基板11上对应线圈13的外周打断的长度过长，无法对电感起到良好的支撑作用，影响整个电路板集成电感100的机械性能。
可以理解地，当第三磁膜子层315为一个连续的磁膜部3151时，第三磁膜子层315的长度为该磁膜部3151环绕线圈13的长度，当第三磁膜子层315为多个间隔设置的磁膜部3151时，第三磁膜子层315的长度指每个磁膜部3151环绕线圈13方向上长度的总和。
“第三磁膜子层315的长度L1”指第三磁膜子层315沿环绕线圈13的方向的长度。
举例而言，如图14所示，在图14的实施例中，第一磁膜子层311与第二磁膜子层313重叠，第三磁膜子层315的长度L1为三个磁膜部3151沿着第一磁膜子层的外周长的长度L0之和，磁膜层31的外周长度L2为第一磁膜子层311的周长。
具体地，所述第三磁膜子层315的长度L1与所述磁膜层31的外周长度L2的比值可以为但不限于为1/20、1/18、1/16、1/14、1/12、1/10、1/8、1/6、1/4、1/2、3/4等。
在一些实施例中，所述第三磁膜子层315位于所述主体部131除设有所述第一引线133及第二引线135的周侧外的其它周侧，如图12所示。线圈13的第一引线133及第二引线135位置的磁场强度较大，如果第三磁膜子层315设置于太靠近第一引线133及第二引线135的位置，第三磁膜子层315靠近第一引线133及第二引线135的位置易发生磁饱和，不利于电路板集成电感100的电感值的提升。
在一具体实施例中，主体部131包括第一边131a、第二边131b、第三边131c及第四边131d(如图6所示)，所述第一引线133与所述第二引线135均位于主体部131的第一边131a上。第三磁膜子层315设置于第二边131b、第三边131c及第四边131d中的至少一个或至少两个或全部的周侧。
在一些实施例中，所述第一引线133与所述第三磁膜子层315之间的最短距离s1大于或等于0.5mm，所述第二引线135与所述第三磁膜子层315之间的最短距离s2大于或等于0.5mm。线圈13的第一引线133及第二引线135位置的磁场强度较大，如果第三磁膜子层315设置于太靠近第一引线133及第二引线135的位置，第三磁膜子层315靠近第一引线133及第二引线135的位置易发生磁饱和，不利于电路板集成电感100的电感值的提升。当第三磁膜子层315与第一引线133及第二引线135的最短距离均大于或等于0.5mm时，这样可以更好的避免第三磁膜子层315发生磁饱和现象。
进一步地，所述第一引线133与所述第三磁膜子层315之间的最短距离s1的范围为：0.5mm≤s1≤1.5mm；具体地，所述第一引线133与所述第三磁膜子层315之间的最短距离s1可以为但不限于为0.5mm、0.6mm、0.7mm、0.8mm、0.9mm、1.0mm、1.1mm、1.2mm、1.3mm、1.4mm、1.5mm等。如果第三磁膜子层315设置于太靠近第一引线133及第二引线135的位置，第三磁膜子层315靠近第一引线133及第二引线135的位置易发生磁饱和，不利于电路板集成电感100的电感值的提升。第三磁膜子层315与第一引线133及第二引线135的最短距离太远，则第三磁膜子层315的长度会减小，对于电感值的提升有限，甚至无法起到提升电感值的作用。
进一步地，所述第二引线135与所述第三磁膜子层315之间的最短距离s2的范围为：0.5mm≤s2≤1.5mm；具体地，所述第二引线135与所述第三磁膜子层315之间的最短距离s2可以为但不限于为0.5mm、0.6mm、0.7mm、0.8mm、0.9mm、1.0mm、1.1mm、1.2mm、1.3mm、1.4mm、1.5mm等。如果第三磁膜子层315设置于太靠近第一引线133及第二引线135的位置，第三磁膜子层315靠近第一引线133及第二引线135的位置易发生磁饱和，不利于电路板集成电感100的电感值的提升。第三磁膜子层315与第一引线133及第二引线135的最短距离太远，则第三磁膜子层315的长度会减小，对于电感值的提升有限，甚至无法起到提升电感值的作用。
可选地，第三磁膜子层315可以为但不限于为磁性金属、磁性合金等中的至少一种。关于磁性金属与磁性合金的详细描述，请参见上述对应部分的描述，在此不再赘述。
请参见图15，在一些实施例中，磁性层30还包括磁胶层33，磁胶层33设置于线圈13与磁膜层31之间。在线圈13与磁膜层31之间设置磁胶层33，既可以提高电路板集成电感100中电感的磁导率及电感值，还可以将线圈13与磁膜层31绝缘设置。
需要说明的是，当磁膜层31包括第一磁膜子层311及第二磁膜子层313时，所述磁胶层33设置于线圈13与第一磁膜子层311之间，以及线圈13与第二磁膜子层313之间。当磁膜层31还包括第三磁膜子层315时，第三磁膜子层315与线圈13之间未设置磁胶层33。
在一些实施例中，当线圈13包括至少两层子线圈13a时，可以在绝缘层111及支撑层113中的至少一个上打过孔，以使磁胶渗透至线圈13内部以及相邻的两层子线圈13a之间。
可选地，磁胶层33包括树脂及磁性颗粒(图未示)，磁性颗粒分散于树脂中。磁胶层33可以通过将磁性颗粒分散于液体树脂中形成磁性浆料，再将其涂覆或印刷于电路板10的表面，经过固化(例如紫外光光固化)形成。磁胶层33指包括磁性材料在其中不连续分布、磁性材料之间断开的膜层。
可选地，在磁胶层33中，磁性颗粒的重量分数的范围为30％至90％；具体地，可以为但不限于为30％、35％、40％、45％、50％、55％、60％、65％、70％、75％、80％、85％、90％等。磁胶层33中磁性颗粒的重量分数小于30％时，难以达到提高电路板集成电感100中电感的磁导率的效果，且会增加电路板集成电感100的成本；当磁胶层33中磁性颗粒的重量分数大于90％时，磁性浆料中磁性颗粒分散困难、流动性不足，进行涂覆或印刷时，难以填满电路板10表面线圈13的间隙，使得磁胶层33与线圈13之间空气间隙过多，磁阻变大，从而降低磁导率。
可选地，磁性颗粒的平均粒径D的范围为5μm≤D≤50μm；具体地，可以为但不限于为5μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm等。磁性颗粒较小时，涡流被限制在很小的范围内，随着磁性颗粒的增加，可以供电流流过的区域变大，从而增加了涡流损耗。当磁性颗粒的平均粒径小于5μm时，不仅增加了磁性颗粒的成本，且会降低磁胶层33的磁导率，失去了通过磁胶层33提高磁导率的意义。当磁性颗粒的平均粒径大于50μm时，涡流损耗过大，也不利于电路板集成电感100的性能。
可选地，磁性颗粒为软磁颗粒。软磁具有高磁导率、低剩磁、低矫顽力、低磁阻、磁滞损耗小、且容易被磁化。可选地，磁性颗粒包括铁氧体颗粒、磁性金属颗粒、磁性合金颗粒中的至少一种。铁氧体颗粒具有更好的电绝缘性及更低的损耗，磁性金属颗粒或磁性合金颗粒具有更高的磁导率和磁饱和感应强度。因此，当要求磁胶层33具有更好的电绝缘性和更低的损耗时，可以选择铁氧体颗粒作为磁性颗粒，当要求磁胶层33具有更高的磁导率和磁饱和感应强度时，可以选择磁性金属颗粒或磁性合金颗粒作为磁性颗粒。可选地，铁氧体颗粒包括MnZn铁氧体、NiZn铁氧体等中的至少一种。可选地，磁性金属颗粒包括铁、钴、镍中等的至少一种。可选地，磁性合金颗粒包括铁基晶态合金、铁基非晶合金、钴基非晶合金等中的至少一种。铁基晶态合金包括FeNi合金、FeCo合金、FeAl合金、FeSiAl合金、FeNiMo合金、FeC合金等中的至少一种。铁基非晶合金包括FeSiB合金、FeB合金、FeNiPB合金、FeNiMoB合金等中的至少一种。钴基非晶合金包括CoFeSiB合金、CoFeCrSiB合金、CoNiFeSiB合金等中的至少一种。
相较于铁基晶态合金及铁基非晶合金，钴基非晶合金具有更高的磁导率，因此，当磁胶层33要求较高的磁导率时，磁性颗粒可以采用钴基非晶合金中的至少一种。相较于钴基非晶合金，铁基晶态合金及铁基非晶合金具有较高的饱和磁特性，当磁胶层33要求较高的饱和磁特性时，磁性颗粒可以选用铁基晶态合金及铁基非晶合金等中的至少一种。相较于铁基晶态合金，铁基非晶合金及钴基非晶合金具有较低的矫顽力，当磁胶层33要求较低的矫顽力时，磁性颗粒可以选用铁基非晶合金及钴基非晶合金。
当磁性颗粒为磁性合金颗粒时，磁性合金颗粒的表面具有钝化层，钝化层为绝缘层111，换言之，钝化层是绝缘的。在一些实施例中，可以在磁性合金颗粒的表面包裹一层有机树脂，以使磁性合金颗粒具有绝缘性。在另一些实施例中，可以将磁性合金颗粒采用磷酸进行钝化，以在磁性合金颗粒的表面形成一层不导电的钝化层。
可选地，树脂包括环氧树脂、聚氨酯及丙烯酸酯等中的至少一种。在一具体实施例中，当电路板10的绝缘层111为玻纤/环氧树脂复合板时，磁胶层33的树脂可以为环氧树脂，这样可以使得磁胶层33与电路板10具有更好的结合性能，可以更好的附着于电路板10上。
可选地，磁胶层33可以通过以下步骤形成：先将磁性颗粒分散于液体树脂中形成磁性浆料，再将磁性浆料采用涂覆、印刷等方式在电路板10表面形成磁性浆料层，接着置于LED灯或汞灯等等紫外光下以使液体树脂发生光固化形成固态树脂，得到磁胶层33。在其它实施例中，磁性浆料层也可以采用热固化进行固化，本申请对此不作具体限定。
请参见图16，在一些实施例中，本申请实施例的电路板集成电感100还包括介质层35，介质层35位于线圈13与磁膜层31之间，用于使线圈13与磁膜层31绝缘设置。在保证绝缘性能的同时，介质层35的磁导率越高越好，介质层35的磁导率越高，制得的电路板集成电感100具有越高的电感值。
在一些实施例中，介质层35为玻纤/环氧树脂复合板、聚酰亚胺、聚丙烯、聚四氟乙烯等中的至少一种。可选地，制备时，可以将介质层35叠合于基板11相背的两个表面中的至少一个表面上，并进行压合，以使使介质层35贴合于基板11上，并至少覆盖线圈13。
可选地，沿基板11、介质层35及磁膜层31层叠方向(或沿第一磁膜子层311、介质层35、基板11、介质层35及第二磁膜子层313层叠方向)上，介质层35的厚度的范围为5μm至200μm；具体地，可以为但不限于为5μm、10μm、30μm、50μm、80μm、100μm、120μm、140μm、160μm、180μm、200μm等。介质层35制备时通常将现成的膜层压合至电路板10的表面，目前低于5μm的介质层35很少，且价格高。当介质层35的厚度太厚时，介质层35的磁阻过大，使得制得的电路板集成电感100的电感值降低。
以下通过具体实施例对本申请第一方面的电路板集成电感100做进一步的描述。
实施例1
本实施例的电路板集成电感100包括电路板10及磁性层30，电路板10包括基板11及线圈13，所述线圈13嵌设于基板11，所述线圈13包括电连接的两层子线圈13a，相邻的两层子线圈13a之间设有支撑层113，支撑层113的厚度为12.5μm，每层所述子线圈13a包括并联的两层导线层1311，两层导线层1311之间通过绝缘层111间隔设置，每层导线层1311的厚度为35μm，中间绝缘层111的厚度为250μm，线圈13为铜线圈13，铜线圈13的线宽为440μm，线距为880μm；磁性层30为磁胶层33，磁胶层33覆盖所述电路板10正对线圈13的相对两个表面，电路板10每个表面的磁胶层33的长度为2.5mm，宽度为1.6mm，厚度为50μm，磁胶层33的相对磁导率为12。
对比例1
本对比例的电路板集成电感100包括电路板10及磁性层30，电路板10包括基板11及线圈13，所述线圈13嵌设于基板11，所述线圈13包括电连接的两层子线圈13a，相邻的两层子线圈13a之间设有支撑层113，支撑层113的厚度为12.5μm，每层所述子线圈13a包括一层导线层1311，每层导线层1311的厚度为70μm，线圈13为铜线圈13，铜线圈13的线宽为440μm，线距为880μm；磁性层30为磁胶层33，磁胶层33覆盖所述电路板10正对线圈13的相对两个表面，电路板10每个表面的磁胶层33的长度为2.5mm，宽度为1.6mm，厚度为50μm，磁胶层33的相对磁导率为12。
根据标准GB/T 8554-1998进行模拟计算，测试实施例1及对比例1的电路板集成电感100在工作频率为25MHz下的电感值及交流电阻，测试结果如下表1所示。
表1实施例1及对比例1的电路板集成电感100的模拟测试数据
| 示例 | 实施例1 | 对比例1 |
| 工作频率MHz | 25 | 25 |
| 电感值(nH) | 10.2 | 10.2 |
| 交流电阻(mΩ) | 11.4 | 14.4 |
由表1模拟计算结果可知，在子线圈13a总厚度相同时，每层子线圈13a包括单层导线层1311与子线圈13a包括并联的两层导线层1311时电感值相等，但是，相较于每层子线圈13a仅有一层导线层1311，每层子线圈13a包括并联的两层导线层1311时，交流电阻明显下降。
根据标准GB/T 8554-1998进行模拟计算，测试实施例1及对比例1的电路板集成电感100在不同工作频率为下的电感值及交流电阻，测试结果如下表2所示。
表2实施例1及对比例1的电路板集成电感100在不同工作频率下的模拟测试数据
由表2的测试数据可知，电路板集成电感100的工作频率越大时，相较于每层子线圈13a仅有一层导线层1311而言，当每层子线圈13a包括并联的两层导线层1311时，对于交流电阻的降低作用越明显。
实施例2
本实施例的电路板集成电感100包括电路板10及磁性层30，电路板10包括基板11及线圈13，所述线圈13嵌设于基板11，所述线圈13包括电连接的两层子线圈13a，相邻的两层子线圈13a之间设有支撑层113，支撑层113的厚度为12.5μm，每层所述子线圈13a包括并联的两层导线层1311，两层导线层1311之间通过绝缘层111间隔设置，每层导线层1311的厚度为35μm，中间绝缘层111的厚度为100μm，线圈13为铜线圈13，铜线圈13的线宽为440μm，线距为880μm；磁性层30为磁胶层33，磁胶层33覆盖所述电路板10正对线圈13的相对两个表面，电路板10每个表面的磁胶层33的长度为2.5mm，宽度为1.6mm，厚度为50μm，磁胶层33的相对磁导率为12。
实施例3
本实施例的电路板集成电感100包括电路板10及磁性层30，电路板10包括基板11及线圈13，所述线圈13嵌设于基板11，所述线圈13包括电连接的两层子线圈13a，相邻的两层子线圈13a之间设有支撑层113，支撑层113的厚度为12.5μm，每层所述子线圈13a包括并联的两层导线层1311，两层导线层1311之间通过绝缘层111间隔设置，每层导线层1311的厚度为35μm，中间绝缘层111的厚度为400μm，线圈13为铜线圈13，铜线圈13的线宽为440μm，线距为880μm；磁性层30为磁胶层33，磁胶层33覆盖所述电路板10正对线圈13的相对两个表面，电路板10每个表面的磁胶层33的长度为2.5mm，宽度为1.6mm，厚度为50μm，磁胶层33的相对磁导率为12。
根据标准GB/T 8554-1998进行模拟计算，测试实施例1至实施例3的电路板集成电感100在工作频率为25MHz下的电感值及交流电阻，测试结果如下表3所示。
表3实施例1至实施例3的电路板集成电感100的模拟测试数据
| 示例 | 实施例2 | 实施例1 | 实施例3 |
| 工作频率MHz | 25 | 25 | 25 |
| 绝缘层的厚度(μm) | 100 | 250 | 400 |
| 交流电阻(mΩ) | 16.9 | 11.4 | 9.5 |
由表3的测试结果可知，在相同频率下，随着绝缘层111厚度的增加，电路板集成电感100的交流电阻逐渐减小。因此，绝缘层111的厚度不能太小，否则由于临近效应的存在，电路板集成电感100的交流电阻仍会很大。
将电路板与电感集成为一体时，线圈嵌设于基板内，磁膜层覆盖线圈的相背两个表面，线圈相背两个表面的磁膜层之间被电路板的支撑层或者绝缘层隔离开来，支撑层或绝缘层的磁导率接近1，线圈相背两个表面的磁膜层作为一个很大的磁阻串联入整个磁回路，使得磁路的总磁阻增大，造成较低的电感的感量。
请参见图17至图19，本申请第二方面的实施例提供一种电路板集成电感100，其包括电路板10及磁膜层31，所述电路板10包括基板11及线圈13，所述线圈13嵌设于所述基板11；所述磁膜层31承载于所述基板11，所述磁膜层31包括第一磁膜子层311、第二磁膜子层313及第三磁膜子层315，所述第一磁膜子层311与所述第二磁膜子层313分别设置于所述线圈13的相背两侧，所述第三磁膜子层315穿设于所述基板11，且位于所述线圈13的外周，所述第三磁膜子层315分别与所述第一磁膜子层311及所述第二磁膜子层313连接。
可以理解地，在基板11上环绕线圈13的外周且对应第一磁膜子层311及第二磁膜子层313的外周的位置打孔，在孔中沉积第三磁膜子层315，以将第一磁膜子层311与第二磁膜子层313连接。
本申请第二方面实施例的电路板集成电感100包括电路板10及磁膜层31，所述电路板10包括基板11及线圈13，所述线圈13嵌设于所述基板11；所述磁膜层31承载于所述基板11，所述磁膜层31包括第一磁膜子层311、第二磁膜子层313及第三磁膜子层315，所述第一磁膜子层311与所述第二磁膜子层313分别设置于所述线圈13的相背两侧，所述第三磁膜子层315穿设于所述基板11，且位于所述线圈13的外周，所述第三磁膜子层315分别与所述第一磁膜子层311及所述第二磁膜子层313连接。所述第一磁膜子层311与所述第二磁膜子层313分别设置于电路板10的相背两侧，中间通过基板11绝缘设置，基板11是绝缘的，磁导率一般为1，磁阻较大，设置第三磁膜子层315将所述第一磁膜子层311与所述第二磁膜子层313连通后，可以形成闭合的磁回路，降低磁膜层31的磁阻，提高电路板集成电感100的电感值(即感量)。此外，线圈13的侧面设有第三磁膜子层315，可以降低电路板集成电感100的漏磁现象，提升电磁干扰(EMI)的性能。
请参见图20，在一些实施例中，所述线圈13包括主体部131、第一引线133及第二引线135，所述第一引线133及所述第二引线135分别与所述主体部131的两个端部电连接，所述第一引线133与所述第二引线135间隔位于主体部131的同一侧。在本申请的其它实施例中，第一引线133与第二引线135也可以位于主体部131相背的两侧或相邻两侧，相较于第一引线133与第二引线135位于主体部131相背的两侧或相邻两侧，当第一引线133与第二引线135位于主体部131的同一侧时，这样可以使得在相同面积且线圈13的层数相同的情况下，线圈13可以具有更大的长度，从而使得电路板集成电感100的电感值可以更高。
在一些实施例中，所述主体部131包括至少一层子线圈13a，当所述主体部131包括至少两层子线圈13a时，所述至少两层子线圈13a依次间隔设置且依次电连接。
请再次参见4及图5，可选地，每层所述子线圈13a包括并联的至少两层导线层1311。这样在每一层子线圈13a的总厚度或总横截面积(即导线总横截面积)相同的情况下，可以使单层导线层1311的厚度更薄，可以提高每层导线层1311的横截面积的利用率，降低整个线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电路板集成电感100的电感效率。
在一些实施例中，沿所述至少两层导线层1311的层叠方向上，每层所述导线层1311的厚度小于或等于所述电路板集成电感100在工作频率下所述导线层1311的集肤深度的2倍。换言之，沿着电路板10与磁性层30的层叠方向，每层所述导线层1311的厚度小于所述电路板集成电感100在工作频率下所述导线层1311的集肤深度的2倍。这样可以使得导线层1311整个横截面积都能有效进行电流传导，提高导线的利用率，电流在导线层1311内的分布更为均匀，降低线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电路板集成电感100的电感效率。
在一些实施例中，沿所述至少两层导线层1311的层叠方向上，每层所述导线层1311的厚度d1的范围为：5μm≤d1≤94μm。
请再次参见图7及图8，在一些实施例中，所述基板11包括绝缘层111，所述绝缘层111设置于任意相邻的两层导线层1311之间；沿所述至少两层导线层1311的层叠方向上，每层所述绝缘层111的厚度d2的范围为：50μm≤d2≤500μm。虽然采用并联的至少两层导线层1311形成线圈13，每层导线层1311的集肤效应减小了，但是，相邻两层导线层1311之间由于临近效应的存在，则也会使得交流阻抗可能仍会很大，因此，绝缘层111的厚度不能太薄。当绝缘层111的厚度太厚时，则会增加电路板集成电感100中电感的厚度，占用电路板10的空间，且会增加绝缘层111过孔的难度(即开孔的难度)。
在一些实施例中，基板11还包括支撑层113，所述支撑层113是绝缘的，支撑层113用于支撑所述线圈13，当线圈13包括至少两层子线圈13a时，任意相邻的两层子线圈13a之间均设有支撑层113。可选地，支撑层113相背两侧的两层子线圈13a，通过在支撑层113上打过孔、沉积导电金属(例如铜)进行电连接。
可选地，每层支撑层113的厚度为10μm至60μm；具体地，可以为但不限于为10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm等。支撑层113的厚度太小，如小于10μm时，支撑层113的力学性能有限，难以对子线圈13a起到有效支撑作用；由于支撑层113的磁导率很低，支撑层113的厚度过大，例如大于60μm时，会增加磁路的长度，使得磁阻增大，不利于得到的电感的性能。
请再次参见图9，在一些实施例中，电路板10还包括处理器15及存储器17，处理器15及存储器17均承载于基板11的表面，处理器15分别与存储器17及线圈13电连接。处理器15用于控制流经线圈13电流的大小及方向等。存储器17用于存储处理器15运行所需的程序代码。
可选地，处理器15包括一个或者多个通用处理器，其中，通用处理器可以是能够处理电子指令的任何类型的设备，包括中央处理器(Central Processing Unit，CPU)、微处理器、微控制器、主处理器、控制器以及ASIC等等。处理器15用于执行各种类型的数字存储指令，例如存储在存储器17中的软件或者固件程序，它能使计算设备提供较宽的多种服务。
可选地，存储器17可以包括易失性存储器(Volatile Memory)，例如随机存取存储器(Random Access Memory，RAM)；存储器17也可以包括非易失性存储器(Non-VolatileMemory，NVM)，例如只读存储器(Read-Only Memory，ROM)、快闪存储器(FlashMemory，FM)、硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)。存储器17还可以包括上述种类的存储器的组合。
在一些实施例中，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁膜层31在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：30μm≤w1≤300μm。所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1过大或过小均会影响电路板集成电感100的电感值，当w1过小时，会降低电路板集成电感100的电感值，当w1过大时，线圈13的有效长度变短，同样会降低电路板集成电感100的电感值。
需要说明的是，本申请第二方面实施例的电路板集成电感100的线圈13的每层子线圈13a既可以包括并联的至少两层导线层1311，也可以仅包括单层导线层1311。关于基板11及线圈13的其它方面的描述请参见上述第一方面实施例对应部分的描述，在此不赘述。
请再次参见图13，可选地，第三磁膜子层315还可以包括环绕线圈13的外周间隔设置的多个磁膜部3151，每个磁膜部3151分别连接所述第一磁膜子层311及第二磁膜子层313，多个磁膜部3151之间通过所述基板11绝缘设置。
请再次参见图14，可选地，第三磁膜子层315可以为环绕线圈13外周，连续的磁膜部3151。
相较于多个磁膜部3151间隔设置，当第三磁膜子层315为连续的磁膜部3151时，电路板集成电感100的磁阻会更小，电感值更高，可以更好的降低漏磁现象，但是，基板11对于电感部分的支撑会减弱，降低了整个电路板集成电感100的力学性能。当第三磁膜子层315为间隔设置的多个磁膜部3151时，这样可以对线圈13进行更好的支撑，避免基板11环绕线圈13的多面被打断后，线圈13无法得到有效支撑。
在一些实施例中，所述第三磁膜子层315的长度L1与所述磁膜层31的外周长度L2的比值的范围为：1/20≤L1/L2≤3/4。具体地，所述第三磁膜子层315的长度L1与所述磁膜层31的外周长度L2的比值可以为但不限于为1/20、1/18、1/16、1/14、1/12、1/10、1/8、1/6、1/4、1/2、3/4等。第三磁膜子层315的长度不宜过大也不宜过小，当第三磁膜子层315的长度过小时，第一磁膜子层311与第二磁膜子层313连接的位置的长度过小，无法起到提高电感值的作用；当第三磁膜子层315的长度过大时，基板11上对应线圈13的外周打断的长度过长，无法对电感起到良好的支撑作用，影响整个电路板集成电感100的机械性能。
可以理解地，当第三磁膜子层315为一个连续的磁膜部3151时，第三磁膜子层315的长度为该磁膜部3151环绕线圈13的长度，当第三磁膜子层315为多个间隔设置的磁膜部3151时，第三磁膜子层315的长度指每个磁膜部3151环绕线圈13方向上长度的总和。
“第三磁膜子层315的长度L1”指第三磁膜子层315沿环绕线圈13的方向的长度。
举例而言，如图14所示，在图14的实施例中，第一磁膜子层311与第二磁膜子层313重叠，第三磁膜子层315的长度L1为三个磁膜部3151沿着第一磁膜子层的外周长的长度L0之和，磁膜层31的外周长度L2为第一磁膜子层311的周长。
具体地，所述第三磁膜子层315的长度L1与所述磁膜层31的外周长度L2的比值可以为但不限于为1/20、1/18、1/16、1/14、1/12、1/10、1/8、1/6、1/4、1/2、3/4等。
在一些实施例中，所述第三磁膜子层315位于所述主体部131除设有所述第一引线133及第二引线135的周侧外的其它周侧。线圈13的第一引线133及第二引线135位置的磁场强度较大，如果第三磁膜子层315设置于太靠近第一引线133及第二引线135的位置，第三磁膜子层315靠近第一引线133及第二引线135的位置易发生磁饱和，不利于电路板集成电感100的电感值的提升。
在一些实施例中，所述第一引线133与所述第三磁膜子层315之间的最短距离s1大于或等于0.5mm，所述第二引线135与所述第三磁膜子层315之间的最短距离s2大于或等于0.5mm。线圈13的第一引线133及第二引线135位置的磁场强度较大，如果第三磁膜子层315设置于太靠近第一引线133及第二引线135的位置，第三磁膜子层315靠近第一引线133及第二引线135的位置易发生磁饱和，不利于电路板集成电感100的电感值的提升。当第三磁膜子层315与第一引线133及第二引线135的最短距离均大于或等于0.5mm时，这样可以更好的避免第三磁膜子层315发生磁饱和现象。
进一步地，所述第一引线133与所述第三磁膜子层315之间的最短距离s1的范围为：0.5mm≤s1≤1.5mm；进一步地，所述第二引线135与所述第三磁膜子层315之间的最短距离s2的范围为：0.5mm≤s2≤1.5mm。
关于磁膜层31、第一磁膜子层311、第二磁膜子层313及第三磁膜子层315的材料、厚度等其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
请再次参见图18，在一些实施例中，在一些实施例中，本申请实施例的电路板集成电感100还包括磁胶层33，所述磁胶层33设置于线圈13与第一磁膜子层311之间，以及线圈13与第二磁膜子层313之间。
可以理解地，第三磁膜子层315与线圈13之间未设置磁胶层33。关于磁胶层33其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
关于磁胶层33其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
请参见图21，在一些实施例中，在一些实施例中，本申请实施例的电路板集成电感100还包括介质层35，介质层35位于线圈13与磁膜层31之间，用于使线圈13与磁膜层31绝缘设置。在保证绝缘性能的同时，介质层35的磁导率越高越好，介质层35的磁导率越高，制得的电路板集成电感100具有越高的电感值。关于介质层35其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
关于介质层35其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
本申请第二方面与上述第一方面实施例相同的特征部分，请参见第一方面实施例对应部分的描述，在此不再赘述。
以下通过具体实施例对本申请第二方面的电路板集成电感100做进一步的描述。
实施例4
本实施例的电路板集成电感100包括电路板10及磁膜层31，所述电路板10包括基板11及线圈13，所述线圈13嵌设于所述基板11，线圈13包括电连接的两层子线圈13a，两层子线圈13a之间设有支撑层113；所述磁膜层31承载于所述基板11，所述磁膜层31包括第一磁膜子层311、第二磁膜子层313及第三磁膜子层315，所述第一磁膜子层311与所述第二磁膜子层313分别设置于所述线圈13的相背两侧，所述第三磁膜子层315穿设于所述基板11，且位于所述线圈13的外周，所述第三磁膜子层315分别与所述第一磁膜子层311及所述第二磁膜子层313连接；所述线圈13与第一磁膜子层311以及所述线圈13与第二磁膜子层313之间还设有介质层35；电路板集成电感100上电感部分的长为2.0mm、宽为1.2mm、高为0.25mm；支撑层113的厚度为50μm；线圈13为铜线圈13，线圈13的线宽为260μm、线厚为70μm、线距为140μm；介质层35为玻纤/环氧树脂复合板，介质层35的厚度为30μm；第一磁膜子层311、第二磁膜子层313及第三磁膜子层315的材质为FeNi合金，相对磁导率为1000，电导率为40KS/m，第一磁膜子层311及第二磁膜子层313的厚度均为20μm。
对比例2
本实施例的电路板集成电感100包括电路板10及磁膜层31，所述电路板10包括基板11及线圈13，所述线圈13嵌设于所述基板11，线圈13包括电连接的两层子线圈13a，两层子线圈13a之间设有支撑层113；所述磁膜层31承载于所述基板11，所述磁膜层31包括第一磁膜子层311及第二磁膜子层313，所述第一磁膜子层311与所述第二磁膜子层313分别设置于所述线圈13的相背两侧；所述线圈13与第一磁膜子层311以及所述线圈13与第二磁膜子层313之间还设有介质层35；电路板集成电感100上电感部分的长为2.0mm、宽为1.2mm、高为0.25mm；支撑层113的厚度为50μm；线圈13为铜线圈13，线圈13的线宽为260μm、线厚为70μm、线距为140μm；介质层35为玻纤/环氧树脂复合板，介质层35的厚度为30μm；第一磁膜子层311及第二磁膜子层313的材质为FeNi合金，相对磁导率为1000，电导率为40KS/m，第一磁膜子层311及第二磁膜子层313的厚度均为20μm。
根据标准GB/T 8554-1998进行模拟计算，测试实施例4及对比例2的电路板集成电感100在工作频率为1MHz下的电感值，利用ANSYS Maxwell的涡流场仿真计算出电路板集成电感100对应电感部分的侧面磁感应强度分布，测试结果如下表4、图22及图23所示。
表4实施例4及对比例2的电路板集成电感100的模拟测试数据
| 示例 | 实施例4 | 对比例2 |
| 第三磁膜子层315 | 有 | 无 |
| 电感值(nH) | 7.1 | 6.2 |
由表4可知，相较于只在线圈13相对两侧设置第一磁膜子层311及第二磁膜子层313(对比例2)的情况，采用第三磁膜子层315将第一磁膜子层311与第二磁膜子层313连接(实施例4)，在其他条件相同的情况下，可以提高电路板集成电感100中电感的电感值，实施例4与对比例2相比，电感值由6.2nH提升至7.1nH，提升了接近15％。
由图22为实施例4的电路板集成电感100的侧面的磁感应强度分布图，图23为对比例2的电路板集成电感100的侧面的磁感应强度分布图。由图22及图23可知，实施例4的电路板集成电感100的侧面基本无漏磁现象，对比例2的电路板集成电感100的侧面存在漏磁现象。
电路板集成电感上电感部分的尺寸是有限的，线圈的位置、尺寸、外形等对于电感的性能影响很大。因此，本申请提供了一种在电感尺寸不变的情况下，进一步提升有限尺寸的电感的方案。
请参见图24至图26，本申请第三方面实施例提供一种电路板集成电感100，其包括电路板10以及磁性层30。所述电路板10包括基板11及线圈13，所述线圈13嵌设于所述基板11，所述线圈13包括主体部131；所述磁性层30承载于所述电路板10，且与所述线圈13至少部分交叠；所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：30μm≤w1≤300μm。
在本实施例中，基板11的表面指基板11上用于贴装处理器15、存储器17等相关元器件的表面。
进一步地，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：50μm≤w1≤200μm。又进一步地，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：80μm≤w1≤160μm。具体地，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1可以为但不限于为30μm、50μm、80μm、100μm、120μm、150μm、180μm、200μm、230μm、250μm、280μm、300μm等。
所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1过大或过小均会影响电路板集成电感100的电感值，当线圈13通入电流时，线圈13主体部131环内的磁力线与环外的磁力线形成闭环。主体部131环内的面积与线圈13的磁阻成正比，当电感尺寸(磁性层30的尺寸)固定式，线圈13越大，环内面积越大，环内磁阻越大，环外面积越小且环外磁阻越小；此外，主体部131环的大小也影响环外磁路的长度，环越大，线圈13有效长度边长，可以提高电感的电感值，但是，环外区域的中心越往外扩张，环内中心到环外中心的距离边长，环外磁路增加，环外磁阻增大，因此，线圈13的大小需要在环内磁阻及环外磁阻之间进行平衡。当w1过小时，会降低电路板集成电感100的电感值，当w1过大时，线圈13的有效长度变短，同样会降低电路板集成电感100的电感值。当80μm≤w1≤160μm可以使得在磁性层30的尺寸一定的情况下，电路板集成电感100的电感值可以具有更高的电感值。
本申请第三方面实施例的电路板集成电感100的线圈13包括电路板10及磁性层30，所述电路板10包括基板11及线圈13，所述线圈13嵌设于所述基板11，所述线圈13包括主体部131，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：30μm≤w1≤300μm。电感器件的尺寸通常是有限的，这样可以使得在电路板集成电感100的电感器件面积相同且线圈13的层数相同的情况下，将w1的范围控制为：30μm≤w1≤300μm，可以使得在相同的磁性层30面积的情况下，电路板集成电感100可以获得更高的电感值。此外，本实施例的电路板集成电感100，将电感集成于电路板10上，应用于电子设备时，可以使得电子设备更加小型化、超薄化，且电感与电路板10一起制备，不需要独立贴装，提高了封装效率。再者，电感集成于电路板10内，电路板10上对应电感的位置可以节省出来，用于贴装其它元器件，节省了电路板10上的面积，增强了电路板10的布线、布件能力。
请一并参见图27，在一些实施例中，所述主体部131包括至少一层子线圈13a，当所述主体部131包括至少两层子线圈13a时，所述至少两层子线圈13a依次层叠且依次电连接，每层所述子线圈13a具有开口1301，所述至少两层子线圈13a的开口1301错开设置，沿所述至少两层子线圈13a层叠方向上，所述至少两层子线圈13a除每层子线圈13a对应的所述开口1301部分之外的部分重叠。当主体部131包括至少两层子线圈13a时，如果至少两层子线圈13a之间错位设置，则相邻两个子线圈13a中，其中一层子线圈13a产生的磁场可能被另一层子线圈13a产生的磁场抵消一部分，这样会削弱整个线圈13的磁场强度，而当所述至少两层子线圈13a重叠时，这样可以尽可能减弱相邻子线圈13a层之间的削弱效应，这样可以最大限度的利用电感的面积，最大程度的实现相邻子线圈13a的协同增强效果。
可以理解地，主体部131的至少两层子线圈13a在层叠方向上平移，但是，每层子线圈13a的开口1301错开设置。
在一些实施例中，每层所述子线圈13a包括第一端1303及第二端1305，所述第一端1303及所述第二端1305相对设置，所述第一端1303与所述第二端1305限定所述开口1301；所述线圈13还包括第一引线133及第二引线135，所述第一引线133及所述第二引线135分别与所述主体部131的两个端部电连接，所述第一引线133与所述第二引线135间隔位于主体部131的同一侧。每层子线圈13a的第一端1303与第二端1305相对设置，这使得同一层子线圈13a中子线圈13a上任意相对的两个部分之间不存在另一部分线圈13。这样可以更好的避免在同一层子线圈13a中子线圈13a上相对的两部分之间存在另一部分线圈13，例如e形结构的线圈13，这样可以更好的避免线圈13通电后，子线圈13a上不同部分产生的磁场之间相互抵消，从而使得电路板集成电感100具有更高的电感值。
在一些实施例中，每层所述子线圈13a的第一端1303与第二端1305之间的间隙w2的范围为50μm≤w2≤200μm。具体地，每层所述子线圈13a的第一端1303与第二端1305之间的间隙w2可以为但不限于为50μm、60μm、70μm、80μm、90μm、100μm、110μm、120μm、130μm、140μm、150μm、160μm、170μm、180μm、190μm、200μm等。w2过小时，现有的刻蚀工艺难以实现，w2过大时，会减小线圈13的有效长度，从而降低电路板集成电感100的电感值降低。
在一些实施例中，所述至少两层子线圈13a包括相邻的第一子线圈13a1及第二子线圈13a2，第一子线圈13a1的第一端1303与第二子线圈13a2的第二端1305电连接；沿第一子线圈13a1的所述第一端1303与所述第二端1305排列方向，第一子线圈13a1的第一端1303与第二子线圈13a2的第二端1305的重叠长度w3的范围为100μm≤w3≤500μm。具体地，w3可以为但不限于为100μm、150μm、200μm、250μm、300μm、350μm、400m、450μm、500μm等。w3太小会使得重叠区域打过孔的孔径变小，不利于工艺实现。
在一些实施例中，每层所述子线圈13a、第一引线133及第二引线135均包括并联的至少两层导线层1311。这样在每一层子线圈13a的总厚度或总横截面积(即导线总横截面积)相同的情况下，可以使单层导线层1311的厚度更薄，可以提高每层导线层1311的横截面积的利用率，降低整个线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电路板集成电感100的电感效率。
在一些实施例中，沿所述至少两层导线层1311的层叠方向上，每层所述导线层1311的厚度小于或等于所述电路板集成电感100在工作频率下所述导线层1311的集肤深度的2倍。换言之，沿着电路板10与磁性层30的层叠方向，每层所述导线层1311的厚度小于所述电路板集成电感100在工作频率下所述导线层1311的集肤深度的2倍。这样可以使得导线层1311整个横截面积都能有效进行电流传导，提高导线的利用率，电流在导线层1311内的分布更为均匀，降低线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电路板集成电感100的电感效率。
可选地，本申请的电路板集成电感100适用的工作频率可以为2MHz至50MHz。具体地，可以为但不限于为2MHz、5MHz、10MHz、15MHz、20MHz、25MHz、30MHz、35MHz、40MHz、45MHz、50MHz等。电路板集成电感100的工作频率越高，导线层1311的集肤深度越小，采用本申请实施例的方案对集肤效应引起的交流铜损的降低越明显。
关于导线层1311其它方面的详细描述，请参见上述实施例对应部分的描述，在此不再赘述。
请再次参见图7及图8，在一些实施例中，所述基板11包括绝缘层111，所述绝缘层111设置于任意相邻的两层导线层1311之间；沿所述至少两层导线层1311的层叠方向上，每层所述绝缘层111的厚度d2的范围为：50μm≤d2≤500μm。换言之，线圈13的相邻的两层导线层1311之间的间距的范围为50μm至500μm。进一步地，沿所述至少两层导线层1311的层叠方向上，每层所述绝缘层111的厚度d2的范围为：100μm≤d2≤250μm。具体地，每层所述绝缘层111的厚度d2可以为但不限于50μm、80μm、100μm、120μm、150μm、180μm、200μm、220μm、250μm、280μm、300μm、320μm、350μm、380μm、400μm、420μm、450μm、480μm、500μm等。虽然采用并联的至少两层导线层1311形成线圈13，每层导线层1311的集肤效应减小了，但是，相邻两层导线层1311之间由于临近效应的存在，则也会使得交流阻抗可能仍会很大，因此，绝缘层111的厚度不能太薄。当绝缘层111的厚度太厚时，则会增加电路板集成电感100中电感的厚度，占用电路板10的空间，且会增加绝缘层111过孔的难度(即开孔的难度)。
在一些实施例中，基板11还包括支撑层113，所述支撑层113是绝缘的，支撑层113用于支撑所述线圈13，当线圈13包括至少两层子线圈13a时，任意相邻的两层子线圈13a之间均设有支撑层113。可选地，支撑层113相背两侧的两层子线圈13a，通过在支撑层113上打过孔、沉积导电金属(例如铜)进行电连接。
请再次参见图9，第三方面实施例的电路板10还包括处理器15及存储器17，处理器15及存储器17均承载于基板11的表面，处理器15分别与存储器17及线圈13电连接。处理器15用于控制流经线圈13电流的大小及方向等。存储器17用于存储处理器15运行所需的程序代码。
可选地，处理器15包括一个或者多个通用处理器，其中，通用处理器可以是能够处理电子指令的任何类型的设备，包括中央处理器(Central Processing Unit，CPU)、微处理器、微控制器、主处理器、控制器以及ASIC等等。处理器15用于执行各种类型的数字存储指令，例如存储在存储器17中的软件或者固件程序，它能使计算设备提供较宽的多种服务。
可选地，存储器17可以包括易失性存储器(Volatile Memory)，例如随机存取存储器(Random Access Memory，RAM)；存储器17也可以包括非易失性存储器(Non-VolatileMemory，NVM)，例如只读存储器(Read-Only Memory，ROM)、快闪存储器(FlashMemory，FM)、硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)。存储器17还可以包括上述种类的存储器的组合。
请再次参见图12至图14，在一些实施例中，所述磁性层30包括磁膜层31，所述磁膜层31包括第一磁膜子层311、第二磁膜子层313及第三磁膜子层315，所述第一磁膜子层311与所述第二磁膜子层313分别设置于所述线圈13的相背两侧，所述第三磁膜子层315穿设于所述基板11，且位于所述线圈13的外周，所述第三磁膜子层315分别与所述第一磁膜子层311及所述第二磁膜子层313连接。所述第一磁膜子层311与所述第二磁膜子层313分别设置于电路板10的相背两侧，中间通过基板11绝缘设置，基板11是绝缘的，磁导率一般为1，磁阻较大，设置第三磁膜子层315将所述第一磁膜子层311与所述第二磁膜子层313连通后，可以形成闭合的磁回路，降低磁膜层31的磁阻，提高电路板集成电感100的电感值(即电感值)。此外，线圈13的侧面设有第三磁膜子层315，可以降低电路板集成电感100的漏磁现象，提升电磁干扰(EMI)的性能。在本申请的其它实施例中，磁膜层31也可以仅包括第一磁膜子层311或第二磁膜子层313，或者同时包括第一磁膜子层311或第二磁膜子层313。本申请不作具体限定。
请参见图14，可选地，第三磁膜子层315可以为环绕线圈13外周，连续的磁膜部3151。
相较于多个磁膜部3151间隔设置，当第三磁膜子层315为连续的磁膜部3151时，电路板集成电感100的磁阻会更小，电感值更高，可以更好的降低漏磁现象，但是，基板11对于电感部分的支撑会减弱，降低了整个电路板集成电感100的力学性能。当第三磁膜子层315为间隔设置的多个磁膜部3151时，这样可以对线圈13进行更好的支撑，避免基板11环绕线圈13的多面被打断后，线圈13无法得到有效支撑。“多个”指大于等于两个。
在一些实施例中，所述第三磁膜子层315的长度L1与所述磁膜层31的外周长度L2的比值的范围为：1/20≤L1/L2≤3/4。具体地，所述第三磁膜子层315的长度L1与所述磁膜层31的外周长度L2的比值可以为但不限于为1/20、1/18、1/16、1/14、1/12、1/10、1/8、1/6、1/4、1/2、3/4等。第三磁膜子层315的长度不宜过大也不宜过小，当第三磁膜子层315的长度过小时，第一磁膜子层311与第二磁膜子层313连接的位置的长度过小，无法起到提高电感值的作用；当第三磁膜子层315的长度过大时，基板11上对应线圈13的外周打断的长度过长，无法对电感起到良好的支撑作用，影响整个电路板集成电感100的机械性能。
可以理解地，当第三磁膜子层315为一个连续的磁膜部3151时，第三磁膜子层315的长度为该磁膜部3151环绕线圈13的长度，当第三磁膜子层315为多个间隔设置的磁膜部3151时，第三磁膜子层315的长度指每个磁膜部3151环绕线圈13方向上长度的总和。
“第三磁膜子层315的长度L1”指第三磁膜子层315沿环绕线圈13的方向的长度。
举例而言，如图14所示，在图14的实施例中，第一磁膜子层311与第二磁膜子层313重叠，第三磁膜子层315的长度L1为三个磁膜部3151沿着第一磁膜子层的外周长的长度L0之和，磁膜层31的外周长度L2为第一磁膜子层311的周长。
在一些实施例中，所述线圈13还包括第一引线133及第二引线135，所述第一引线133及所述第二引线135分别与所述主体部131的两个端部电连接，所述第一引线133与所述第二引线135间隔位于主体部131的同一侧；所述第三磁膜子层315位于所述主体部131除设有所述第一引线133及第二引线135的周侧外的其它周侧。线圈13的第一引线133及第二引线135位置的磁场强度较大，如果第三磁膜子层315设置于太靠近第一引线133及第二引线135的位置，第三磁膜子层315靠近第一引线133及第二引线135的位置易发生磁饱和，不利于电路板集成电感100的电感值的提升。
在一些实施例中，所述第一引线133与所述第三磁膜子层315之间的最短距离s1大于或等于0.5mm，所述第二引线135与所述第三磁膜子层315之间的最短距离s2大于或等于0.5mm。线圈13的第一引线133及第二引线135位置的磁场强度较大，如果第三磁膜子层315设置于太靠近第一引线133及第二引线135的位置，第三磁膜子层315靠近第一引线133及第二引线135的位置易发生磁饱和，不利于电路板集成电感100的电感值的提升。当第三磁膜子层315与第一引线133及第二引线135的最短距离均大于或等于0.5mm时，这样可以更好的避免第三磁膜子层315发生磁饱和现象。
请再次参见图18，在一些实施例中，在一些实施例中，本申请实施例的电路板集成电感100还包括磁胶层33，所述磁胶层33设置于线圈13与第一磁膜子层311之间，以及线圈13与第二磁膜子层313之间。
可以理解地，第三磁膜子层315与线圈13之间未设置磁胶层33。关于磁胶层33其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
关于磁胶层33其它与上述第一方面及第二方面实施例相同部分的详细描述，请参见本申请第一方面及第二方面实施例的描述，在此不再赘述。
请再次参见图21，在一些实施例中，在一些实施例中，本申请实施例的电路板集成电感100还包括介质层35，介质层35位于线圈13与磁膜层31之间，用于使线圈13与磁膜层31绝缘设置。在保证绝缘性能的同时，介质层35的磁导率越高越好，介质层35的磁导率越高，制得的电路板集成电感100具有越高的电感值。关于介质层35其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
关于介质层35其它与上述第一方面及第二方面实施例相同部分的详细描述，请参见本申请第一方面及第二方面实施例的描述，在此不再赘述。
本申请第三方面与上述第一方面及第二方面实施例相同的特征部分，请参见第一方面及第二方面实施例对应部分的描述，在此不再赘述。
以下通过具体实施例对本申请第二方面的电路板集成电感100做进一步的描述。
实施例5至实施例11、对比例3及对比例4
各实施例及对比例的电路板集成电感100包括电路板10及磁性层30，电路板10包括基板11及线圈13，所述线圈13嵌设于基板11，所述线圈13的主体部131包括电连接的两层子线圈13a，相邻的两层子线圈13a之间设有支撑层113，支撑层113为聚酰亚胺层，支撑层113的厚度为12.5μm，两层子线圈13a均为具有开口1301的口字型结构，线圈13为铜线圈13，铜线圈13的线宽为260μm，线厚为70μm；磁性层30为磁胶层33，磁胶层33覆盖所述电路板10正对线圈13的相对两个表面，磁胶层33的长度为2.5mm，宽度为2.0mm，厚度为0.3mm，磁胶层33的相对磁导率为20。各实施例及对比例的所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1如下表5所示。
根据标准GB/T 8554-1998进行模拟计算，测试实施例5至实施例11、对比例3及对比例4的电路板集成电感100在工作频率为1MHz下的电感值，测试结果如下表5所示。
表5实施例5至实施例11、对比例3及对比例4的电路板集成电感100的模拟测试数据
| 示例 | w1(μm) | 电感值(nH) |
| 对比例3 | 10 | 44.5 |
| 实施例5 | 30 | 50.8 |
| 实施例6 | 50 | 54.4 |
| 实施例7 | 100 | 58.3 |
| 实施例8 | 150 | 58.2 |
| 实施例9 | 200 | 56.6 |
| 实施例10 | 250 | 53.7 |
| 实施例11 | 300 | 50.4 |
| 对比例4 | 350 | 46.8 |
由表5可知，随着所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1的逐渐增加，电路板集成电感100的电感值逐渐增加，当w1为100μm时，电路板集成电感100的电感值达到峰值，当w1继续增加后，电路板集成电感100的电感值又逐渐下降。因此，当所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1满足80μm≤w1≤160μm时，可以使得在磁性层30的尺寸一定的情况下，电路板集成电感100的电感值可以具有更高的电感值。
实施例12
本实施例的电路板集成电感100包括电路板10及磁性层30，电路板10包括基板11及线圈13，所述线圈13嵌设于基板11，所述线圈13的主体部131包括电连接的一层子线圈13a，子线圈13a为具有开口1301的口字型结构，线圈13为铜线圈13，铜线圈13的线宽为260μm，线厚为70μm；磁性层30为磁胶层33，磁胶层33覆盖所述电路板10正对线圈13的相对两个表面，磁胶层33的长度为2.5mm，宽度为2.0mm，厚度为0.3mm，磁胶层33的相对磁导率为20，本实施例的线圈13结构如图28所示。
对比例5及对比例6
本对比例的电路板集成电感100包括电路板10及磁性层30，电路板10包括基板11及线圈13，所述线圈13嵌设于基板11，所述线圈13的主体部131包括电连接的一层子线圈13a，子线圈13a为具有开口1301的非规则口字型结构或非完整口字型结构，线圈13为铜线圈13，铜线圈13的线宽为260μm，线厚为70μm；磁性层30为磁胶层33，磁胶层33覆盖所述电路板10正对线圈13的相对两个表面，磁胶层33的长度为2.5mm，宽度为2.0mm，厚度为0.3mm，磁胶层33的相对磁导率为20，对比例5的线圈13结构如图29所示，对比例6的线圈13结构如图30所示。
根据标准GB/T 8554-1998进行模拟计算，测试实施例12、对比例5及对比例6的电路板集成电感100在工作频率为1MHz下的电感值，测试结果如下表6所示。
表6实施例12、对比例5及对比例6的电路板集成电感100的模拟测试数据
| 示例 | 线圈13结构 | 电感值(nH) |
| 实施例12 | 口字型 | 14.9 |
| 对比例5 | 非规则口字型 | 14.0 |
| 对比例6 | 非完整口字型 | 12.4 |
由表6结果可知，在电路板集成电感100对应电感部分的尺寸不变的情况下，规整的口字型结构相较于非规则口字型结构及非完整口字型结构具有更高的电感值。
请参见图31及图4，本申请第四方面实施例还提供一种电感200，其包括线圈层210及磁性层30。所述线圈层210包括线圈13，所述线圈13包括并联的至少两层导线层1311；所述磁性层30设置于线圈层210的一侧。
关于线圈13及磁性层30的详细描述，请参见本申请第一方面实施例的对应部分，在此不再赘述。
本申请第四方面实施例的电感200的线圈13包括并联的至少两层导线层1311，这样在形成线圈13的导线的总厚度或总横截面积(即导线总横截面积)相同的情况下，可以使单层导线层1311的厚度更薄，可以提高每层导线层1311的横截面积的利用率，降低整个线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电感200效率。
在一些实施例中，沿所述至少两层导线层1311的层叠方向上，每层所述导线层1311的厚度小于或等于所述电感200在工作频率下所述导线层1311的集肤深度的2倍。详细请参见本申请第一方面实施例的对应部分，在此不再赘述。
在一些实施例中，沿所述至少两层导线层1311的层叠方向上，每层所述导线层1311的厚度d1的范围为：5μm≤d1≤94μm。详细请参见本申请第一方面实施例的对应部分，在此不再赘述。
可选地，线圈13包括至少一层子线圈13a。如图3所示，当线圈13包括至少两层子线圈13a时，至少两层子线圈13a依次层叠且间隔设置，每层所述子线圈13a包括并联的至少两层导线层1311。每层所述子线圈13a包括并联的至少两层导线层1311，可以理解地，每层子线圈13a由相互并联的至少两层导线层1311形成，任意相邻的两层子线圈13a之间再依次电连接。每层子线圈13a均包括并联的至少两层导线层1311，这样可以更好地提高每层导线层1311的横截面积利用率，降低线圈13的交流电阻，减小高频下由于线圈13的集肤效应导致的交流铜损，提高电感200的效率。
请再次参见图4及图5，在一些实施例中，所述线圈13包括主体部131、第一引线133及第二引线135，所述主体部131包括所述至少一层子线圈13a，当所述主体部131包括至少两层子线圈13a时，所述至少两层子线圈13a依次间隔设置且依次电连接；每层所述子线圈13a包括并联的所述至少两层导线层1311；所述第一引线133及所述第二引线135分别与所述主体部131的两个端部电连接，所述第一引线133与所述第二引线135间隔位于主体部131的同一侧；所述第三磁膜子层315位于所述主体部131除设有所述第一引线133及第二引线135的周侧外的其它周侧。详细请参见本申请第一方面至第三方面实施例的对应部分，在此不再赘述。
请再次参见图7，在一些实施例中，所述主体部131在所述基板11的表面的正投影的外轮廓与所述磁性层30在所述基板11的表面的正投影的外轮廓之间的距离w1的范围为：30μm≤w1≤300μm。详细请参见本申请第一方面至第三方面实施例的对应部分，在此不再赘述。
关于线圈13的其它方面的详细描述，请参见本申请第一方面实施例对应部分的描述，在此不尊重。
在一些实施例中，所述线圈层210还包括绝缘层111，所述绝缘层111设置于任意相邻的两层导线层1311之间；沿所述至少两层导线层1311的层叠方向上，每层所述绝缘层111的厚度d2的范围为：50μm≤d2≤500μm。换言之，所述并联至少两层导线层1311之间的间距d2的范围为：50μm≤d2≤500μm。详细请参见本申请第一方面实施例的对应部分，在此不再赘述。
在一些实施例中，所述线圈层210还包括支撑层113，所述支撑层113是绝缘的，支撑层113用于支撑所述线圈13，当线圈13包括至少两层子线圈13a时，任意相邻的两层子线圈13a之间均设有支撑层113。可选地，支撑层113相背两侧的两层子线圈13a，通过在支撑层113上打过孔、沉积导电金属(例如铜)进行电连接。
请参见图32，在一些实施例中，所述磁性层30包括磁膜层31，所述磁膜层31包括第一磁膜子层311及第二磁膜子层313，所述第一磁膜子层311与所述第二磁膜子层313分别设置于所述线圈层210的相背两侧。详细请参见本申请第一方面至第三方面实施例的对应部分，在此不再赘述。
请参见图33，在一些实施例中，所述磁膜层31还包括第三磁膜子层315，所述第三磁膜子层315设置于所述线圈13的外周，且分别与所述第一磁膜子层311及所述第二磁膜子层313连接。详细请参见本申请第一方面至第三方面实施例的对应部分，在此不再赘述。
关于磁膜层31其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
在一些实施例中，磁性层30还包括磁胶层33，磁胶层33设置于线圈13与磁膜层31之间。在线圈13与磁膜层31之间设置磁胶层33，既可以提高电感200的磁导率及电感值，还可以将线圈13与磁膜层31绝缘设置。
关于磁胶层33其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
请参见图34，在一些实施例中，本申请实施例的电感200还包括介质层35，介质层35位于线圈13与磁膜层31之间，用于使线圈13与磁膜层31绝缘设置。在保证绝缘性能的同时，介质层35的磁导率越高越好，介质层35的磁导率越高，制得的电感200具有越高的电感值。
关于介质层35其它与上述第一方面实施例相同部分的详细描述，请参见本申请第一方面实施例的描述，在此不再赘述。
本申请第四方面与上述第一方面实施例相同的特征部分，请参见第一方面实施例对应部分的描述，在此不再赘述。
请参见图35及图36，本申请第五方面实施例还提供一种电子设备300，所述电子设备300包括显示屏310及本申请第一方面至第三方面任意方面所述的电路板集成电感100。所述电路板集成电感100的所述处理器15分别与所述线圈13及所述显示屏310电连接，所述处理器15用于控制显示屏310的显示，并用于控制流经所述线圈13的电流的大小及方向。
本申请实施例的电子设备300可以为但不限于为手机、平板电脑、笔记本电脑、台式电脑、智能手环、智能手表、电子阅读器、游戏机等便携式电子设备300。在本申请的实施例中，电子设备300以手机为例进行示意，不应理解为对本申请保护范围的限定。
关于电路板集成电感100的详细描述，请参见上述实施例对应部分的描述，在此不再赘述。
可选地，所述显示屏310可以为但不限于为液晶显示屏、发光二极管显示屏(LED显示屏)、微发光二极管显示屏(Micro LED显示屏)、次毫米发光二极管显示屏(Mini LED显示屏)、有机发光二极管显示屏(OLED显示屏)等中的一种或多种。
本申请第六方面实施例还提供一种电子设备300，所述电子设备300包括：所述电子设备300包括显示屏310、处理器15及本申请第四方面所述的电感200。所述处理器15分别与所述显示屏310及电感200的线圈13电连接，所述处理器15用于控制显示屏310的显示，并用于控制流经所述线圈13的电流的大小及方向。
关于显示屏310、电感200及处理器15的详细描述，请参见上述实施例对应部分的描述，在此不再赘述。
可以理解地，本实施方式中的电子设备300仅仅为电路板集成电感100或电感200所应用的电子设备300的一种形态，不应当理解为对本申请提供的电子设备300的限定，也不应当理解为对本申请各个实施方式提供的电路板集成电感100或电感200的限定。
在本申请中提及“实施例”、“实施方式”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现的短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本申请所描述的实施例可以与其它实施例相结合。此外，还应该理解的是，本申请各实施例所描述的特征、结构或特性，在相互之间不存在矛盾的情况下，可以任意组合，形成未脱离本申请技术方案的精神和范围的又一实施例。
最后应说明的是，以上实施方式仅用以说明本申请的技术方案而非限制，尽管参照以上较佳实施方式对本申请进行了详细说明，本领域的普通技术人员应当理解，可以对本申请的技术方案进行修改或等同替换都不应脱离本申请技术方案的精神和范围。
Claims (20)
1.一种电路板集成电感，其特征在于，包括：
电路板，所述电路板包括基板及线圈，所述线圈嵌设于所述基板，所述线圈包括并联的至少两层导线层；以及
磁性层，所述磁性层承载于所述电路板，且与所述线圈至少部分交叠。
2.根据权利要求1所述的电路板集成电感，其特征在于，沿所述至少两层导线层的层叠方向上，每层所述导线层的厚度小于或等于所述电路板集成电感在工作频率下所述导线层的集肤深度的2倍。
3.根据权利要求2所述的电路板集成电感，其特征在于，沿所述至少两层导线层的层叠方向上，每层所述导线层的厚度d1的范围为：5μm≤d1≤94μm。
4.根据权利要求1所述的电路板集成电感，其特征在于，所述基板包括绝缘层，所述绝缘层设置于任意相邻的两层导线层之间；沿所述至少两层导线层的层叠方向上，每层所述绝缘层的厚度d2的范围为：50μm≤d2≤500μm。
5.根据权利要求1所述的电路板集成电感，其特征在于，所述磁性层包括磁膜层，所述磁膜层包括第一磁膜子层、第二磁膜子层及第三磁膜子层，所述第一磁膜子层与所述第二磁膜子层分别设置于所述线圈的相背两侧；所述第三磁膜子层穿设于所述基板，且位于所述线圈的外周，所述第三磁膜子层分别与所述第一磁膜子层及所述第二磁膜子层连接。
6.根据权利要求5所述的电路板集成电感，其特征在于，所述第三磁膜子层环绕所述线圈的外周连续设置；或者，所述第三磁膜子层包括环绕所述线圈的外周间隔设置的多个磁膜部。
7.根据权利要求5所述的电路板集成电感，其特征在于，所述第三磁膜子层的长度L1与所述磁膜层的外周长度L2的比值的范围为：1/20≤L1/L2≤3/4。
8.根据权利要求1所述的电路板集成电感，其特征在于，所述线圈包括主体部；所述主体部在所述基板的表面的正投影的外轮廓与所述磁性层在所述基板的表面的正投影的外轮廓之间的距离w1的范围为：30μm≤w1≤300μm。
9.根据权利要求8所述的电路板集成电感，其特征在于，所述线圈还包括第一引线及第二引线，第一引线及第二引线，所述第一引线及所述第二引线分别与所述主体部的两个端部电连接，所述第一引线与所述第二引线间隔位于主体部的同一侧；所述主体部包括所述至少一层子线圈，当所述主体部包括至少两层子线圈时，所述至少两层子线圈依次间隔设置且依次电连接，每层所述子线圈包括并联的所述至少两层导线层。
10.一种电路板集成电感，其特征在于，包括：
电路板，所述电路板包括基板及线圈，所述线圈嵌设于所述基板；以及
磁膜层，所述磁膜层承载于所述基板，所述磁膜层包括第一磁膜子层、第二磁膜子层及第三磁膜子层，所述第一磁膜子层与所述第二磁膜子层分别设置于所述线圈的相背两侧，所述第三磁膜子层穿设于所述基板，且位于所述线圈的外周，所述第三磁膜子层分别与所述第一磁膜子层及所述第二磁膜子层连接。
11.根据权利要求10所述的电路板集成电感，其特征在于，所述第三磁膜子层的长度L1与所述磁膜层的外周长度L2的比值的范围为：1/20≤L1/L2≤3/4。
12.根据权利要求10或11所述的电路板集成电感，其特征在于，所述线圈包括主体部、第一引线及第二引线，所述第一引线及所述第二引线分别与所述主体部的两个端部电连接，所述第一引线与所述第二引线间隔位于主体部的同一侧；所述第三磁膜子层位于所述主体部除设有所述第一引线及第二引线的周侧外的其它周侧。
13.根据权利要求12所述的电路板集成电感，其特征在于，所述第一引线与所述第三磁膜子层之间的最短距离s1大于或等于0.5mm，所述第二引线与所述第三磁膜子层之间的最短距离s2大于或等于0.5mm。
14.根据权利要求12所述的电路板集成电感，其特征在于，所述主体部包括至少一层子线圈，当所述主体部包括至少两层子线圈时，所述至少两层子线圈依次间隔设置且依次电连接；每层所述子线圈包括并联的所述至少两层导线层。
15.根据权利要求14所述的电路板集成电感，其特征在于，沿所述至少两层导线层的层叠方向上，每层所述导线层的厚度小于或等于所述电路板集成电感在工作频率下所述导线层的集肤深度的2倍。
16.根据权利要求15所述的电路板集成电感，其特征在于，所述基板包括绝缘层，所述绝缘层设置于任意相邻的两层导线层之间；沿所述至少两层导线层的层叠方向上，每层所述绝缘层的厚度d2的范围为：50μm≤d2≤500μm。
17.根据权利要求12所述的电路板集成电感，其特征在于，所述主体部在所述基板的表面的正投影的外轮廓与所述磁膜层在所述基板的表面的正投影的外轮廓之间的距离w1的范围为：30μm≤w1≤300μm。
18.一种电感，其特征在于，包括：
线圈层，所述线圈层包括线圈，所述线圈包括并联的至少两层导线层；以及
磁性层，所述磁性层设置于线圈层的一侧。
19.根据权利要求18所述的电感，其特征在于，沿所述至少两层导线层的层叠方向上，每层所述导线层的厚度小于或等于所述电感在工作频率下所述导线层的集肤深度的2倍；所述并联的至少两层导线层之间的间距d2的范围为：50μm≤d2≤500μm。
20.一种电子设备，其特征在于，所述电子设备包括权利要求1-17任一项所述的电路板集成电感；或者，权利要求18或权利要求19所述的电感。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210900744.3A CN117524630A (zh) | 2022-07-28 | 2022-07-28 | 电路板集成电感、电感及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210900744.3A CN117524630A (zh) | 2022-07-28 | 2022-07-28 | 电路板集成电感、电感及电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117524630A true CN117524630A (zh) | 2024-02-06 |
Family
ID=89746259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210900744.3A Pending CN117524630A (zh) | 2022-07-28 | 2022-07-28 | 电路板集成电感、电感及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117524630A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114302558A (zh) * | 2021-12-30 | 2022-04-08 | Oppo广东移动通信有限公司 | 集成电感、其制备方法、电感、电源管理芯片及电子设备 |
-
2022
- 2022-07-28 CN CN202210900744.3A patent/CN117524630A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114302558A (zh) * | 2021-12-30 | 2022-04-08 | Oppo广东移动通信有限公司 | 集成电感、其制备方法、电感、电源管理芯片及电子设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109427461B (zh) | 电感器部件 | |
| JP6683289B2 (ja) | 薄膜シールド層付き電子部品 | |
| CN104766692B (zh) | 芯片电子组件 | |
| CN103703617B (zh) | 磁性体天线、天线装置及电子设备 | |
| US8325002B2 (en) | Power inductor structure | |
| JP2015079958A (ja) | チップ電子部品、その実装基板及び包装体 | |
| JP2013251541A (ja) | チップインダクタ | |
| CN104733166B (zh) | 变压器和适配器 | |
| JP2011054672A (ja) | 電気磁気素子およびその製造方法 | |
| US9837195B2 (en) | Mounting structure of flexible inductor and electronic device | |
| WO2008047713A1 (en) | Inductor | |
| JP2013105756A (ja) | 基板内蔵用電子部品および部品内蔵型基板 | |
| CN117524630A (zh) | 电路板集成电感、电感及电子设备 | |
| CN114300232A (zh) | 电感、电路板集成电感、电源管理芯片及电子设备 | |
| KR20160069265A (ko) | 칩 전자부품 및 그 실장기판 | |
| JP2009038297A (ja) | 半導体装置 | |
| CN114340143B (zh) | 电路板集成电感、其制备方法及电子设备 | |
| CN100431063C (zh) | 磁性元件 | |
| JP2013045848A (ja) | チップインダクタ | |
| JP2018206952A (ja) | コイル部品およびその周波数特性の変更方法 | |
| CN115132451A (zh) | 电路板集成电感及电子设备 | |
| CN114302558A (zh) | 集成电感、其制备方法、电感、电源管理芯片及电子设备 | |
| JP2004214412A (ja) | ノイズシールド板及びプリント配線板 | |
| CN213519515U (zh) | 一种电感磁芯、电感器及半导体芯片 | |
| JP2013098539A (ja) | インダクタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |