CN117501601A - 开关电源电路和电子设备 - Google Patents

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CN117501601A CN202180099295.0A CN202180099295A CN117501601A CN 117501601 A CN117501601 A CN 117501601A CN 202180099295 A CN202180099295 A CN 202180099295A CN 117501601 A CN117501601 A CN 117501601A
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Abstract

本申请实施例提供了一种开关电源电路和电子设备，该开关电源电路包括：功率晶体管电路，包括串联耦合在电源端和公共地之间的多个功率管，多个功率管中的第一功率管的第一极通过多个功率管中的第二功率管耦合至电源端，第一功率管的第二极通过多个功率管中的第三功率管耦合至公共地；驱动电路，用于接收脉冲宽度调制PWM信号，基于PWM信号生成驱动信号，以驱动第二功率管和第三功率管，以及保持第一功率管的栅极为预设电压；第一晶体管，第一晶体管的栅极和第一极均耦合至第三功率管的栅极、第一晶体管的第二极通过第一开关耦合至公共地；控制电路，用于接收PWM信号，基于PWM信号生成第一控制信号以控制第一开关，从而可以提高开关电源电路的可靠性。

Description

开关电源电路和电子设备 技术领域
本申请实施例涉及集成电路技术领域，尤其涉及一种开关电源电路和电子设备。
背景技术
随着电子技术的发展，移动设备的性能得到了日益提升，越来越多的用户喜爱利用移动设备完成各种事情，这就对电子设备的续航能力提出了更高的要求。为了提高电子设备的续航能力、降低电子设备的能量损耗，业界提出采用低电压、低功耗的共源共栅结构(cascode)类型的晶体管作为开关电源电路的开关管，以降低开关电源电路的能量损耗，提高电能转换效率。
然而，当采用cascode型晶体管作为开关电源电路的功率管时，通常在开关电源电路中耦合电感的输出节点与公共地之间串联多个下功率管。在上功率管和下功率管之间进行切换的死区时间内，由于下功率管上体二极管的存在，电感上存储的电荷通过公共地以及下功率管上体二极管泻放，也即导致多个下功率管中不与公共地连接的下功率管的栅极-源极电压过高，超出该功率管的耐压极限，从而导致该功率管被击穿和损坏，进而降低了开关电源电路的可靠性。
发明内容
本申请提供的开关电源电路和电子设备，可以保障开关电源电路工作过程中，各功率管的栅极-源极电压或者栅极-漏极电压在耐压极限范围内，从而提高开关电源电路的可靠性。
为达到上述目的，本申请采用如下技术方案：
第一方面，本申请实施例提供一种开关电源电路，该开关电源电路包括：
功率晶体管电路，包括串联耦合在电源端和公共地之间的多个功率管，所述多个功率管中的第一功率管(例如图3中所示的功率管M3)的第一极通过所述多个功率管中的第二功率管(例如图3中所示的功率管M1)耦合至电源端，所述第一功率管的第二极通过所述多个功率管中的第三功率管(例如图3中所示的功率管M4)耦合至所述公共地；驱动电路，用于接收脉冲宽度调制PWM信号，基于所述PWM信号生成驱动信号，以驱动所述第二功率管和所述第三功率管，以及保持所述第一功率管的栅极为预设电压；第一晶体管(例如图3中所示的晶体管N1)，所述第一晶体管的栅极和第一极均耦合至所述第三功率管的栅极、所述第一晶体管的第二极通过第一开关(例如图3中所示的晶体管N2)耦合至公共地；控制电路，用于接收所述PWM信号，基于所述PWM信号生成第一控制信号以控制所述第一开关。
本申请实施例提供的开关电源电路，通过设置控制电路和第一晶体管，可以在由所述第三功率管导通切换为由所述第二功率管导通的死区时间内，将第三功率管的栅极电位设置为第一晶体管的栅极-漏极电压，该第一晶体管的栅极-漏极电压小于或等于第三功率管的阈值电压，从而可以保持第三功率管处于微导通状态，以使得电感存储的电荷通过第三功率管的导电沟道传输，与传统技术中在上述死区时间内、电感存储的电荷通过第三功率管中的体二极管传输相比，可以降低第一功率管栅极-源极电压和栅极-漏极电压，从而避免第一功率管的栅极-源极电压和栅极-漏极电压过大，导致第一功率管被击穿和损坏。由此，本申请实施例提供的开关电源电路，可以提高开关电源电路的可靠性。
基于第一方面，在一种可能的实现方式中，所述开关电源电路还包括：第二晶体管(例如图3中所示的晶体管N3)，所述第二晶体管的栅极耦合至所述第一功率管的第二极，所述第二晶体管的第一极耦合至所述第三功率管的栅极、所述第二晶体管的第二极通过第二开关(例如图3中所示的晶体管N4)耦合至公共地。
本申请实施例中，第二开关和第一开关可以为同一个开关，也可以为不同的开关。一种可能的实现方式中，第一开关和第二开关均为晶体管。本申请实施例通过设置第二晶体管，还可以在第二功率管启动的瞬间将第三功率管的栅极电位拉低以使第三功率管迅速截止，从而避免第二功率管和第三功率管同时导通以损毁电源。
基于第一方面，当上述第二开关和第一开关为不同的开关时，所述控制电路还用于：通过所述第一控制信号控制所述第二开关。
控制电路通过第一控制信号控制第二开关，可以在第二功率管导通的瞬间，将第一功率管的第二极堆积的电荷泄放至第二晶体管的栅极以控制第二晶体管迅速导通，进而将第一功率管的第二极的电荷迅速泄放至公共地，使得处于弱导通状态的第三功率管迅速截止，避免第二功率管导通的瞬间、第一功率管～第三功率管穿通导致功率管被击穿和损坏，从而提高开关电源电路的可靠性。
基于第一方面，在一种可能的实现方式中，所述开关电路还包括：选择器(例如图5所示的选择器MUX)，用于将所述第一晶体管的栅极，选择性的与所述第三功率管的栅极或者所述第一功率管的第二极耦合。通过设置选择器，在由第三功率管导通切换为第二功率管导通的死区时间内，选择器将第一晶体管的栅极与第三功率管的栅极连通，从而可以使得第三功率管处于弱导通状态；在第二功率管导通的瞬间，选择器将第一晶体管的栅极与第一功率管的第二极连通，从而可以使得第三功率管快速截止。
基于第一方面，在一种可能的实现方式中，所述PWM信号包括用于控制所述第二功率管的第一PWM信号(例如图7所示的PWMP信号)以及控制所述第三功率管的第二PWM信号(例如图7所示的PWMN信号)；所述控制电路包括第一触发器，所述第一触发器用于：基于所述第一PWM信号以及所述第二PWM信号，生成所述第一控制信号。
基于第一方面，在一种可能的实现方式中，所述开关电源电路还包括第三晶体管(例如图8中所示的晶体管N11)；所述第三晶体管的第一极耦合至所述第一功率管的栅极，所述第三晶体管的第二极耦合至所述第一晶体管的栅极；其中，所述第三晶体管 与所述第一晶体管为不同类型的晶体管。
通过设置第三晶体管，可以在由所述第二功率管导通切换为由所述第三功率管导通的死区时间内，保持第三晶体管处于微导通状态，以使得电感存储的电荷通过第三晶体管的导电沟道传输，以降低第一晶体管栅极-源极电压和栅极-漏极电压，从而避免第二晶体管的栅极-源极电压和栅极-漏极电压过大，导致第二晶体管被击穿和损坏。由此，本申请实施例提供的开关电源电路，可以提高开关电源电路的可靠性。
基于第一方面，在一种可能的实现方式中，所述控制电路还用于：基于所述PWM信号，生成第二控制信号以控制所述第三晶体管。
基于第一方面，在一种可能的实现方式中，所述控制电路还包括第二触发器，所述第二触发器用于：基于所述第一PWM信号以及所述第二PWM信号，生成所述第二控制信号。
基于第一方面，在一种可能的实现方式中，所述开关电源电路还包括：第一或门(例如图8所示的或门A2)，用于对所述第一控制信号和所述第二控制信号进行或运算后，生成第三控制信号以控制所述第一开关。
基于第一方面，在一种可能的实现方式中，所述开关电源电路还包括：第二或门(例如图7所示的或门A1、图10所示的或门A3)，用于将所述第一控制信号和所述第二控制信号中的至少一项，与所述第二PWM信号相与后生成第三控制信号提供至所述驱动电路。
基于第一方面，在一种可能的实现方式中，所述控制电路具体用于：在由所述第三功率管导通切换为由所述第二功率管导通的死区时间内，控制所述第一开关以及所述第二开关导通；在所述第二功率管导通后，控制所述第一开关以及所述第二开关关断。
基于第一方面，在一种可能的实现方式中，所述控制电路具体用于：在由所述第二功率管导通切换为由所述第三功率管导通的死区时间内，控制所述第三晶体管以及所述第一开关导通；在所述第三功率管导通后，控制所述第三晶体管以及所述第一开关关断。
基于第一方面，在一种可能的实现方式中，所述多个功率管还包括第四功率管(例如图3中所示的功率管M2)，所述第一功率管的第一极通过所述第二功率管和所述第四功率管耦合至所述电源端；所述驱动电路还用于：保持所述第四功率管的栅极为所述预设电压。
基于第一方面，在一种可能的实现方式中，所述开关电源电路还包括：处理器，用于生成所述第一PWM信号以及所述第二PWM信号。
基于第一方面，在一种可能的实现方式中，所述驱动电路包括第一反相器、第二反相器、第四晶体管和第五晶体管；所述第一反相器的输入端用于接收所述第二PWM信号，所述第二反相器的输入端用于接收所述第三控制信号；所述第一反相器的输出端与所述第四晶体管的栅极耦合，所述第二反相器的输出端与所述第五晶体管的栅极耦合；所述第四晶体管的源极耦合至所述第一功率管的栅极，所述第四晶体管的漏极耦合至所述第五晶体管的漏极，所述第五晶体管的源极耦合至公共地；其中，所述第四晶体管为PMOS管，所述第五晶体管为NMOS管。
基于第一方面，在一种可能的实现方式中，所述开关电源电路还包括电感和电容； 所述电感的第一端耦合至所述第一功率管的第一极，所述电感的第二端用于耦合负载以向负载供电；所述电容的第一极耦合至所述电感的第二端，所述电容的第二极耦合至公共地。
第二方面，本申请实施例提供一种电子设备，该电子设备包括：负载以及第一方面所述的开关电源电路；所述开关电源电路的输出端与所述负载耦合，以向所述负载供电。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A是本申请实施例提供的传统技术中开关电源电路的一个结构示意图；
图1B是用于驱动图1A所示的开关电源电路工作的时序；
图2是本申请实施例提供的开关电源电路的一个应用场景示意图；
图3是本申请实施例提供的开关电源电路的一个结构示意图；
图4是本申请实施例提供的用于驱动如图3所示的开关电源电路的一个时序图；
图5是本申请实施例提供的开关电源电路的又一个结构示意图；
图6是本申请实施例提供的开关电源电路的又一个结构示意图；
图7是本申请实施例提供的如图3所示的开关电源电路的具体结构示意图；
图8是本申请实施例提供的开关电源电路的又一个结构示意图；
图9是本申请实施例提供的用于驱动如图8所示的开关电源电路的一个时序图；
图10是本申请实施例提供的如图9所示的开关电源电路的一个具体结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文所提及的"第一"、"第二"以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，"一个"或者"一"等类似词语也不表示数量限制，而是表示存在至少一个。
在本申请实施例中，“示例性的”或者“例如”等词用于表示例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个功率管是指两个或两个以上的功率管。
请参考图1A，图1A为传统技术中的开关电源电路的一个结构示意图。在图1A中，低电压的PMOS型功率管M1和功率管M2作为上管代替传统的大功率PMOS晶体管， 低电压的NMOS型功率管M4和功率管M3作为下管代替传统的大功率NMOS晶体管。PWMP信号和PWMN信号(如图1B所示)通过交替控制功率管M1和功率管M4的导通和关断，以向负载输出电能。此外，为了避免功率管M1和功率管M4同时导通而烧毁电源，通常在功率管M1和功率管M4的切换过程中设置死区时间，如图1B中所示的时段T1和时段T2。在死区时间内，功率管M1和功率管M4均截止。然而，功率管M4中存在体二极管。由于电感L上的电流不会突变，在死区时间内，电感L、电容C、公共地Gnd、功率管M4上的体二极管以及功率管M3之间形成电流回路，此时，功率管M3的源极电压和漏极电压均为功率管M3的体二极管的压降-Vf。从而，功率管M3的栅极-源极电压vgs和栅极-漏极电压vgd均等于2/Vdd+Vf。该电压通常会超过功率管M3的耐压极限，从而导致功率管M3被击穿和损坏，进而降低了开关电源电路的可靠性。
本申请实施例提供的开关电源电路，通过设置图3所示的控制电路12和晶体管N1，可以在功率管M1和功率管M4切换过程中的死区时间内，将功率管M4的栅极电位设置为晶体管N1的栅极-漏极电压，晶体管N1的栅极-漏极电压小于或等于功率管M4的阈值电压，从而可以保持功率管M4处于微导通状态，以使得电感泻放的电流通过功率管M4的导电沟道传输，与传统技术中在上述死区时间内、电感存储的电荷通过功率管M4上的体二极管传输相比，可以降低功率管M3栅极-源极电压和栅极-漏极电压，从而避免功率管M3栅极-源极电压和栅极-漏极电压过大，导致功率管M3被击穿和损坏由此，本申请实施例提供的开关电源电路，可以提高开关电源电路的可靠性。进一步的，通过设置图3所示的晶体管N3，还可以在功率管M1启动的瞬间将功率管M4的栅极电位拉低以使功率管M4迅速截止，从而避免功率管M1和功率管M4同时导通以损毁电源。下面结合图2-图10所示的实施例，对本申请实施例提供的开关电源电路的应用场景、结构以及工作原理进行更为详细的描述。
请参考图2，其示出了本申请实施例提供的开关电源电路的一个应用场景示意图。在图2所示的应用场景示意图中，包括供电***200、开关电源电路100和负载。供电***200与开关电源电路100的输入端口Vin连接，以为开关电源电路100提供电能。其中，供电***200可以为有源电路，其通常包括电池、有源器件等。供电***200也可以为电网供电传输线和外部电源适配器，开关电源电路100通过外部电源适配器与电网供电传输线连接，从而，使得电网通过电源适配器将电能传输至开关电源电路100。开关电源电路100的输出端口Vout与负载连接，用于将供电***200提供的电能传输至负载，以向负载提供运行所需要的电能。本申请实施例所述的开关电源电路200，可以为直流-直流(DC-DC，direct current-direct current)转换电路，包括但不限于降压(buck)型电路、升压(boost)电路、降压升压(buck-boost)型电路。负载可以包括但不限于：电池、驱动终端设备运行的各种处理器或其他类型的器件，例如图像处理器(Graphics Processing Unit，GPU)、中央处理器(Central Processing Unit，CPU)、运算加速器或各类数字电路和模拟电路等；负载还可以为各种集成电路芯片，该集成电路芯片包括不限于人工智能芯片、图像处理芯片等。本申请实施例提供的开关电源电路200，可以设置于电子设备中，具体可以是芯片、芯片组、搭载有芯片或芯片组的电路板或部件，还可以是集成于电子设备内的模组，但不用于限定实施例。该电子设备可以 是一个用户设备(User Equipment,UE)，包括但不限于：手机、可穿戴设备、电动牙刷、平板电脑等。
基于图2所示的应用场景，请继续参考图3，图3是本申请实施例提供的开关电源电路100的一个结构示意图。在图3中，开关电源电路100包括功率晶体管电路10、驱动电路11、控制电路12和晶体管N1。功率晶体管电路10包括多个功率管，该多个功率管串联在电源端Vcc和公共地Gnd之间。其中两个功率管之间设置有输出节点a以用于耦合电感电容电路，从而向负载供电。该多个功率管中的至少部分功率管为低电压功率管。例如图2所示，输出节点a与公共地Gnd之间串联有功率管M3和功率管M4两个功率管，该两个功率管可以为低电压功率管；输出节点a与电源端Vcc之间串联有功率管M1和功率管M2两个功率管，该两个功率管可以为低电压功率管。需要说明的是，在一种可选的实现方式中，输出节点a与电源端Vcc之间可以不设置功率管M2，可以仅设置有一个功率管M1，在该种情况下功率管M1可以为高电压功率管。本申请实施例后续均以输出节点a与公共地Gnd之间设置有两个低电压功率管、输出节点a与电源端Vcc之间设置有两个低电压功率管为例进行描述。如图3所示，图3中示意性的示出了电源端Vcc和公共地Gnd之间串联有功率管M1～功率管M4该四个功率管。在图3中，功率管M1的第一极耦合至电源端Vcc，功率管M1的第二极耦合至功率管M2的第一极，功率管M2的第二极耦合至功率管M3的第一极，功率管M3的第二极耦合至功率管M4的第一极，功率管M4的第二极耦合至公共地Gnd。功率管M2的第二极和功率管M3的第一极耦合处形成输出节点a。功率管M1～功率管M4均为低电压晶体管。另外，功率管M1和功率管M2可以为相同类型的晶体管，功率管M3与功率管M4为相同类型的晶体管，功率管M1和功率管M4为不同类型的晶体管。例如，功率管M1和功率管M2为图3中所示的PMOS型晶体管，功率管M3和功率管M4为图3中所示的NMOS型晶体管；功率管M1和功率管M2中的第一极为源极、第二极为漏极；功率管M3和功率管M4中的第一极为漏极、第二极为源极。驱动电路11的输出端do1和输出端do2分别与功率管M1和功率管M4中的栅极耦合。驱动电路11可以从其他部件(例如处理器、信号发生器或者控制器等)接收脉冲宽度调制(PWM，pulse width modulation)信号，将所接收到的PWM信号转换成驱动信号提供至功率管M1～功率管M4，其中，该驱动信号的时序波形可与上述PWM信号相同，从而可以控制功率管M1和功率管M4交替导通和关断。此外，驱动电路11的输出端do3还分别与功率管M2和功率管M3的栅极耦合，以用于控制功率管M2和功率管M3的栅极保持预设电压，该预设电压例如为1/2Vcc。晶体管N1的栅极和第一极均耦合至功率管M4的栅极，晶体管N1的第二极通过开关耦合至公共地Gnd。该开关可以为多种类型的开关，图3中示出了开关为晶体管N2。晶体管N2的第一极耦合至晶体管N1的第二极，晶体管N2的第二极耦合至公共地Gnd。图3中进一步示意性的示出了晶体管N1和晶体管N2均为NMOS晶体管，晶体管N1和晶体管N2的第一极为漏极，第二极为源极。控制电路12的输出端co1与晶体管N2的栅极耦合，控制电路12同样也可以接收上述PWM信号，控制电路12基于该PWM信号生成控制信号，以控制晶体管N2的导通或者关断。
另外，在图3中，还示出了电感L和电容C。其中，电感L的第一端与输出节点a 耦合，电感L的第二端为开关电源电路100的输出端Vout以向负载供电；电容C耦合在电感L的第二端与公共地Gnd之间。
基于如图3所示的开关电源电路100的结构，下面结合图4所示的驱动时序，对本申请实施例提供的开关电源电路100的工作原理进行详细描述。在图4中，DO1为驱动电路11的输出端do1输出的驱动信号(也即控制功率管M1导通或者关断的信号)、DO2为驱动电路11的输出端do2输出的驱动信号(也即控制功率管M4导通或者关断的信号)、CO1为控制电路12的输出端co1输出的控制信号、NG为功率管M4栅极的电压信号、A为输出节点a的电压信号。其中，在开关电源电路100工作的过程中，驱动电路11的输出端do3输出的信号均保持1/2Vcc不变，也即功率管M2和功率管M3的栅极均保持1/2Vcc不变。
在时段t1，驱动电路11的输出端do1和输出端do2均输出低电平信号，控制电路12的输出端co1输出的控制信号由高电平信号转为低电平信号。此时，功率管M1和功率管M2导通、功率管M3和功率管M4关断、晶体管N2由导通状态转为关断状态。电源端Vcc所接收的电能通过功率管M1和功率管M2传输至电感L，以通过电感L向负载供电。
在时段t2，驱动电路11的输出端do1输出高电平信号、驱动电路11的输出端do2输出低电平信号，控制电路12的输出端co1输出低电平信号。此时功率管M1～功率管M4均关断、晶体管N2关断。也即该时段t2，是由功率管M1导通切换为由功率管M4导通的死区时间。该死区时间是避免各晶体管的状态切换过程中、晶体管M1～功率管M4同时导通而设定的。在该时段t2，驱动电路11和晶体管N1、晶体管N2均不工作。
在时段t3，驱动电路11的输出端do1输出高电平信号、驱动电路11的输出端do2输出高电平信号，控制电路12的输出端co1输出低电平信号。此时，功率管M1和功率管M2关断、功率管M3和功率管M4导通、晶体管N2关断。电感L和电容C在时段t1存储的电荷通过公共地Gnd、功率管M3和功率管M4形成闭合回路，以向负载供电。在该时段t1，驱动电路11和晶体管N1、晶体管N2均不工作。
在时段t4，驱动电路11的输出端do1输出高电平信号、驱动电路11的输出端do2输出低电平信号，在驱动电路11的输出端do2输出低电平信号的同时，控制电路12的输出端co1输出高电平信号。此时，功率管M1和功率管M2关断，功率管M3导通，晶体管N2导通，晶体管N1的源极通过晶体管N2连接至公共地Gnd。由于晶体管N1的栅极和漏极均连接至功率管M4的栅极，此时功率管M4的栅极被钳位至晶体管N1的栅-源电压Vgs。也即此时功率管M4的栅极电位高于源极电位Vgs。从而功率管M4进入弱导通状态。电感L和电容C上的电荷在公共地Gnd、弱导通的功率管M4的导电沟道、功率管M3之间形成闭合回路。此时，功率管M3的栅极-源极电压以及栅极-漏极电压为：1/2Vcc与功率管M4源极-漏极电压之和。由于功率管M4弱导通时，源极-漏极电压(例如0.2V)小于功率管M4中源极-漏极之间的体二极管电压(例如0.7V)。从而，本申请实施例通过设置晶体管N1、用于将晶体管N1与公共地Gnd连通或者断开该连通的开关(图3中为晶体管N2)以及控制开关导通或者关断的控制电路12，可以在时段t4内，也即由功率管M4导通切换为由功率管M1导通的死区时间内，避免电感L和电 容C泄放的电荷通过功率管M4上的体二极管流至功率管M3的源极和漏极，从而避免功率管M3的栅极-源极电压和栅极-漏极电压过大导致功率管M3被击穿和损坏，从而提高开关电源电路100的可靠性。
在时段t5，驱动电路11的输出端do1输出低电平信号、驱动电路11的输出端do2输出低电平信号，在驱动电路11的输出端do1输出低电平信号后，控制电路12的输出端co1输出高电平信号。此时，功率管M1和功率管M2导通，功率管M3和功率管M4截止，晶体管N1和晶体管N2截止。
重复执行上述时段t1-时段t5所示的时序，则开关电源电路100可以通过电感L和电容C向负载提供稳定的电能。
基于图3所示的开关电源电路100的结构以及图4所示的用于驱动开关电源电路100中的各功率管和晶体管工作的时序，在某些场景中，在上述时段t5内，如果功率管M1导通的瞬间，功率管M4没有及时关闭、仍处于弱导通的状态，则功率管M1导通的瞬间会有由功率管M1至功率管M4的穿透电流，该穿透电流通常较大，容易损坏功率管。为了在功率管M1开启的瞬间，将功率管M4迅速由弱导通状态转为截止状态，以避免功率管M1和功率管M4同时导通，在本申请实施例一种可选的实现方式中，在图3所示的开关电源电路100的结构的基础上，开关电源电路100还包括晶体管N3。其中，晶体管N3的栅极耦合至功率管M3的源极，晶体管N3的第一极耦合至功率管M4的栅极，晶体管N3的第二极通过开关耦合至公共地Gnd。该开关可以为多种类型的开关，图3中示出了开关为晶体管N4。晶体管N4的第一极耦合至晶体管N3的第二极，晶体管N4的第二极耦合至公共地Gnd。图3中进一步示意性的示出了晶体管N3和晶体管N4均为NMOS晶体管，晶体管N3和晶体管N4的第一极为漏极，第二极为源极。控制电路12的输出端co1除了与晶体管N2的栅极耦合之外，还与晶体管N4的栅极耦合，以控制晶体管N4的导通或者关断。
图3所示的开关电源电路100增加晶体管N3和晶体管N4后，在图4所示的时段t4，驱动电路11的输出端do2输出低电平信号的同时，控制电路12除了控制晶体管N2导通之外，还控制晶体管N4导通。此时，功率管M3的源极通过晶体管N4与公共地Gnd耦合。由于此时功率管M4为弱导通状态，功率管M4的漏极电压为弱导通时的源-漏电压，该电压通常较低，难以触发晶体管N3导通，在该时段，晶体管N3截止。在图4所示的时段t5，功率管M1导通后，电源端Vcc输入的电荷通过功率管M1、功率管M2和功率管M3传输至功率管M3的源极，然后由功率管M3的源极提供至晶体管N3的栅极。由于晶体管N3的源极通过晶体管N4耦合至公共地Gnd，晶体管N3的栅极电压远高于源极电压，从而晶体管N3导通。进而，功率管M4的栅极的电荷通过晶体管N3和晶体管N4泄放至公共地Gnd，使得功率管M4的栅极的电位迅速降低至公共地Gnd，由此使得功率管M4迅速截止。从图4所示的时序中可以看出，待功率管M4导通预设时段后，控制电路12的输出端co1输出低电平信号，也即控制晶体管N2和晶体管N4关断。综上可以看出，本申请实施例通过设置晶体管N3、用于将晶体管N3与公共地Gnd连通或者断开该连通的开关(图5中为晶体管N4)，在时段t4内，控制电路12预先将开关导通，从而，在时段t5内功率管M1导通的瞬间，可以将电荷泄放至晶体管 N3的栅极以控制晶体管N3迅速导通，进而将功率管M4上的电荷迅速泄放至公共地，使得处于弱导通状态的功率管M4迅速截止，避免功率管M1导通的瞬间、功率管M1～功率管M4穿通导致功率管被击穿和损坏，从而提高开关电源电路100的可靠性。
如图3所示的开关电源电路100中，设置有晶体管N1～晶体管N4该四个晶体管。在其他可能的实现方式中，开关电源电路100中可以仅设置一个开关，也即晶体管N1和晶体管N3均通过同一个开关耦合至公共地Gnd，如图5所示。该电路结构同样也可以实现在由功率管M4导通切换为由功率管M1导通的死区时间内，控制功率管M4处于弱导通状态，以及在功率管M1导通后，迅速将功率管M4截止。图5所示的开关电源电路100与图3所示的开关电源电路100相比，未设置作为开关的晶体管N4，晶体管N1的源极和晶体管N3的源极均耦合至晶体管N2的漏极，通过作为开关的晶体管N2与公共地Gnd耦合。图5中其他各部件的结构、各部件之间的连接关系以及开关电源电路100的工作原理，与图3所示的开关电源电路100相同，具体参考相关描述，不再赘述。
如图3和图5所示的开关电源电路100中，均设置有晶体管N1～晶体管N3。在其他可能的实现方式中，开关电源电路100中可以仅设置晶体管N1和晶体管N2，不设置晶体管N3，此外，开关电源电路100中还可以设置有选择器MUX，该选择器MUX可以为二选一选择器，如图6所示。该电路结构同样也可以实现在由功率管M4导通切换为由功率管M1导通的死区时间内，控制功率管M4处于弱导通状态，以及在功率管M1导通后，迅速将功率管M4截止。在图6中，晶体管N1的栅极与选择器MUX的输入端耦合，选择器MUX的其中一个输出端与功率管M4的栅极耦合，选择器MUX的另外一个输出端与功率管M4的漏极耦合。图6中其他各部件的结构、各部件之间的连接关系与图5所示的开关电源电路100相同，具体参考相关描述。具体工作中，在如图4所示的时段t4的起始时刻，选择器MUX将晶体管N1的栅极与功率管M4的栅极连通；在如图4所示的时段t4的结束、时段t5的起始时刻，选择器MUX将晶体管N1的栅极与功率管M4的漏极连通。
基于图3、图5和图6所示的开关电源电路100，本申请实施例提供的控制电路12的结构如图7所示。在图7中，控制电路12包括触发器D1。该触发器D1可以为D触发器。其中，触发器D1的时钟信号端CP用于输入PWMN信号反相后的信号，其中PWMN信号用于控制功率管M4导通或关断，具体实现中，PWMN信号可以与图4所示的驱动信号DO2的时序相同。触发器D1的复位端Rst用于输入PWMP延时后的信号，其中PWMP信号用于控制功率管M1导通或关断，具体实现中，PWMP信号可以与图4所示的驱动信号DO1的时序相同。其中，PWMN信号和PWNP信号均为其他部件(例如处理器、信号发生器或者控制器等)输出的PWM信号。触发器D1的输出端Q为控制电路12的输出端co1，其与晶体管N2的栅极以及晶体管N4的栅极耦合，以输出控制信号，来控制晶体管N2和晶体管N4导通或者关断。由于本申请实施例中示意性的示出了晶体管N2和晶体管N4为NMOS晶体管，NMOS晶体管的栅极为高电平信号时导通，则触发器的时钟信号端CP由低电平向高电平跳变时，触发器D1的输入端D输入高电平信号，也即图7中所示的“逻辑1”。复位端Rst由高电平信号跳变为低电平信号时有效。基于图7所示的触发器D1，在图4所示的时段t1、时段t2和时段t3，触发器D1输 出低电平信号，晶体管N2和晶体管N4关断；在图4所示的时段t4，触发器D1的时钟信号端CP输入的信号由低电平跳变为高电平，此时触发器D1导通，触发器D1将输入端D输入的高电平信号传输至输出端Q，从而控制晶体管N2和晶体管N4导通。在图4所示的时段t5，PWMP信号(具体时序与驱动电路11的输出端do1输出的信号相同)由高电平转为低电平，该信号经过延时后提供至驱动触发器D1的复位端Rst，从而复位端Rst接收到的信号由高电平跳变为低电平，触发器D1的输出端Q输出低电平信号，从而控制晶体管N2和晶体管N4关断。
基于图3、图5和图6所示的开关电源电路100，请继续参考图7，图7中还示出了本申请实施例提供的驱动电路11的一个结构示意图。其中，驱动电路11可以包括反相器I1～反相器I4、以及晶体管N5～晶体管N8。其中，反相器I1～反相器I4可以为图7中所示的CMOS反相器，每一个反相器均包括一个PMOS型晶体管N9和一个NMOS型晶体管N10。反相器I1中，晶体管N9的源极耦合至电源端Vcc，晶体管N9的漏极与晶体管N10的漏极均耦合至晶体管N5的栅极，晶体管N10的源极耦合至公共地Gnd；反相器I2中，晶体管N9的源极耦合至电源端Vcc，晶体管N9的漏极与晶体管N10的漏极耦均耦合至晶体管N6的栅极，晶体管N10的源极耦合至功率管M2的栅极；反相器I3中，晶体管N9的源极耦合至功率管M3的栅极，晶体管N9的漏极与晶体管N10的漏极耦均耦合至晶体管N7的栅极，晶体管N10的源极耦合至公共地Gnd；反相器I4中，晶体管N9的源极耦合至电源端Vcc，晶体管N9的漏极与晶体管N10的漏极耦均耦合至晶体管N8的栅极，晶体管N10的源极耦合至公共地Gnd。晶体管N5和晶体管N6为不同类型的晶体管，晶体管N7和晶体管N8为不同类型的晶体管，图7中示意性的示出了晶体管N5和晶体管N7为PMOS型晶体管，晶体管N6和晶体管N8为NMOS型晶体管。晶体管N5的源极耦合至电源端Vcc，晶体管N5的漏极和晶体管N6的漏极耦合至功率管M1的栅极，晶体管N6的源极耦合至功率管M2的栅极，晶体管N7的源极耦合至功率管M3的栅极，晶体管N7的漏极和晶体管N8的漏极均耦合至功率管M4的栅极，晶体管N8的源极耦合至公共地Gnd。另外，如图7所示，反相器I1中的晶体管N9、晶体管N10的栅极，以及反相器I2中的晶体管N9、晶体管N10的栅极，均用于输入PWMP信号；反相器I3中的晶体管N9、晶体管N10的栅极，用于输入PWMN信号。另外，开关电源电路100还包括或门A1，或门A1的其中一个输入端用于输入上述PWMN信号，或门A1的另外一个输入端与触发器D1的输出端Q耦合，或门A1的输出端耦合至反相器I4中的晶体管N9、晶体管N10的栅极。从而，上述PWMN信号与触发器D1的输出端Q进行或运算后提供至反相器I4中的晶体管N9和晶体管N10的栅极。
如图3、图5、图6和图7所示的开关电源电路100，通过设置晶体管N1、晶体管N2，以及选择性的设置晶体管N3、选择器MUX或晶体管N4，可以实现由功率管M4导通切换为由功率管M1导通的死区时间内，控制功率管M4处于弱导通状态，以避免功率管M3的栅极-源极电压和栅极-漏极电压过大导致功率管M3被击穿和损坏；以及在功率管M1导通后，迅速将功率管M4截止，避免功率管M1导通的瞬间、功率管M1～功率管M4穿通导致功率管被击穿和损坏。然而，在由功率管M1导通切换为由功率管M4导通的死区时间内，电感L、电容C、公共地Gnd、功率管M4上的体二极管以及功 率管M3之间形成电流回路，也即同样存在功率管M3的栅极-源极电压和栅极-漏极电压过大导致功率管M3被击穿和损坏的情况。基于此，本申请实施例一种可选的实现方式中，在如图3、图5和图6任一实施例所示的开关电源电路100的基础上，开关电源电路100进一步包括晶体管N11和与门A2，如图8所示，图8示出了在如图3所示的开关电源电路100的结构基础上，进一步包括晶体管N11和与门A2的情形。其中，晶体管N11与晶体管N1为不同类型的晶体管，图8中示意性的示出了晶体管N11为PMOS晶体管的情况。晶体管N11的源极耦合至功率管M3的栅极，晶体管N11的漏极耦合至功率管M4的栅极。另外，控制电路12除了包括输出端co1之外，还包括输出端co2，控制电路的输出端co2通过反相器与晶体管N11的栅极耦合，另外，控制电路的输出端co1和输出端co2通过或门A2与晶体管N2的栅极耦合。除此之外，图8中所示的其余部件的结构、各部件之间的连接关系与图5所示的开关电源电路100中的各部件的结构、各部件之间的连接关系相同，不再赘述。
基于图8所示的开关电源电路100的结构，请继续参考图9，图9是如图8所示的开关电源电路100的驱动时序。如图9所示的驱动时序中，除了包括驱动信号DO1、驱动信号DO2、控制信号CO1、信号NG、信号A的时序之外，还包括控制信号CO2的时序。下面结合图8所示的开关电源电路100的结构以及图9所示的驱动时序，对图8所示的开关电源电路100的工作原理进行描述。
在时段t1，驱动信号DO1、驱动信号DO2、控制信号CO1、信号NG、信号A与图4所示的驱动信号DO1、驱动信号DO2、控制信号CO1、信号NG、信号A均相同，控制信号CO2为低电平信号，晶体管N11关断。从而，在该时段，图8所示的开关电源电路100的工作方式与图3所示的开关电源电路100的工作方式相同，具体参考相关描述，不再赘述。
在时段t2，驱动信号DO1、驱动信号DO2、控制信号CO1与图4所示的驱动信号DO1、驱动信号DO2、控制信号CO1均相同。另外，控制电路12的输出端co2输出高电平信号，也即控制信号CO2为高电平信号。此时，功率管M1、功率管M2关断，功率管M3导通，晶体管N2和晶体管N11导通，晶体管N1的源极通过晶体管N2连接至公共地Gnd。功率管M4的栅极被钳位至晶体管N1的栅-源电压Vgs。也即此时功率管M4的栅极电位高于源极电位Vgs，从而功率管M4进入弱导通状态。电感L和电容C上的电荷在公共地Gnd、弱导通的功率管M4的导电沟道、功率管M3之间形成闭合回路。功率管M3的栅极-源极电压以及栅极-漏极电压为：1/2Vcc与功率管M4源极-漏极电压之和。从而，本申请实施例通过设置晶体管N11，可以在时段t2内，也即由功率管M1导通切换为由功率管M4导通的死区时间内，避免电感L和电容C泄放的电荷通过功率管M4上的体二极管流至功率管M3的源极和漏极，从而避免功率管M3的栅极-源极电压和栅极-漏极电压过大导致功率管M3被击穿和损坏，从而提高开关电源电路100的可靠性。从图9中可以看出，在该时段，功率管M4的栅极电位(即信号NG)被抬高至晶体管N1的栅-源电压Vgs，输出节点a的电位(即信号A)同样被抬高。
在时段t3，驱动信号DO1、驱动信号DO2、控制信号CO1与图4所示的驱动信号DO1、驱动信号DO2、控制信号CO1均相同。另外，驱动电路11的输出端do2输出高 电平信号之后，控制电路12的输出端co2输出低电平信号，也即(控制信号CO2的高电平信号经过延时后跳变为低电平信号)。此时，功率管M1和功率管M2关断、功率管M3和功率管M4导通、晶体管N1～晶体管N4以及晶体管N11均关断，驱动电路11向功率管M3的栅极提供高电平信号，功率管M3完全导通，从而电感L和电容C在时段t1存储的电荷通过公共地Gnd、功率管M3和功率管M4形成闭合回路，以向负载供电。
在时段t4～时段t5，驱动信号DO1、驱动信号DO2、控制信号CO1、信号NG、信号A与图4所示的驱动信号DO1、驱动信号DO2、控制信号CO1、信号NG、信号A均相同，控制信号CO2为低电平信号，晶体管N11关断。从而，在该时段，图8所示的开关电源电路100的工作方式与图3以及图5所示的开关电源电路100的工作方式相同，具体参考相关描述，不再赘述。
重复执行上述时段t1-时段t5所示的时序，则如图8所示的开关电源电路100可以通过电感L和电容C向负载提供稳定的电能。
基于图8所示的开关电源电路100，一种可能的实现方式中，控制电路12还包括触发器D2，该触发器D2可以为D触发器。该触发器D2用于在由功率管M1导通转为由功率管M4导通的死区时间内，控制晶体管N2和晶体管N11导通；在驱动电路11的输出端do2输出高电平信号后，控制晶体管N2和晶体管N11关断，如图10所示。图10在如图7所示的开关电源电路100的结构的基础上，控制电路12进一步包括触发器D2。其中，触发器D2的时钟信号端CP用于输入PWMP信号，触发器D2的复位端Rst用于输入延时后的PWMN信号。如图10所示的PWMP信号和PWMN信号与图7中所示的PWMP信号和PWMN信号相同。触发器D2的输出端Q为控制电路12的输出端co2，该输出端co2通过反相器与晶体管N11的栅极耦合，另外，触发器D1的输出端Q和触发器D2的输出端Q通过与门A2与晶体管N2的栅极耦合。此外，在图10中还包括三输入或门A3，触发器D1的输出端Q、触发器D2的输出端Q分别连接至或门A3的其中两个输入端，或门A3的另外一个输出端用于输入PWMN信号。触发器D2的时钟信号端CP由低电平向高电平跳变时，触发器D2的输入端D输入高电平信号，也即图10中所示的“逻辑1”。复位端Rst由低电平信号跳变为高电平信号时有效。基于图10所示的触发器D2，在图10所示的时段t1，触发器D2输出低电平信号，晶体管N2和晶体管N11关断；在图10所示的时段t2，触发器D2的时钟信号端CP输入的信号由低电平跳变为高电平，此时触发器D2导通，触发器D2将输入端D输入的高电平信号传输至输出端Q，从而控制晶体管N2和晶体管N11导通。在图10所示的时段t3，触发器D2的复位端Rst输入的信号由低电平跳变为高电平，触发器D2的输出端Q输出低电平信号，晶体管N2和晶体管N11关断；在图10所示的时段t4和时段t5，触发器D2的输出端Q输出低电平信号，在该两个时段，触发器D1工作。
进一步的，基于图10所示的开关电源电路100，本申请实施例所述的开关电源电路100还包括处理器13。处理器13可以为各种数字逻辑器件或电路，包括但不限于：中央处理器、微控制器、微处理器或者数字信号处理器(DSP，Digital Signal Processor)等。处理器13的输出端o1与反相器I1中的晶体管N9、晶体管N10的栅极、以及反相器I2 中的晶体管N9、晶体管N10的栅极耦合，以向所耦合的各晶体管的栅极输出PWMP信号。处理器13的输出端o2与反相器I3中的晶体管N9、晶体管N10的栅极耦合，以向所耦合的各晶体管的栅极输出PWMN信号。此外，处理器13的输出端o2、触发器D1的输出端Q以及触发器D2的输出端Q均耦合至或门A3的输入端，或门A3的输出端与反相器I4中的晶体管N9、晶体管N10的栅极耦合。或门A3将控制信号CO1、控制信号CO2以及PWMN信号进行或运算后生成控制信号以控制反相器I4中的晶体管N9和晶体管N10导通或者关断。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (17)

  1. 一种开关电源电路，其特征在于，包括：
    功率晶体管电路，包括串联耦合在电源端和公共地之间的多个功率管，所述多个功率管中的第一功率管的第一极通过所述多个功率管中的第二功率管耦合至电源端，所述第一功率管的第二极通过所述多个功率管中的第三功率管耦合至所述公共地；
    驱动电路，用于接收脉冲宽度调制PWM信号，基于所述PWM信号生成驱动信号，以驱动所述第二功率管和所述第三功率管；以及保持所述第一功率管的栅极为预设电压；
    第一晶体管，所述第一晶体管的栅极和第一极均耦合至所述第三功率管的栅极，所述第一晶体管的第二极通过第一开关耦合至公共地；
    控制电路，用于接收所述PWM信号，基于所述PWM信号生成第一控制信号以控制所述第一开关。
  2. 根据权利要求1所述的开关电源电路，其特征在于，所述开关电源电路还包括：
    第二晶体管，所述第二晶体管的栅极耦合至所述第一功率管的第二极，所述第二晶体管的第一极耦合至所述第三功率管的栅极、所述第二晶体管的第二极通过第二开关耦合至公共地。
  3. 根据权利要求2所述的开关电源电路，其特征在于，所述控制电路还用于：
    通过所述第一控制信号控制所述第二开关。
  4. 根据权利要求1所述的开关电源电路，其特征在于，所述开关电源电路还包括：
    选择器，用于将所述第一晶体管的栅极，选择性的与所述第三功率管的栅极或者所述第一功率管的第二极耦合。
  5. 根据权利要求1-4任一项所述的开关电源电路，其特征在于，所述PWM信号包括用于控制所述第二功率管的第一PWM信号以及控制所述第三功率管的第二PWM信号；所述控制电路包括第一触发器，所述第一触发器用于：
    基于所述第一PWM信号以及所述第二PWM信号，生成所述第一控制信号。
  6. 根据权利要求5所述的开关电源电路，其特征在于，所述开关电源电路还包括第三晶体管；
    所述第三晶体管的第一极耦合至所述第一晶体管的栅极，所述第三晶体管的第二极耦合至所述第一功率管的第一极；其中，所述第三晶体管与所述第一晶体管为不同类型的晶体管。
  7. 根据权利要求6所述的开关电源电路，其特征在于，所述控制电路还用于：
    基于所述PWM信号，生成第二控制信号以控制所述第三晶体管。
  8. 根据权利要求7所述的开关电源电路，其特征在于，所述控制电路还包括第二触发器，所述第二触发器用于：
    基于所述第一PWM信号以及所述第二PWM信号，生成所述第二控制信号。
  9. 根据权利要求7或8所述的开关电源电路，其特征在于，所述开关电源电路还包括：
    第一或门，用于对所述第一控制信号和所述第二控制信号进行或运算后，生成第三 控制信号以控制所述第一开关。
  10. 根据权利要求7-9任一项所述的开关电源电路，其特征在于，所述开关电源电路还包括：
    第二或门，用于将所述第一控制信号、所述第二控制信号以及所述第二PWM信号进行或运算后，生成第三控制信号提供至所述驱动电路。
  11. 根据权利要求2或3所述的开关电源电路，其特征在于，所述控制电路具体用于：
    在由所述第三功率管导通切换为由所述第二功率管导通的死区时间内，控制所述第一开关以及所述第二开关导通；
    在所述第二功率管导通后，控制所述第一开关以及所述第二开关关断。
  12. 根据权利要求6-9任一项所述的开关电源电路，其特征在于，所述控制电路具体用于：
    在由所述第二功率管导通切换为由所述第三功率管导通的死区时间内，控制所述第三晶体管以及所述第一开关导通；
    在所述第三功率管导通后，控制所述第三晶体管以及所述第一开关关断。
  13. 根据权利要求1-12任一项所述的开关电源电路，其特征在于，所述多个功率管还包括第四功率管，所述第一功率管的第一极通过所述第二功率管和所述第四功率管耦合至所述电源端；
    所述驱动电路还用于：保持所述第四功率管的栅极为所述预设电压。
  14. 根据权利要求10所述的开关电源电路，其特征在于，所述开关电源电路还包括：
    处理器，用于生成所述第一PWM信号以及所述第二PWM信号。
  15. 根据权利要求14所述的开关电源电路，其特征在于，所述驱动电路包括第一反相器、第二反相器、第四晶体管和第五晶体管；
    所述第一反相器的输入端用于接收所述第二PWM信号，所述第二反相器的输入端用于接收所述第三控制信号；
    所述第一反相器的输出端与所述第四晶体管的栅极耦合，所述第二反相器的输出端与所述第五晶体管的栅极耦合；
    所述第四晶体管的源极耦合至所述第一功率管的栅极，所述第四晶体管的漏极耦合至所述第五晶体管的漏极，所述第五晶体管的源极耦合至公共地；
    其中，所述第四晶体管为PMOS管，所述第五晶体管为NMOS管。
  16. 根据权利要求1-15任一项所述的开关电源电路，其特征在于，所述开关电源电路还包括电感和电容；
    所述电感的第一端耦合至所述第一功率管的第一极，所述电感的第二端用于耦合负载以向负载供电；
    所述电容的第一极耦合至所述电感的第二端，所述电容的第二极耦合至公共地。
  17. 一种电子设备，其特征在于，所述电子设备包括负载以及如权利要求1-16任一项所述的开关电源电路；
    所述开关电源电路的输出端与所述负载耦合，以向所述负载供电。
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