CN117501367A - 读出电路及存储*** - Google Patents

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CN117501367A
CN117501367A CN202280042211.4A CN202280042211A CN117501367A CN 117501367 A CN117501367 A CN 117501367A CN 202280042211 A CN202280042211 A CN 202280042211A CN 117501367 A CN117501367 A CN 117501367A
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Abstract

控制电路(13)是从具有与存储单元(MC)电连接的位线(BL)的存储阵列(11)读出数据的电路，具有：放大部(33)，其具有与位线(BL)电连接的读出线(RL)，在执行数据的读出操作时，经由读出线(RL)，对位线(BL)充电之后，在读出线(RL)上的传感器节点(SN)中放大位线(BL)的电信号；逆变器(35)，根据传感器节点(SN)的电压，对与该位线(BL)连接且存储于执行数据的读出操作时选出的存储单元(MC)的数据进行判断，放大部(33)包括开关元件(29)、(31)，开关元件(31)根据来自具有第一电压(VDDQ)的第一电源的供电对位线充电，开关元件(29)根据来自具有高于第一电压(VDDQ)的第二电压(VDD)的第二电源的供电执行导通/断开。

Description

读出电路及存储***
技术领域
本发明涉及读出电路和存储***。
背景技术
近年来，NAND闪存等大容量的非易失性半导体存储器被用作内置于存储卡、SSD(Solid State Drive：固态硬盘)等存储介质中的存储元件。因为能够在半导体存储器中同时读出多个存储单元的数据，所以，随着同时读出的存储单元的数量的增加，功耗有增大的趋势，其结果，会给***设计带来问题。以往，已知有在NAND闪存中防止漏电流来实现低功耗化的技术(参见下述专利文献1、2)，以及在使用复数个NAND闪存的芯片的情况下实现低功耗化的技术(参见下述非专利文献1)等。
现有技术文献
专利文献
专利文献1：日本特开2011-76678号公报
专利文献1：日本特开2004-362695号公报
非专利文献
C.Siauetal.，“A 512Gb 3-bit/Cell 3D Flash Memory on128-Wordline-Layerwith 132MB/s Write Performance Featuring Circuit-Under-Array Technology”、2019IEEE International Solid-State Circuits Conference、2019.
发明内容
发明要解决的问题
最近，随着大容量化，半导体存储器的功耗降低变得越来越重要。在如上所述的现有技术中，在削减从存储单元读出数据的操作本身所消耗的功耗这一观点上尚有改善的余地。
本发明是鉴于上述课题而完成的，其目的在于，提供一种能够有效地降低从存储单元读出数据的操作的功耗的读出电路及存储***。
用于解决问题的手段
为了解决上述问题，本发明的一个方式的读出电路，从具有复数个位线的存储阵列读出数据，位线是电连接复数个存储单元的线状的布线部，其中，读出电路具有：第一放大部，具有读出线，在执行数据的读出操作时，经由读出线，对位线充电之后，在读出线上的传感器节点的电压中放大位线的电信号，读出线是与位线电连接的线状的布线部；以及第二放大部，输出判断信号，判断信号根据传感器节点的电压，对存储于连接位线且在执行数据的读出操作时选出的存储单元的数据进行判断而得到，第一放大部包括：第一开关元件，电连接于位线与读出线之间，根据位线的电信号进行导通/断开；以及第二开关元件，导通/断开电源与读出线之间的连接，第二开关元件根据来自具有第一电压的第一电源的供电对位线充电，第一开关元件根据来自具有第二电压的第二电源的供电进行导通/断开，第二电压高于第一电压。
或者，本发明的其他方式的存储***，具有：所述的读出电路；以及存储阵列，包括经由复数个位线与读出电路电连接的复数个所述存储单元。
发明的效果
根据上述一个方式或上述其他方式，在从与位线电连接的复数个存储单元中被选出的存储单元读出数据时，通过第一放大部，根据来自具有第一电压的第一电源的供电，经由读出线对位线进行充电。此外，由第一放大部在读出线上的读出节点处放大位线的电信号。进而，由第二放大部判断存储于根据读出节点的电压选出的存储单元的数据，并作为判断信号输出。此时，用于位线的充电的第一电源的电压低于用于导通/断开位线与读出线之间的连接的电源的电压，所以，能够在变为可判断存储单元的数据的存储状态前降低对位线进行充电时所消耗的功耗。其结果，能够有效地降低从存储单元读出数据的操作的功耗。
根据本发明，能够有效地降低从存储单元读出数据的操作的功耗。
附图说明
图1是表示本发明的优选的一实施方式的存储***即NAND闪存的概略结构的图。
图2是表示图1的存储阵列11和主电路部13a的结构的电路图。
图3是表示图1的开关电路13b的结构的电路图。
图4是表示数据的读出操作时的存储阵列11和主电路部13a中的各种电压信号的变化的时序图。
图5是表示数据的读出操作时的开关电路13b中的各种电压信号的变化的时序图。
图6是表示比较例的NAND闪存901的概略结构的图。
图7是表示图6的NAND闪存901的数据的读出操作时的存储阵列11和控制电路913的各种电压信号的变化的时序图。
具体实施方式
下面，参考附图对本发明的存储***的优选的实施方式进行详细说明。此外，在附图的说明中，对相同或相当部分施以相同标记，并省略重复说明。
如图1所示，作为本发明的优选的实施方式，存储***即NAND闪存1与外部存储控制器(未图示)相组合，从而用作存储数据的存储器件。NAND闪存1根据存储控制器的控制，来执行数据的读出操作和数据的写入操作。
NAND闪存1是一种在半导体芯片上安装了复数个晶体管(MOSFET：Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)而形成的半导体存储器，其包括存储阵列11、控制电路(读出电路)13、I/O电路(输入输出电路)15。所述存储阵列11、控制电路13和I/O电路15形成在同一半导体芯片上。
存储阵列11构成为：由晶体管(MOSFET)构成的复数个存储单元排列成二维阵列状，且存储阵列11具有在这些存储单元中分别存储二进制数据的功能。具体而言，存储单元通过控制电路13的写入操作，根据二进制数据的存储状态，能够将阈值电压设定为阈值电压高的状态和阈值电压低的状态的两个状态。该存储阵列11包括一维(线性)地排列有多个(例如，1024个)存储单元的多个(例如，约128000个)子阵列。
控制电路13是具有从存储阵列11读出数据的操作的功能和向存储阵列11写入数据的功能的电路部。详细地说，存储阵列11包括执行数据的读出操作和数据的写入操作的主电路部13a和用于切换对主电路部13a供电的路径的开关电路13b。
I/O电路15是具有在外部的存储控制器与控制电路13之间对经由通信总线(未图示)发送接收的控制信号和数据进行中继的功能的电路部。即，I/O电路15将从外部的存储控制器发送来的用于控制数据读出和数据写入的控制信号中继至控制电路13。另外，I/O电路15将执行数据的读出操作时从控制电路13输出的数据中继至外部的存储控制器，另一方面，从外部的存储控制器接收写入存储阵列11的数据，并将接收到的数据中继至控制电路13。
此外，NAND闪存1具有从外部接受电源供应(供电)的四个电源端子17a、17b、19a、19b。电源端子19a、19b与产生第一电压VDDQ的外部的第一电源相连接，电源端子19b被设定为接地电位VSSQ(＝0V)，电源端子19a被施加以电源端子19b的接地电位VSSQ为基准的第一电压VDDQ。虽然该第一电压VDDQ的值能够设定为任意值，但在本实施方式中其为1.2V。电源端子17a、17b与产生比第一电压VDDQ更高的第二电压VDD的第二电源相连接，电源端子17b设定为接地电位VSS(＝0V)，电源端子17a被施加以电源端子17b的接地电位VSS为基准的第二电压VDD。虽然该第二电压VDD的值能够设定为任意值，但在本实施方式中其为2.5V～3.3V范围内的值。
上述电源端子17a、17b是分别经由布线21a、21b与控制电路13电连接，并用于将第二电源的供电传递给控制电路13的端子。另外，上述电源端子19a经由两向分支的布线23a与控制电路13和I/O电路15二者电连接，电源端子19b经由布线23b与I/O电路15电连接。在这样的结构中，控制电路13和I/O电路15相对于第一电源并联，两个电路能够由第一电源同时供电。
在本实施方式中，因为内置有相较于控制电路13驱动电压低且操作快的晶体管，所以，I/O电路15构成为通过电压较低的第一电源的供电来进行操作。与此相对，控制电路13为了保持从存储阵列11读出数据的操作的可靠性，在执行读出操作时，在来自第一电源的供电与来自电压较高的第二电源的供电之间进行切换，并且，执行操作(将在后面详细叙述)。
参考图2和图3，对NAND闪存1的主要部分的详细结构进行说明。图2是表示存储阵列11和控制电路13的主电路部13a的结构的电路图，图3是表示控制电路13的开关电路13b的结构的电路图。
如图2所示，存储阵列11具有：复数个子阵列25，所述子阵列25包括：复数个一维排列的存储单元MC；作为电连接所述复数个存储单元MC的线状布线部的位线BL。所述复数个子阵列25构成为：由位线BL连接的复数个存储单元MC沿同一方向排列，其结果，复数个存储单元被二维排列。在构成存储阵列11的各个存储单元MC中，源极被设定为接地电位，漏极与位线BL电连接。此外，位线BL与复数个存储单元MC一起形成在半导体芯片上，必然具有有限大小的寄生电容CBL。该寄生电容CBL的大小例如为几pF数量级。
另外，各个子阵列25中的一个存储单元MC的栅极与其他子阵列25的相邻的存储单元MC的栅极一起电连接至字线WL，所述字线WL是沿着与位线BL交叉的方向线状延伸的布线部。设置该字线WL用来传递正电位的选择信号VWL，所述正电位的选择信号VWL用于在执行数据的读出操作时选择各个子阵列25中的一个存储单元MC。即，经由字线WL将正电位的选择信号VWL施加至栅极的存储单元MC，在存储二进制数据中的“1”且阈值电压低的状态下切换为导通，在存储二进制数据中的“0”且阈值电压高的状态下保持断开。
主电路部13a是与复数个子阵列25的位线BL的端部电连接，并用于从由选择信号VWL选择的复数个存储单元MC读出数据的电路部。即，主电路部13a针对复数个子阵列25的每一个具有复数个子电路部27。各个子电路部27包括：线状布线部即读出线RL；放大部(第一放大部)33，其包括开关元件29(第一开关元件)和开关元件31(第二开关元件)；逆变器35(第二放大部)。此外，读出线RL与位线BL同样地形成在半导体芯片上，必然具有有限大小的寄生电容CSN。其中，因为读出线RL的长度短于位线BL，所以，寄生电容CSN的大小(F)远小于寄生电容CBL的大小(F)，例如，少一位数以上。
开关元件29是N沟道型MOSFET，读出线RL的一端经由该开关元件29与位线BL的端部电连接。具体而言，开关元件29的源极与位线BL的端部电连接，其漏极与读出线RL的一端部电连接。开关元件31是P沟道型MOSFET，其漏极与位线BL上的接点即传感器节点SN电连接，其源极经由开关电路13b与选自第一电源或第二电源的电源电连接。
该开关元件29构成为：在执行数据的读出操作时，向栅极施加正电位的控制信号PASS，并且，开关元件29根据位线BL的电位进行操作以进行导通/断开。根据来自具有第二电压VDD的第二电源的供电，对开关元件29的栅极施加控制信号PASS。此处，所谓“开关元件29的导通/断开”更具体地是指以下内容。“导通”表示，在数据“1”的存储单元MC与位线BL连接的状态下，开关元件29使电流IBL1流动的状态；“断开”表示，在数据“0”的存储单元MC与位线BL连接的状态下，开关元件29使电流IBL0流动的状态。此处，电流IBL1大于电流IBL0。电流IBL1与字线WL、位线BL、读出线RL的电压达到稳定状态时数据“1”的存储单元MC流过的电流Icell1相等。电流IBL0与字线WL、位线BL、读出线RL的电压达到稳定状态时数据“0”的存储单元MC流过的电流Icell0相等。此处，电流Icell1大于电流Icell0。另外，开关元件31构成为：在执行数据的读出操作时，对栅极施加控制信号PREB，并且，操作开关元件31以导通/断开第一电源或第二电源与读出线RL之间的连接。
通过所述开关元件29、31的功能，当在数据的读出操作开始后设定控制信号PASS为正电位，且设定控制信号PREB为低于开关元件31的源极电位低的低电位时，开关元件29、31导通，经由开关元件31、读出线RL、开关元件29向读出线RL和位线BL供给充电电流(放大部33的充电功能)。然后，当保持控制信号PASS为正电位，且设定控制信号PREB为接近开关元件31的源极电位的高电位时，开关元件31断开，在读出线RL上的传感器节点SN中放大位线BL的电位(电信号)(放大部33的放大功能)。换言之，放大部33具有放大与流向位线BL的存储单元MC的数据对应的电流IBL1或电流IBL0(电信号)的功能。
具体而言，设定该阈值电压和控制信号PASS的电位，以使得开关元件29根据与位线BL连接的存储单元MC的数据的存储状态而对应变化的位线BL的电位进行导通/断开。更详细地说，若所选择的存储单元MC中存储有数据“0”，则该存储单元MC被断开，在此状态下，开关元件29作为源极跟随器进行操作，执行导通直至通过充电达到从控制信号PASS减去阈值电压而得到的电位(例如，0.5V)，在达到该电压的时刻断开位线BL。由此，位线BL的电位VBL稳定在从控制信号PASS减去阈值电压后得到的电位。另一方面，若所选择存储单元MC中存储有数据“1”，则导通该存储单元MC，在此状态下，因为通过充电电流流过存储单元MC，位线BL的电位VBL稳定在从控制信号PASS减去阈值电压后得到的电位以下的电位(例如，0.4V)，所以，开关元件29保持导通状态。
另外，操作开关元件29、31，以在利用上述功能将位线BL的电位稳定在两种电位的时刻，设定控制信号PREB为高电位时，放大位线BL的电位VBL。即，当位线BL的电位VBL稳定在高电位时，开关元件29、31断开，通过保持蓄积于读出线RL的寄生电容CSN的电荷，能够将传感器节点SN的电位VSN保持在高电位(例如，2V)。另一方面，当位线BL的电位VBL稳定在低电位时，开关元件29导通，开关元件31断开，蓄积于读出线RL的寄生电容CSN的电荷经由位线BL放电，从而，传感器节点SN的电位VSN降低至低电位(例如，0.4V)。
将逆变器35的输入与读出线RL的另外一端部电连接，感测(检测)读出线RL上的传感器节点SN的电位VSN，并将该电位VSN与规定的阈值电压进行比较，从而，判断与位线BL连接的存储单元MC所存储的数据，所述位线BL与逆变器35所属的子电路部27相对应。并且，逆变器35输出表示判断结果的数据信号(判断信号)DOUT。即，若传感器节点SN的电位VSN高(例如，2V)，则逆变器35判断为比规定的阈值电压(例如，1.2V)高，并输出表示数据“0”的低电平(例如，0V)的数据信号DOUT。另一方面，若传感器节点SN的电位VSN低(例如，0.4V)，则逆变器35判断为比规定的阈值电压(例如，1.2V)低，并输出表示数据“1”的高电平(例如，2V)的数据信号DOUT。此时，在将所输入的控制信号SNS设置为表示使能状态的高电平的时刻，逆变器35启动上述判断操作，具体而言，在将控制信号PREB设定为高电位且开关元件31被断开后的时刻，启动判断操作。
参考图3，对控制电路13的开关电路13b的功能进行说明。
开关电路13b具有在第一电源与第二电源之间对施加至源极以驱动主电路部13a的开关元件31的切换电位VDDBL的供给源进行切换的功能。开关电路13b具有：供电线PL1，其与开关元件31的源极电连接；供电线PL2，其用于向控制电路13内的除开关元件31之外的元件供电；线性调节器41，其经由电源端子17a与第二电源电连接，将第二电压转换为规定的电压并输出；开关电路43，经由电源端子19a与第一电源电连接，对第一电源的输出、线性调节器41的输出、供电线PL1之间的连接进行切换。
线性调节器41包括：从第二电源提供第二电压VDD的输入端子45；误差放大器47；控制用晶体管49；电阻元件R1、R2。控制用晶体管49是P沟道型MOSFET，其源极与输入端子45连接，其栅极与误差放大器47的输出连接，其漏极构成线性调节器41的输出端子。电阻元件R1、R2串联连接于控制用晶体管49的漏极与接地之间，并生成对线性调节器41的输出电压进行分压而得到的电压。误差放大器47是差分放大器，向其反相输入输入预先设定的参考电压Vref，并向其正相输入连接两个电阻元件R1、R2之间的节点。该误差放大器47对控制用晶体管49的导通电阻进行控制，以使线性调节器41的输出电压VDDR成为由参考电压Vref设定的规定的电压(例如，2.0V)。该线性调节器41的输出与供电线PL2电连接，并且，经由开关电路43与供电线PL1电连接。
开关电路43包括：从第一电源供给第一电压VDDQ的输入端子55；N沟道型MOSFET即开关元件51、53。开关元件51具有根据控制信号φ2对输入端子55与供电线PL1之间的连接进行导通/断开的功能，并且，其漏极与输入端子55电连接，其源极与供电线PL1电连接，其栅极被施加控制信号φ2。开关元件53具有根据控制信号φ1对线性调节器41的输出与供电线PL1之间的连接进行导通/断开的功能，并且，其漏极与线性调节器41的输出电连接，其源极与供电线PL1电连接，其栅极被施加控制信号φ1。
接着，参考图4和图5，对执行数据的读出操作时NAND闪存1的操作顺序进行说明。图4是表示执行数据的读出操作时存储阵列11和主电路部13a中的各种电压信号的变化的时序图，图4的(a)部分表示电位VDDBL的时间变化，图4的(b)部分表示选择信号VWL的时间变化，图4的(c)部分表示控制信号PASS的时间变化，图4的(d)部分表示控制信号PREB的时间变化，图4的(e)部分表示电位VBL的时间变化，图4的(f)部分表示电位VSN的时间变化，图4的(g)部分表示控制信号SNS的时间变化，图4的(h)部分表示数据信号DOUT的时间变化。图5是表示执行数据的读出操作时开关电路13b中的各种电压信号的变化的时序图，图5的(a)部分开示控制信号φ1的时间变化，图5的(b)部分表示控制信号φ2的时间变化，图5的(c)部分表示电位VDDBL的时间变化。
如图4所示，在数据读出操作开始后的初期，通过操作开关电路13b，将电位VDDBL设定为第一电压VDDQ即1.2V(图4的(a)部分)，在控制信号PASS、PREB保持低电位的状态下(图4的(c)部分和(d)部分)，随后选择信号VWL从0V上升至1V，从而，选择存储单元MC(图4的(b)部分)。然后，控制信号PASS上升至高电位，从而，使主电路部13a的充电功能有效化，位线BL的电位VBL上升至与所选择的存储单元MC的数据的存储状态对应的两种电位(0.5V或0.4V)(图4的(e)部分)。此处，根据来自具有第二电压VDD的第二电源的供电，生成控制信号PASS，将其高电位设定为比第一电压VDDQ更高。接着，在使位线BL电位VBL稳定化的时刻，通过操作开关电路13b，电位VDDBL从第一电压VDDQ即1.2V上升至线性调节器41的输出电压VDDR即2V，由此，传感器节点SN的电位VSN也上升至输出电压VDDR即2V(图4的(f)部分)。并且，随后将控制信号PREB设定为高电位，从而，使主电路部13a的放大功能有效化，将传感器节点SN的电位VSN放大至与位线BL的电位VBL对应的两种电位(2V或0.4V)。接着，在将控制信号SNS设定为高电平的时刻，在主电路部13a中感测传感器节点SN的电位VSN，输出表示存储单元MC的数据的存储状态的数据信号DOUT(图4的(g)部分和(h)部分)。通过这样的操作，存储单元MC的数据的存储状态所引起的电位VBL的差ΔVBL(本实施方式中为0.1V)利用主电路部13a的放大功能，放大至传感器节点SN的两种电位VSN的差ΔVSN(在本实施方式中为1.6V)，由此，感测范围(sense margin)变大。其中，主电路部13a构成为具有满足ΔVBL＜ΔVSN的关系的放大功能即可。
如图5所示，在数据读出操作开始后的初期，将控制信号φ1设定为低电平(0V)，且将控制信号φ2设定为高电平(VDD)，由此，第一电压VDDQ作为电位VDDBL被供给至主电路部13a的开关元件31。然后，在利用充电使位线BL的电位VBL稳定化的时刻，将控制信号φ1设定为高电平(VDD)，并且，控制信号φ2设定为低电平(0V)，由此，将基于第二电压VDD的电压VDDR作为电位VDDBL供给至主电路部13a的开关元件31。然后，在数据读出操作完成时，使控制信号φ1、φ2恢复初始状态。
接着，对上述实施方式的NAND闪存1的作用效果进行说明。
根据本实施方式的控制电路13，当从选自与位线BL电连接的复数个存储单元MC的存储单元MC读出数据时，首先利用放大部33，根据来自具有第一电压VDDQ的第一电源的供电，经由读出线RL对位线BL充电。然后，利用放大部33，根据来自具有高于第一电压的第二电压VDD的第二电源的供电，在读出线RL上的传感器节点SN放大位线BL的电位VBL。并且，利用逆变器35，判断存储于根据传感器节点SN的电位VSN选出的存储单元MC的数据，从而，将判断结果作为数据信号DOUT输出。由此，能够在变为可判断存储单元MC的数据的存储状态之前降低对位线BL充电时所消耗的功耗，并且，能够利用充分的驱动电压放大位线BL充电后的电位VBL，其结果，能够实现数据读出操作的稳定化。即，能够将传感器节点SN的电位VSN放大为具有与数据的存储状态对应的大电位差的两个电压，并使以此为基础的逆变器35利用阈值进行的判断操作稳定化。其结果，能够提高从存储单元MC读出数据的操作的可靠性，并且能够有效地降低该读出操作的功耗。
此处，在本实施方式中，将读出线RL的寄生电容CSN设定为比位线BL的寄生电容CBL小一位数。在该情况下，能够根据第一电压VDDQ的降低，有效地减少在控制电路13中对位线BL充电时的功耗。其结果，能够更有效地降低控制电路13的数据的读出操作的功耗。
将本实施方式的功耗的降低效果与比较例进行比较并进行评价。图6是表示比较例的NAND闪存901的概略结构的图，图7是表示NAND闪存901的执行数据的读出操作时的存储阵列11和控制电路913的各种电压信号的变化的时序图，图7的(a)部分表示电位VDDBL的时间变化，图7的(b)部分表示选择信号VWL的时间变化，图7的(c)部分表示控制信号PASS的时间变化，图7的(d)部分表示控制信号PREB的时间变化，图7的(e)部分表示电位VBL的时间变化，图7的(f)部分表示电位VSN的时间变化，图7的(g)部分表示控制信号SNS的时间变化，图7的(h)部分表示数据信号DOUT的时间变化。实施方式的NAND闪存1与比较例的NAND闪存901的区别在于，电源端子19a经由布线923a仅与I/O电路15电连接，仅I/O电路15由第一电源供电。在这样的结构的比较例中，在执行数据的读出操作时，根据第二电源的供电，利用输出电压VDDR即2V的电压对位线BL充电(图7的(a)部分)，将传感器节点SN的电位VSN保持在输出电压VDDR即2V的电压直至电位VBL的放大功能发挥作用。
在本实施方式与上述比较例中，假设寄生电容CBL＝3pF、寄生电容CSN＝0.1pF、第一电压VDDQ＝1.2V、第二电压VDD＝3V，则当数据读出对象存储单元MC的数据存储状态为“1”，且数据的读出操作完成时，对数据的读出操作的一个循环的能量消耗进行评价，直至传感器节点SN的电位VSN恢复至初始状态的电压。通常，利用充电电荷量乘以电源的供给电压得到的值，对与寄生电容的充电相关的能量消耗进行评价。在比较例中，位线BL的充电所需能量消耗EBL计算为：EBL＝3pF×0.5V×3V＝4.5pJ，读取线RL的充电所需能量消耗ESN计算为：ESN＝0.1pF×1.6V×3V＝0.48pJ，计算得出总能量消耗E为：E＝5.0pJ。另一方面，在本实施方式中，位线BL的充电所需能量消耗EBL计算为：EBL＝3pF×0.5V×1.2V＝1.8pJ，读取线RL的充电所需能量消耗ESN计算为：ESN＝0.1[pF]×(0.8V×3V+0.8V×1.2V)＝0.34pJ，计算得出总能量消耗E为：E＝2.1pJ。由上述计算结果可知，在本实施方式中，与比较例相比，能够得到约60％的能量降低效果，预估包括字线在内整体的能量消耗的降低效果为30％左右。
另外，放大部33包括开关元件29和开关元件31，操作逆变器35以感测断开开关元件29后的时刻的传感器节点SN的电位VSN。根据该结构，能够操作放大部33，以使得对位线BL充电时，充电直至位线BL的电位VBL达到预定值，并且，能够操作逆变器35，以使得在停止对读出线RL供电的状态下，感测传感器节点SN的电位VSN。其结果，在变为能够判断存储单元MC的数据的存储状态的状态前，能够对位线BL进行充电，并能够基于之后对位线BL的电压进行放大得到的电位VSN来稳定地判断存储单元MC的数据。
此外，开关元件29构成为：根据与存储单元MC的数据的存储状态对应变化的位线BL的电压而导通/断开，所述存储单元MC在放大部33进行充电时与所述位线BL连接。即，执行数据的读出操作时，对开关元件29的栅极施加位线BL充电时的电压加上阈值电压得到的值的电压。若具备这样的结构，则在变为能够判断存储单元MC的数据的存储状态之前，能够对位线BL进行充电，并且，之后，能够在读出线RL上的传感器节点SN放大位线BL的电压。其结果，能够实现数据的读出操作的稳定化。
此外，控制电路13还具有开关电路13b，所述开关电路13b能够切换与放大部33连接的供电线PL1与第一电源和第二电源之间的连接。在该情况下，能够使用开关电路13b，在第一电源和第二电源之间切换对放大部33供电的电源。其结果，能够以简单的电路结构降低控制电路13的数据的读出操作中的功耗。
上述开关电路13b优选包括：线性调节器41，其与第二电源连接，将第二电压VDD转换为规定的电压VDDR并输出；开关元件51、53，其切换第一电源的输出和线性调节器41的输出与供电线PL1之间的连接。若采用这样的结构，则能够使用开关电路13b，在第一电源和第二电源之间切换对放大部33供电的电源，并能够将第二电源的第二电压VDD转换为规定的电压VDDR进行供电。其结果，能够通过简单的电路结构，降低控制电路13的数据的读出操作中的功耗，并能够实现数据读出操作的稳定化。
本发明并不限于上述实施方式。能够对上述实施方式的结构进行各种改变。
上述实施方式并不仅限于在存储单元MC中存储二进制(一位)数据，也可以操作以存储多值(二位以上)的数据。
另外，在上述实施方式中，关于存储单元MC中的稳定电流，设置数据为“1”时的电流Icell1大于数据为“0”时的电流Icell0，但也可以设置电流Icell1小于电流Icell0。
另外，上述实施方式的NAND闪存1可以在控制电路13上，取代与I/O电路15共用的第一电源，而另行连接电压比第二电压VDD低，且比位线BL的数据能够判断的电压(在本实施方式中为0.5V)高的电源。
另外，在图4所示的控制顺序中，也可以进行控制，以在位线BL的充电完成之前的时刻，将开关电路13b的电位VDDBL从第一电压VDDQ切换为输出电压VDDR。
另外，控制电路13也可以在数据的写入操作中执行上述数据的读出操作。也就是说，作为用于在向存储单元MC写入数据的操作完成之后验证写入操作的验证器的操作，控制电路13执行与上述数据读取操作同样的操作。在该情况下，控制电路13中能够进一步削减功耗。
此外，在图4所示的控制顺序中，控制电路13不必在两个电源之间切换电位VDDBL的供给源，也可以进行控制，以在数据的读出操作中，恒定地设置电位VDDBL为第一电压VDDQ。即便这样，也能够有效地降低读出操作中的功耗。
此处，在上述实施方式中，优选第一放大部在对位线充电后，以来自第二电源的供电为基础，放大位线的电信号。此外，此处所说的“对位线充电后”，还包括在进行位线充电期间，中途从第一电源的供电变化为从第二电源供电。
在该情况下，在从与位线电连接的复数个存储单元中选出的存储单元读出数据时，通过第一放大部，以来自具有第一电压的第一电源的供电为基础，经由读出线，对位线进行充电。然后，通过第一放大部，以来自具有高于第一电压高的第二电压的第二电源的供电为基础，在读出线上的传感器节点放大位线的电信号。进而，利用第二放大部，判断存储于以传感器节点的电压为基础选出的存储单元的数据，并将其作为判断信号输出。由此，在变为能够判断存储单元的数据的存储状态的状态之前，能够降低对位线进行充电时所消耗的功耗，并且，能够通过充分的驱动电压来放大位线充电后的电压，因此，还能够实现数据的读出操作的稳定化。其结果，能够提高从存储单元读出数据的操作的可靠性，并能够有效地降低该读出操作中的功耗。
另外，在上述实施方式中，优选读出线的寄生电容小于位线的寄生电容。在该情况下，能够根据第一电压的降低，有效地降低读出电路中位线充电时的功耗。其结果，能够更有效地降低读出电路的数据的读出操作中的功耗。
另外，在上述实施方式中，优选第二开关元件导通/断开第一电源或第二电源与读出线之间的连接，第二放大部感测第二开关元件断开后的时刻的传感器节点的电压。根据这样结构，能够操作第一放大部，以在对位线充电时，进行充电直至位线的电信号达到规定值，并能够操作第二放大部，以在停止对读出线供电的状态下，感测传感器节点的电压。其结果，在变为能够判断存储单元的数据的存储状态之前能够对位线充电，并且，随后，能够以放大位线的电信号得到的电压为基础，稳定地判断存储单元的数据。
另外，在上述实施方式中，优选第一开关元件构成为：在由第一放大部充电时，根据与位线连接的存储单元的数据的存储状态对应变化的位线的电信号来进行导通/断开。若具备这样的结构，在变为能够判断存储单元的数据的存储状态之前能够对位线进行充电，并且，随后，能够在读出线上的传感器节点放大位线的电信号。其结果，能够实现数据的读出操作的稳定化。
另外，在上述实施方式中，优选还具备开关电路，所述开关电路对与第一放大部连接的供电线与第一电源和第二电源之间的连接进行切换。在该情况下，能够使用开关电路，在第一电源与第二电源之间切换对第一放大部供电的电源。其结果，能够以简单的电路结构降低读出电路的数据的读出操作中的功耗。
另外，在上述实施方式中，开关电路优选包括：线性调节器，其与第二电源连接，将第二电压转换为规定的电压并输出；开关元件，其切换第一电源的输出和线性调节器的输出与供电线之间的连接。根据这样的结构，能够使用开关电路，在第一电源与第二电源之间切换对第一放大部供电的电源，并能够将第二电源的电压转换为规定的电压来供电。其结果，能够以简单的电路结构降低读出电路的数据的读出操作中的功耗，并能够实现数据读出操作的稳定化。
附图标记说明
1NAND闪存(存储***)
11内存阵列
13控制电路(读出电路)
13a 主电路部
13b 开关电路
29开关元件(第一开关元件)
31开关元件(第二开关元件)33放大部(第一放大部)35逆变器(第二放大部)41 线性调节器
43 开关电路51、53 开关元件BL 位线CBL、CSN寄生电容C 存储单元SN 传感器节点PL1供电线、RL读取线。

Claims (8)

1.一种读出电路，从具有复数个位线的存储阵列读出数据，所述位线是电连接复数个存储单元的线状的布线部，其中，
所述读出电路具有：
第一放大部，具有读出线，在执行所述数据的读出操作时，经由所述读出线对所述位线充电之后，在所述读出线上的传感器节点的电压中放大所述位线的电信号，所述读出线是与所述位线电连接的线状的布线部；以及
第二放大部，输出判断信号，所述判断信号是根据所述传感器节点的电压，对存储于连接所述位线且在执行所述数据的读出操作时选出的所述存储单元的数据进行判断而得到的，
所述第一放大部包括：
第一开关元件，电连接于所述位线与读出线之间，根据位线的电信号进行导通/断开；以及
第二开关元件，导通/断开电源与所述读出线之间的连接，
所述第二开关元件根据来自具有第一电压的第一电源的供电对所述位线充电，
所述第一开关元件根据来自具有第二电压的第二电源的供电进行导通/断开，所述第二电压高于所述第一电压。
2.根据权利要求1所述的读出电路，其中，
所述第一放大部在对所述位线充电之后，根据来自所述第二电源的供电，放大所述位线的电信号。
3.根据权利要求1所述的读出电路，其中，
所述读出线的寄生电容小于所述位线的寄生电容。
4.根据权利要求2所述的读出电路，其中，
所述第二开关元件导通/断开所述第一电源或第二电源与所述读出线之间的连接，
所述第二放大部感测所述第二开关元件断开后的时刻的所述传感器节点的电压。
5.根据权利要求1所述的读出电路，其中，
所述第一开关元件根据与在所述第一放大部进行充电时与所述位线连接的所述存储单元的数据的存储状态对应地变化的所述位线的电信号来进行导通/断开。
6.根据权利要求1至5中任一项所述的读出电路，其中，
还具有：
供电线，与所述第一放大部连接；以及
开关电路，切换与所述第一电源以及所述第二电源之间的连接。
7.根据权利要求6所述的读出电路，其中，
所述开关电路包括：
线性调节器，与所述第二电源连接，将所述第二电压转换为规定的电压并进行输出；以及
开关元件，切换所述第一电源的输出和所述线性调节器的输出与所述供电线之间的连接。
8.一种存储***，其中，
具有：
权利要求1至5中任一项所述的读出电路；以及
所述存储阵列，包括经由复数个所述位线与所述读出电路电连接的复数个所述存储单元。
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* Cited by examiner, † Cited by third party
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JPH09185890A (ja) * 1996-01-08 1997-07-15 Hitachi Ltd 強誘電体記憶装置
JP3688232B2 (ja) * 2001-09-04 2005-08-24 松下電器産業株式会社 強誘電体記憶装置
JP2004362695A (ja) 2003-06-05 2004-12-24 Renesas Technology Corp 半導体記憶装置
JP5603043B2 (ja) * 2009-09-15 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及び半導体装置を含む情報処理システム
JP2011076678A (ja) 2009-09-30 2011-04-14 Toshiba Corp 不揮発性半導体記憶装置
KR102123056B1 (ko) * 2013-08-30 2020-06-15 삼성전자주식회사 듀얼 파워 라인을 구비하는 에스램 및 그것의 비트 라인 프리차지 방법

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