CN117457654A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底；在衬底的顶部形成凸立的第一沟道层，第一沟道层露出衬底的部分顶面；在第一沟道层露出的衬底顶面形成第二沟道层，第二沟道层的顶面与第一沟道层的顶面相齐平；对第一沟道层和第二沟道层进行图形化，形成凸立于衬底上的鳍部。本发明先形成凸立的第一沟道层，易于使形成的第一沟道层的侧壁与衬底的顶面相垂直，降低了第一沟道层的侧壁出现弓型状的概率，即易于使第一沟道层的形状呈方形，这相应也提高了第二沟道层的侧壁层垂直度，使得第一沟道层和第二沟道层的界面平整度较高，后续对第一沟道层和第二沟道层进行图形化形成鳍部的过程中，提高了鳍部形状的均一性，从而提高了半导体结构的性能。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
现有技术中为了克服短沟道效应，促进半导体技术的发展，不同器件之间采用不同材料的沟道，以满足各自性能的需求，例如，通过将沟道材料换成了锗化硅(SiGe)材料，由于锗化硅材料具有高的空穴迁移率，通常是硅(Si)材料的空穴迁移率的6～25倍，因此通过将锗化硅材料作为沟道区的材料，就可以大大提高器件的性能。
然而，现有技术的硅锗材料沟道的晶体管仍存在诸多问题
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；第一沟道层，凸立于所述衬底的顶部，所述第一沟道层的材料与所述衬底的材料不同；凹槽，位于所述第一沟道层露出的所述衬底上，且所述凹槽露出所述第一沟道层的侧壁；第二沟道层，位于所述凹槽中，且所述第二沟道层的顶部与所述第一沟道层的顶部相齐平，所述第二沟道层的材料与所述衬底的材料相同。
相应的，本发明还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底的顶部形成凸立的第一沟道层，所述第一沟道层露出所述衬底的部分顶面；在所述第一沟道层露出的所述衬底顶面形成第二沟道层，所述第二沟道层的顶面与所述第一沟道层的顶面相齐平；对所述第一沟道层和第二沟道层进行图形化，形成凸立于所述衬底上的鳍部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，提供衬底，在所述衬底的顶部形成凸立的第一沟道层，再在第一沟道层露出的衬底顶面形成第二沟道层，相较于现有先形成厚度较大的衬底，并将部分厚度的衬底作为第二沟道层，随后在衬底中形成凹槽，再在凹槽中形成第一沟道层的方案，本发明实施例在衬底的顶部形成凸立的第一沟道层的过程中，利用形成所述第一沟道层的材料与衬底之间的刻蚀选择比，易于使形成的所述第一沟道层的侧壁与所述衬底的顶面相垂直，降低了所述第一沟道层的侧壁出现弓型状的概率，即易于使所述第一沟道层的形状呈方形，这相应也提高了第二沟道层的侧壁层垂直度，使得第一沟道层和第二沟道层的界面平整度较高，后续对所述第一沟道层和第二沟道层进行图形化形成鳍部的过程中，提高了所述鳍部形状的均一性，从而提高了所述半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4是本发明半导体结构一实施例中对应的结构示意图；
图5至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10包括用于形成第一型晶体管的第一区10A和用于形成第二型晶体管的第二区10B，部分厚度的基底10作为衬底20，位于衬底20上方的剩余厚度的基底10作为第一沟道层30。
参考图2，在所述第二区10B的所述第一沟道层30中形成凹槽40。
参考图3，在所述凹槽40中形成第二沟道层11，且所述第二沟道层11的顶部与所述第一沟道层30的顶部相齐平。
经研究发现，受刻蚀设备的性能限制，在所述第一沟道层30中形成凹槽40的过程中，所述凹槽40的侧壁与底部的形貌质量不易控制，增大了所述凹槽40侧壁出现弓形状(如图3中虚线圈中所示)的概率，相应的，后续在所述凹槽40中形成第二沟道层11的过程中，增大了所述第二沟道层11出现在所述第一区10A中的概率，从而影响了所述半导体结构的性能，同时，所述凹槽40的侧壁与底部的形貌质量不易控制，导致所述第二沟道层11与第一沟道层30的形状呈不规则状，相应的，在后续图形化所述第一沟道层30和第二沟道层11形成鳍部的过程中，增大了所述目标图形形状不均一的概率，从而影响了所述半导体的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底的顶部形成凸立的第一沟道层，所述第一沟道层露出所述衬底的部分顶面；在所述第一沟道层露出的所述衬底顶面形成第二沟道层，所述第二沟道层的顶面与所述第一沟道层的顶面相齐平；对所述第一沟道层和第二沟道层进行图形化，形成凸立于所述衬底上的鳍部。
本发明实施例提供的形成方法中，在衬底的顶部形成凸立的第一沟道层的过程中，利用形成所述第一沟道层的材料与衬底之间的刻蚀选择比，易于使形成的所述第一沟道层的侧壁与所述衬底的顶面相垂直，降低了所述第一沟道层的侧壁出现弓型状的概率，即易于使所述第一沟道层的形状呈方形，这相应也提高了第二沟道层的侧壁层垂直度，使得第一沟道层和第二沟道层的界面平整度较高，后续对所述第一沟道层和第二沟道层进行图形化形成鳍部的过程中，提高了所述鳍部形状的均一性，从而提高了所述半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4是本发明半导体结构一实施例中对应的结构示意图。
所述半导体结构包括：衬底200；第一沟道层203，凸立于所述衬底200的顶部，所述第一沟道层203的材料与所述衬底200的材料不同；凹槽(未标示)，位于所述第一沟道层203露出的所述衬底200上，且所述凹槽露出所述第一沟道层203的侧壁；第二沟道层213，位于所述凹槽中，且所述第二沟道层213的顶部与所述第一沟道层203的顶部相齐平，所述第二沟道层213的材料与所述衬底200的材料相同。
所述衬底200为后续的工艺制程提供工艺平台。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述衬底200包括用于形成第一型晶体管的区域和用于形成第二型晶体管的区域。本实施例中，所述第一型晶体管为NMOS晶体管，所述第二型晶体管为PMOS晶体管。在另一些实施例中，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。
需要说明的是，在所述第一沟道层的203的形成工艺中，利用形成所述第一沟道层203的材料与衬底200之间的刻蚀选择比，易于使形成的所述第一沟道层203的侧壁与所述衬底200的顶面相垂直，降低了所述第一沟道层203的侧壁出现弓型状的概率，即易于使所述第一沟道层203的形状呈方形，这相应也提高了所述第二沟道层的侧壁层垂直度，使得第一沟道层203和第二沟道层213的界面平整度较高，对所述第一沟道层203和第二沟道层213进行图形化形成鳍部的过程中，提高了所述鳍部形状的均一性，从而提高了所述半导体结构的性能。
作为一种示例，所述第一沟道层203用于作为形成PMOS晶体管的鳍部的材料层。
因此，本实施例中，所述第一沟道层203的材料包括锗化硅。在其他实施例中，第一沟道层的材料也可以为锗。
具体地，所述第一沟道层203用于作为形成PMOS晶体管的鳍部的材料层，所述第一沟道层203的材料为锗化硅或锗，即形成PMOS晶体管的鳍部的材料选择锗化硅或锗，有利于提高PMOS晶体管的性能，即提高PMOS晶体管的载流子迁移率。
还需要说明的是，凸立指的是所述第一沟道层203之间相互分立。
所述凹槽为第二沟道层213提供空间位置。
作为一种示例，所述第二沟道层213用于作为形成NMOS晶体管的鳍部的材料层。
本实施例中，所述第二沟道层213的材料包括硅。
具体地，所述第二沟道层213用于为NMOS晶体管提供鳍部，所述第二沟道层213的材料为硅，对NMOS晶体管采用Si沟道技术，有利于提高NMOS晶体管的性能，即提高NMOS晶体管的载流子迁移率。
本实施例中，所述半导体结构还包括：阻挡层210，位于所述第一沟道层和第二沟道层之间。
在所述第二沟道层213的形成工艺中，所述阻挡层210降低了形成所述第二沟道层213的材料与所述第一沟道层203相接触的概率，相应的，也就降低了所述第一沟道层203材料中的原子向第二沟道层213中扩散的概率，使后续通过所述第二沟道层213形成的鳍部中的载流子迁移率得到提高，从而提高了所述半导体结构的性能。
本实施例中，所述阻挡层210的材料包括氧化硅。
具体地，氧化硅材料具有阻挡第一沟道层203材料中的原子(例如，锗原子)向第二沟道层213中扩散的作用，同时，在所述第二沟道层213的形成工艺中，氧化硅材料为形成第二沟道层213提供了较好的生长环境，提高了所述第二沟道层213的形成质量，从而提高了所述半导体结构的性能。
需要说明的是，所述阻挡层210的厚度不易过大，也不过小。如果所述阻挡层210的厚度过小，在所述第二沟道层213的形成工艺中，增大了所述第一沟道层203材料中的原子(例如，锗原子)向第二沟道层213中扩散的概率，使后续通过所述第二沟道层形成的鳍部中的载流子迁移率大大降低，从而影响了所述半导体结构的性能；如果所述阻挡层210的厚度过大，在去除所述阻挡层210的过程中，增大了去除所述阻挡层210的难度，降低了工艺效率，增大了工艺成本。为此，本实施例中，所述阻挡层210的厚度为5纳米至15纳米。
图5至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供衬底100。
所述衬底100为后续的工艺制程提供工艺平台。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述衬底100包括用于形成第一型晶体管的区域和用于形成第二型晶体管的区域。本实施例中，所述第一型晶体管为NMOS晶体管，所述第二型晶体管为PMOS晶体管。在另一些实施例中，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。
参考图6至图8，在所述衬底100的顶部形成凸立的第一沟道层103，所述第一沟道层103露出所述衬底100的部分顶面。
具体地，在衬底100的顶部形成凸立的第一沟道层103的过程中，利用形成所述第一沟道层103的材料与衬底100之间的刻蚀选择比，易于使形成的所述第一沟道层103的侧壁与所述衬底100的顶面相垂直，降低了所述第一沟道层103的侧壁出现弓型状的概率，即易于使所述第一沟道层103的形状呈方形，这相应也提高了后续形成的第二沟道层的侧壁层垂直度，使得第一沟道层103和第二沟道层的界面平整度较高，后续对所述第一沟道层103和第二沟道层进行图形化形成鳍部的过程中，提高了所述鳍部形状的均一性，从而提高了所述半导体结构的性能。
需要说明的是，所述第一沟道层103用于作为后续进行图形化形成鳍部的材料层，作为一种示例，所述第一沟道层103用于作为形成PMOS晶体管的鳍部的材料层。
因此，本实施例中，所述第一沟道层103的材料包括锗化硅。在其他实施例中，第一沟道层的材料也可以为锗。
具体地，所述第一沟道层103用于作为形成PMOS晶体管的鳍部的材料层，所述第一沟道层103的材料为锗化硅或锗，即形成PMOS晶体管的鳍部的材料选择锗化硅或锗，有利于提高PMOS晶体管的性能，即提高PMOS晶体管的载流子迁移率。
还需要说明的是，在所述衬底100的顶部形成凸立的第一沟道层103的过程中，凸立指的是所述第一沟道层103之间相互分立。
本实施例中，在所述衬底100的顶部形成凸立的所述第一沟道层103的步骤包括：在所述衬底100的顶部形成第一沟道材料层101；在所述第一沟道材料层101的顶部形成分立的硬掩膜层102；以所述硬掩膜层102为掩膜，对所述第一沟道材料层101进行图形化处理，在所述衬底100的顶部形成第一沟道层103。
本实施例中，以所述硬掩膜层102为掩膜，对所述第一沟道材料层101进行图形化处理的步骤中，以所述衬底100的顶部作为刻蚀停止位置。
本实施例中，所述硬掩膜层102的材料包括氧化硅和氮化硅中的一种或多种。作为一种示例，所述硬掩膜层102的材料为氮化硅。
本实施例中，以所述硬掩膜层102为掩膜，对所述第一沟道材料层101进行图形化处理的步骤中，以所述衬底100的顶部作为刻蚀停止位置。
具体地，利用第一沟道层103的材料与衬底100之间的刻蚀选择比，易于以所述衬底100的顶部作为刻蚀停止位置，从而使形成的所述第一沟道层103的侧壁与所述衬底100的顶面相垂直，降低了所述第一沟道层103的侧壁出现弓型状的概率，同时，还提高了将硬掩膜层102露出的衬底100顶部的第一沟道材料层101全部去除干净的概率，在后续形成第二沟道层的过程中，降低了所述第二沟道层与不期望被保留的第一沟道材料层101相接触的概率，从而提高了所述半导体结构的性能。
本实施例中，对所述第一沟道材料层101进行图形化处理的工艺包括干法刻蚀工艺。
具体地，所述干法刻蚀工艺包括各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，在对所述第一沟道材料层101进行图形化处理的过程中，能够获得相当准确的图形传递，同时，也有利于保证第一沟道层103的侧壁形貌质量，使所述第一沟道层103的侧壁与所述衬底100的顶部相垂直，为后续在所述第一沟道层103露出的所述衬底100顶面形成第二沟道层提供了工艺基础。
本实施例中，所述干法刻蚀工艺采用的刻蚀气体包括HBr、N2、O2和He中的一种或多种。
需要说明的是，对所述第一沟道材料层101进行图形化处理的过程中，采用HBr、N2、O2和He刻蚀气体能够获得较高的刻蚀选择比，同时，在进行图形化处理的过程中，HBr和N2能够减少刻蚀负载效应的概率，氧气和氦气能够提高图形化处理的速率，从而提高了工艺效率。
本实施例中，所述第一沟道层103的材料包括锗化硅或锗。
具体地，所述第一沟道层103用于作为PMOS晶体管形成鳍部的材料层，所述第一沟道层103的材料为锗化硅或锗，对PMOS晶体管采用SiGe沟道技术，有利于提高PMOS晶体管的性能，即提高PMOS晶体管的载流子迁移率。
参考图9至图10，以与所述第一沟道层103的延伸方向相垂直的方向为横向，对所述第一沟道层103的侧壁进行横向刻蚀。
具体地，通过对所述第一沟道层103的侧壁进行横向刻蚀，进一步对所述第一沟道层103侧壁的形貌质量进行修正，从而保证所述第一沟道层103的侧壁与所述衬底100的顶部相垂直。
需要说明的是，所述横向刻蚀的刻蚀总量不宜过大，也不宜过小。如果所述横向刻蚀总量过小，则容易导致对所述第一沟道层103的侧壁形貌质量进行修正的效果不佳的概率，从而不利于进一步提升所述半导体结构的性能；如果所述横向刻蚀总量过大，则容易导致剩余的所述第一沟道层103的横向尺寸过小，使所述第一沟道层103的横向尺寸不能够满足工艺要求，相应的，在后续对所述第一沟道层103进行图形化的过程中，使所述图形化过程中的工艺窗口变小，增大了图形化工艺的难度，从而影响了所述半导体结构的性能。为此，本实施例中，所述横向刻蚀的刻蚀总量为3纳米至10纳米。
本实施例中，对所述第一沟道层103的侧壁进行横向刻蚀的步骤包括：对所述第一沟道层103的侧壁交替进行改性处理和刻蚀处理，所述改性处理用于将所述第一沟道层103侧壁部分宽度的材料转化为牺牲材料层106，所述刻蚀处理用于去除所述牺牲材料层106。
需要说明的是，通过交替进行改性处理和刻蚀处理，能够将第一沟道层103侧壁部分宽度的材料转化为牺牲材料层106，然后利用牺牲材料层106与第一沟道层103之间的刻蚀选择比，达到对所述第一沟道层103侧壁的形貌质量进行修正的效果，保证所述第一沟道层103的侧壁与所述衬底100的顶部相垂直。
本实施例中，所述改性处理的工艺包括热氧化工艺。
具体地，所述热氧化工艺具有工艺成本低，可控性高等特点，通过热氧化工艺对所述第一沟道层103侧壁部分宽度的材料进行改性处理的过程中，能够将所述第一沟道层103侧壁部分宽度的材料氧化成牺牲材料层106，利于后续去除所述牺牲材料层106。
本实施例中，所述热氧化工艺的工艺参数包括：反应气体包括氧气。
具体地，在热氧化工艺的过程中，反应气体氧气中的氧原子扩散至所述第一沟道层103侧壁部分宽度的材料中，并与第一沟道层103中的锗原子和硅原子发生化学反应，从而达到对所述第一沟道层103侧壁部分宽度的材料进行改性处理的工艺要求，从而能够将所述第一沟道层103侧壁部分宽度的材料氧化成牺牲材料层106。
需要说明的是，热氧化工艺的工艺温度不宜过高，也不宜过低。如果所述热氧化工艺的工艺温度过高，则容易导致过多的将第一沟道层103侧壁部分宽度的材料转化为牺牲材料层106，相应的，导致剩余的所述第一沟道层103的尺寸不能满足工艺要求，对后续的图形化工艺造成影响；如果所述热氧化工艺的工艺温度过低，则容易导致第一沟道层103侧壁形成的牺牲材料层106过少，在后续对牺牲材料层106进行刻蚀的过程中，影响了对所述第一沟道层103侧壁的形貌质量进行修正的效果。为此，本实施例中，所述热氧化工艺的工艺温度为80摄氏度至200摄氏度。
本实施例中，所述改性处理还将所述第一沟道层103露出的部分厚度的所述衬底100顶部转化为保护层107。
具体地，在去除所述牺牲材料层106的过程中，所述保护层107对所述衬底100的顶部起到保护作用，降低了对所述衬底100的顶部造成损伤的概率，从而提高了所述半导体结构的性能。
本实施例中，所述保护层107的材料包括氧化硅。
本实施例中，所述刻蚀处理的工艺包括各向同性的等离子体干法刻蚀工艺。
具体地，各向同性的等离子体干法刻蚀工艺具有刻蚀速率快、刻蚀可控性高等特点，在去除所述牺牲材料层106的过程中，通过等离子体与牺牲材料层106发生化学反应，将所述第一沟道层103侧壁的牺牲材料层106去除干净，同时，各向同性的等离子体干法刻蚀工艺能够在各个方向实现刻蚀的效果，即采用各向同性的等离子体干法刻蚀工艺去除所述牺牲材料层106的过程，能够对所述第一沟道层103侧壁的牺牲材料层106进行横向刻蚀。
本实施例中，所述干法刻蚀工艺采用的刻蚀气体包括CF4和C4F8中的一种或两种。
需要说明的是，碳氟气体(CF4或C4F8)与牺牲材料层106反应除了会生成不挥发的产物(例如：SiGexFyCz)，还会生成挥发性的产物(例如：SiFx、GeFx、CO和CO2)，相应的，通过控制碳氟组分比例，让所述产物以富含碳的不挥发产物为主，则会限制刻蚀反应的进一步进行，即自限性刻蚀，从而达到达到精确的微量蚀刻控制的效果。
还需要说明的是，在所述刻蚀处理的步骤中，所述牺牲材料层106与所述第一沟道层103的刻蚀选择比不宜过小。如果所述牺牲材料层106与所述第一沟道层103的刻蚀选择比过小，则容易导致所述牺牲材料层106与所述第一沟道层103的被刻蚀速率相一致，相应的，在去除所述牺牲材料层106的过程中，增大了所述第一沟道层103被刻蚀去除的概率，即增大了所述第一沟道层103的侧壁受到损伤的概率，相应的，也就容易导致所述第一沟道层103侧壁的形貌质量难以满足工艺要求，从而对所述半导体结构的性能造成影响。为此，本实施例中，所述牺牲材料层106与所述第一沟道层103的刻蚀选择比大于20：1。
还需要说明的是，在所述刻蚀处理的步骤中，所述牺牲材料层106与所述保护层107的刻蚀选择比不宜过小。如果所述牺牲材料层106与所述保护层107的刻蚀选择比过小，则容易导致所述牺牲材料层106与所述保护层107的被刻蚀速率相一致，相应的，在去除所述牺牲材料层106的过程中，增大了所述保护层107被刻蚀去除的概率，即增大了所述衬底100的顶部受到损伤的概率，从而对所述半导体结构的性能造成影响。为此，本实施例中，所述牺牲材料层106与所述保护层107的刻蚀选择比大于3：1。
当交替进行改性处理和刻蚀处理的交替次数为多次时，能够减小每次改性处理和刻蚀处理所对应的横向刻蚀量，以少量多次的方式，对所述第一沟道层103侧壁的形貌质量进行多次修正，从而提高横向刻蚀的精度，进而进一步保证剩余的所述第一沟道层103的侧壁与所述衬底100的顶部相垂直。
还需要说明的是，交替进行改性处理和刻蚀处理的交替次数不宜过少，也不宜过大。如果交替次数过少，容易导致提高所述第一沟道层103侧壁的形貌质量的效果不佳，从而降低了所述第一沟道层103的侧壁与所述衬底100的顶部相垂直的概率；如果交替次数过多，则容易所述第一沟道层103的被刻蚀量过大，即导致剩余的所述第一沟道层103的横向尺寸过小，使所述第一沟道层103的横向尺寸不能够满足工艺要求，相应的，在后续对所述第一沟道层103进行图形化的过程中，使所述图形化过程中的工艺窗口变小，增大了图形化工艺的难度，从而影响了所述半导体结构的性能。为此，本实施例中，交替进行改性处理和刻蚀处理的交替次数为10次至50次。
参考图11至图12，在所述第一沟道层103的侧壁形成阻挡层110，所述阻挡层110的顶面与所述第一沟道层103的顶面相齐平。
具体地，在后续形成第二沟道层的过程中，所述阻挡层110降低了形成所述第二沟道层的材料与所述第一沟道层103相接触的概率，相应的，也就降低了所述第一沟道层103材料中的原子向第二沟道层中扩散的概率，使后续通过所述第二沟道层形成的鳍部中的载流子迁移率得到提高，从而提高了所述半导体结构的性能。
本实施例中，所述阻挡层110的材料包括氧化硅。
具体地，氧化硅材料具有阻挡第一沟道层103材料中的原子(例如，锗原子)向第二沟道层中扩散的作用，同时，在后续形成所述第二沟道层的工艺中，氧化硅材料为形成第二沟道层提供了较好的生长环境，提高了所述第二沟道层的形成质量，从而提高了所述半导体结构的性能。
需要说明的是，所述阻挡层110的厚度不易过大，也不过小。如果所述阻挡层110的厚度过小，则增大了所述第一沟道层103材料中的原子(例如，锗原子)向第二沟道层中扩散的概率，使后续通过所述第二沟道层形成的鳍部中的载流子迁移率大大降低，从而影响了所述半导体结构的性能；如果所述阻挡层110的厚度过大，在后续去除所述阻挡层110的过程中，增大了去除所述阻挡层110的难度，降低了工艺效率，增大了工艺成本。为此，本实施例中，所述阻挡层110的厚度为5纳米至15纳米。
本实施例中，在所述第一沟道层103的侧壁形成所述阻挡层110的步骤包括：在所述第一沟道层103的顶部和侧壁、以及所述第一沟道层103露出的所述衬底100顶部形成阻挡材料层108；去除所述第一沟道层103露出的所述衬底100顶部和第一沟道层103顶部的阻挡材料层108，剩余的位于所述第一沟道层103侧壁的所述阻挡材料层108作为所述阻挡层110。
本实施例中，形成所述阻挡材料层108的工艺包括原子层沉积工艺。
原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高阻挡材料层108的厚度均一性，并使阻挡材料层108能够覆盖在所述第一沟道层103的顶部和侧壁、以及所述第一沟道层103露出的所述衬底100顶部。
本实施例中，去除所述第一沟道层103露出的所述衬底100顶部和第一沟道层103顶部的阻挡材料层108的工艺包括干法刻蚀工艺。
需要说明的是，在形成阻挡材料层108的工艺中，所述阻挡材料层108还形成在所述硬掩膜层102的侧壁和顶部，在去除所述第一沟道层103露出的所述衬底100顶部和第一沟道层103顶部的阻挡材料层108的过程中，还去除位于硬掩膜层102顶部和侧壁的阻挡材料层108。
还需要说明的是，由前述可知，所述硬掩膜层102和阻挡材料层108选用的材料不一样，相应的，在去除所述第一沟道层103露出的所述衬底100顶部和第一沟道层103顶部的阻挡材料层108的过程中，利用硬掩膜层102和阻挡材料层108材料之间的刻蚀选择比，去除所述衬底100顶部和硬掩膜层102顶部的阻挡材料层108、硬掩膜层102侧壁的阻挡材料层108、以及位于第一沟道层103侧壁且凸出于硬掩膜层102侧壁的阻挡材料层108，剩余的位于所述第一沟道层103侧壁的阻挡材料层108作为所述阻挡层110。
还需要说明的是，本实施例中，由前述可知，所述保护层107的材料和所述阻挡材料层108的材料相同，相应的，在去除所述第一沟道层103露出的所述衬底100顶部和第一沟道层103顶部的阻挡材料层108的过程中，还去除所述保护层107。
具体地，去除所述保护层107指的是去除凸出于硬掩膜层102侧壁的保护层107。
参考图13至图14，在所述第一沟道层103露出的所述衬底100顶面形成第二沟道层113，所述第二沟道层113的顶面与所述第一沟道层103的顶面相齐平。
需要说明的是，所述第二沟道层113用于作为后续进行图形化以形成鳍部的材料层，作为一种示例，所述第二沟道层113用于作为形成NMOS晶体管的鳍部的材料层。
本实施例中，在所述第一沟道层103露出所述衬底100顶面形成所述第二沟道层113的步骤包括：在所述第一沟道层103露出所述衬底100顶面形成第二沟道材料层112；以所述阻挡层110的顶面作为停止位置，去除高于所述第一沟道层103顶面的所述第二沟道材料层112，剩余的位于所述衬底100顶面的第二沟道材料层112作为所述第二沟道层113。
本实施例中，形成所述第二沟道材料层112的工艺包括外延工艺。
具体地，所述外延工艺具有生长速率快，形成质量高等特点，在采用外延工艺形成第二沟道材料层112的过程中，所述第二沟道材料层112能够将第一沟道层103露出所述衬底100顶面全部填充满，降低了所述第二沟道材料层112与所述阻挡层110的交界面之间产生空隙的概率，从而提高了所述半导体结构的性能。
本实施例中，去除高于所述第一沟道层103顶面的所述第二沟道材料层112的工艺包括化学机械研磨工艺。
本实施例中，在形成所述第二沟道层113的步骤中，所述硬掩膜层102用于保护第一沟道层103的顶部。
具体地，在形成所述第二沟道材料层112的过程中，所述硬掩膜层102降低了所述第二沟道材料层112与第一沟道层103的顶部相接触的概率，即降低了所述第一沟道层103材料中的原子(例如，锗原子)经由第一沟道层103顶部向第二沟道层113中扩散的概率，使后续通过所述第二沟道层113形成的鳍部116中的载流子迁移率得到提高，从而提高了所述半导体结构的性能。
本实施例中，所述第二沟道层113的材料包括硅。
具体地，所述第二沟道层113用于为NMOS晶体管提供鳍部116，所述第二沟道层113的材料为硅，对NMOS晶体管采用Si沟道技术，有利于提高NMOS晶体管的性能，即提高NMOS晶体管的载流子迁移率。
需要说明的是，本实施例中，对所述第一沟道层103和第二沟道层113进行图形化之前，还包括：去除所述硬掩膜层102。
通过去除所述硬掩膜层102，露出所述第一沟道层103的顶面，为后续对所述第一沟道层103进行图形化提供工艺基础。
需要说明的是，本实施例中，系在去除高于所述第一沟道层103顶面的所述第二沟道材料层112的过程中去除所述硬掩膜层102。即通过化学机械研磨工艺去除高于所述第一沟道层103顶面的第二沟道材料层112、硬掩膜层102和位于所述硬掩膜层102侧壁的阻挡材料层108。
参考图15，对所述第一沟道层103和第二沟道层113进行图形化，形成凸立于所述衬底100上的鳍部116。
具体地，所述鳍部116用于作为晶体管的导电沟道。
作为一种示例，通过所述第一沟道层103形成的鳍部116用于作为形成PMOS晶体管的导电沟道，通过所述第二沟道层113形成的鳍部116用于作为形成NMOS晶体管的导电沟道。
本实施例中，对所述第一沟道层103和第二沟道层113进行图形化的工艺包括干法刻蚀工艺。
需要说明的是，在对所述第一沟道层103和第二沟道层113进行图形化的过程中，去除所述阻挡层110，即在同一刻蚀步骤中，对第一沟道层103和第二沟道层113进行图形化、以及去除所述阻挡层110，减少了工艺步骤，降低了工艺成本，从而提高了工艺效率。由于阻挡层110的厚度较小，因此，易于在对所述第一沟道层103和第二沟道层113进行图形化的过程中，去除所述阻挡层110。
还需要说明的是，由前述可知，所述阻挡层110与所述保护层107的材料相同，相应的，在去除所述阻挡层110的同时，还去除所述保护层107，减少了工艺步骤，降低了工艺成本，从而提高了工艺效率。
在其他实施例中，还可以在对所述第一沟道层和第二沟道层进行图形化工艺之后，再去除所述阻挡层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (25)

1.一种半导体结构，其特征在于，包括：
衬底；
第一沟道层，凸立于所述衬底的顶部，所述第一沟道层的材料与所述衬底的材料不同；
凹槽，位于所述第一沟道层露出的所述衬底上，且所述凹槽露出所述第一沟道层的侧壁；
第二沟道层，位于所述凹槽中，且所述第二沟道层的顶部与所述第一沟道层的顶部相齐平，所述第二沟道层的材料与所述衬底的材料相同。
2.如权利要求1所述的半导体结构，其特征在于，所述第一沟道层的材料包括锗硅或锗；所述第二沟道层的材料包括硅。
3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构包括：阻挡层，位于所述第一沟道层和第二沟道层之间。
4.如权利要求3所述的半导体结构，其特征在于，所述阻挡层的材料包括氧化硅。
5.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底的顶部形成凸立的第一沟道层，所述第一沟道层露出所述衬底的部分顶面；
在所述第一沟道层露出的所述衬底顶面形成第二沟道层，所述第二沟道层的顶面与所述第一沟道层的顶面相齐平；
对所述第一沟道层和第二沟道层进行图形化，形成凸立于所述衬底上的鳍部。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述衬底的顶部形成凸立的所述第一沟道层的步骤包括：在所述衬底的顶部形成第一沟道材料层；在所述第一沟道材料层的顶部形成分立的硬掩膜层；以所述硬掩膜层为掩膜，对所述第一沟道材料层进行图形化处理，在所述衬底的顶部形成第一沟道层；
在形成所述第二沟道层的步骤中，所述硬掩膜层用于保护第一沟道层的顶部；
对所述第一沟道层和第二沟道层进行图形化之前，还包括：去除所述硬掩膜层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，以所述硬掩膜层为掩膜，对所述第一沟道材料层进行图形化处理的步骤中，以所述衬底的顶部作为刻蚀停止位置。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，对所述第一沟道材料层进行图形化处理的工艺包括干法刻蚀工艺；
所述干法刻蚀工艺采用的刻蚀气体包括HBr、N2、O2和He中的一种或多种。
9.如权利要求5或6所述的半导体结构的形成方法，其特征在于，在形成所述第一沟道层之后，在形成所述第二沟道层之前，还包括：在所述第一沟道层的侧壁形成阻挡层，所述阻挡层的顶面与所述第一沟道层的顶面相齐平；
在对所述第一沟道层和第二沟道层进行图形化的过程中，去除所述阻挡层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括氧化硅。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为5纳米至15纳米。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一沟道层的侧壁形成所述阻挡层的步骤包括：在所述第一沟道层的顶部和侧壁、以及所述第一沟道层露出的所述衬底顶部形成阻挡材料层；去除所述第一沟道层露出的所述衬底顶部和第一沟道层顶部的阻挡材料层，剩余的位于所述第一沟道层侧壁的所述阻挡材料层作为所述阻挡层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述阻挡材料层的工艺包括原子层沉积工艺。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一沟道层露出所述衬底顶面形成所述第二沟道层的步骤包括：在所述第一沟道层露出所述衬底顶面形成第二沟道材料层；以所述阻挡层的顶面作为停止位置，去除高于所述第一沟道层顶面的所述第二沟道材料层，剩余的位于所述衬底顶面的第二沟道材料层作为所述第二沟道层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第二沟道材料层的工艺包括外延工艺。
16.如权利要求9所述的半导体结构的形成方法，其特征在于，以与所述第一沟道层的延伸方向相垂直的方向为横向，在形成所述第一沟道层之后，在形成所述阻挡层之前，还包括：对所述第一沟道层的侧壁进行横向刻蚀。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述横向刻蚀的刻蚀总量为3纳米至10纳米。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，对所述第一沟道层的侧壁进行横向刻蚀的步骤包括：对所述第一沟道层的侧壁交替进行改性处理和刻蚀处理，所述改性处理用于将所述第一沟道层侧壁部分宽度的材料转化为牺牲材料层，所述刻蚀处理用于去除所述牺牲材料层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述改性处理的工艺包括热氧化工艺。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述热氧化工艺的工艺参数包括：反应气体包括氧气；工艺温度包括80摄氏度至200摄氏度。
21.如权利要求18所述的半导体结构的形成方法，其特征在于，所述刻蚀处理的工艺包括各向同性的等离子体干法刻蚀工艺。
22.如权利要求18所述的半导体结构的形成方法，其特征在于，交替进行改性处理和刻蚀处理的交替次数为10次至50次。
23.如权利要求18所述的半导体结构的形成方法，其特征在于，在所述刻蚀处理的步骤中，所述牺牲材料层与所述第一沟道层的刻蚀选择比大于20：1。
24.如权利要求18所述的半导体结构的形成方法，其特征在于，所述改性处理还将所述第一沟道层露出的部分厚度的所述衬底顶部转化为保护层；
在所述刻蚀处理的步骤中，所述牺牲材料层与所述保护层的刻蚀选择比大于3：1。
25.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一沟道层的材料包括锗硅或锗；所述第二沟道层的材料包括硅。
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