CN117374048A - 测试结构及其形成方法 - Google Patents
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Abstract
一种测试结构及其形成方法，其中测试结构包括：器件晶圆，所述器件晶圆包括相对的第一面和第二面，所述器件晶圆内具有器件结构、以及与所述器件结构连接的顶层导电层；裸片晶圆，所述裸片晶圆包括相对的第三面和第四面，所述裸片晶圆的第三面与所述器件晶圆的第一面键合连接；位于所述器件晶圆和所述裸片晶圆内的导电结构，所述导电结构与所述顶层导电层连接，且所述裸片晶圆的第四面暴露出所述导电结构的表面。通过将所述器件晶圆和所述裸片晶圆进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。同时所述裸片晶圆内不需要形成任何器件结构，以此缩短测试周期。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种测试结构及其形成方法。
背景技术
随着半导体集成电路的集成度越来越高，芯片中晶体管的集成度逐渐达到上限，因此出现了3D集成电路(integrated circuit，IC)技术。3D集成电路(integratedcircuit，IC)被定义为一种***级集成结构，3D集成电路通过键合工艺实现多个芯片之间的垂直互连，增加了芯片的空间，提高了晶体管的集成度，同时还能提高集成电路的工作速度，降低集成电路的功耗。目前，3D集成电路技术已成为集成电路设计的重要方向之一。
目前在所述3D集成电路(integrated circuit，IC)技术中大都采用硅通孔(Through Silicon Via，TSV)以及位于硅通孔上方的金属互连结构形成电连接，然后进一步实现晶圆之间的键合。晶圆水平上的Cu-Cu键合(Wafer level Cu-Cu bonding)作为3DIC中的一项关键技术，在高端产品上的有重要的应用趋势。
在采用晶圆键合后需要对逻辑器件的性能进行测试，然而，现有技术中对逻辑器件性能的测试过程仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种测试结构及其形成方法，以缩短测试周期。
为解决上述问题，本发明提供一种测试结构，包括：器件晶圆，器件晶圆包括相对的第一面和第二面，器件晶圆内具有器件结构、以及与器件结构连接的顶层导电层；裸片晶圆，裸片晶圆包括相对的第三面和第四面，裸片晶圆的第三面与器件晶圆的第一面键合连接；位于器件晶圆和裸片晶圆内的导电结构，导电结构与顶层导电层连接，且裸片晶圆的第四面暴露出导电结构的表面。
可选的，器件结构包括：逻辑器件结构。
可选的，还包括：位于第一面上的第一键合层；位于第三面上的第二键合层，第一键合层和第二键合层键合连接。
可选的，导电结构包括：第一导电层、以及位于第一导电层上的第二导电层。
可选的，导电结构的材料包括：铜或铝。
相应的，本发明技术方案中还提供一种测试结构的形成方法，包括：提供器件晶圆，器件晶圆包括相对的第一面和第二面，器件晶圆内具有器件结构、以及与器件结构连接的顶层导电层；提供裸片晶圆，裸片晶圆包括相对的第三面和第四面；将第一面与第三面进行键合；在器件晶圆和裸片晶圆内形成导电结构，导电结构与顶层导电层连接，且第四面暴露出导电结构的表面。
可选的，器件结构包括：逻辑器件结构。
可选的，将第一面与第三面进行键合的方法包括：在第一面上形成第一键合层；在第三面上形成第二键合层；将第一键合层和第二键合层进行键合。
可选的，在器件晶圆和裸片晶圆内形成导电结构的方法包括：自第四面向第三面对裸片晶圆进行刻蚀处理，直至暴露出第二键合层为止，在裸片晶圆内形成第一开口；自第一面向第二面对第一开口暴露出的第一键合层和第二键合层进行刻蚀处理，直至暴露出顶层导电层的表面为止，在第一键合层和第二键合层内形成第二开口；在第一开口和第二开口内形成第一导电层，第一导电层填充满第二开口，且第一导电层的顶部表面低于裸片晶圆的第四面；在第一开口内形成介质层，介质层内具有暴露出第一导电层表面的第三开口；在第三开口内形成第二导电层，由第一导电层和第二导电层构成导电结构。
可选的，第一导电层的形成方法包括：在第一开口和第二开口内形成导电材料层，导电材料层填充满第一开口和第二开口；对导电材料层进行回刻蚀处理，形成第一导电层。
可选的，介质层的材料包括：氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氧化硅或氮碳氧化硅。
可选的，第三开口和第一开口的宽度之比为：1:16～1:9。
可选的，在器件晶圆和裸片晶圆内形成导电结构的方法包括：自第四面向第三面对裸片晶圆进行刻蚀处理，直至暴露出第二键合层为止，在裸片晶圆内形成第一开口；在第一开口的侧壁形成侧墙；在形成侧墙之后，自第一面向第二面对第一开口暴露出的第一键合层和第二键合层进行刻蚀处理，直至暴露出顶层导电层的表面为止，在第一键合层和第二键合层内形成第二开口；在第一开口和第二开口内形成导电结构。
可选的，侧墙的厚度为6000埃～7000埃。
可选的，导电结构的材料包括铝或铜。
可选的，在形成导电结构之后，还包括：在裸片晶圆的第四面上形成测试铝板，测试铝板与导电结构电连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的测试结构中，通过将器件晶圆和裸片晶圆进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。同时裸片晶圆内不需要形成任何器件结构，以此缩短测试周期。
本发明的技术方案的测试结构的形成方法中，通过将器件晶圆和裸片晶圆进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。同时裸片晶圆内不需要形成任何器件结构，以此缩短测试周期。
附图说明
图1至图2是一种晶圆的分割方法的各步骤结构示意图；
图3至图11是本发明一实施例中测试结构的形成方法的各步骤结构示意图；
图12至图16是本发明另一实施例中测试结构的形成方法的各步骤结构示意图。
具体实施方式
正如背景技术，现有技术中对逻辑器件性能的测试过程仍存在诸多问题。以下将结合附图进行具体说明。
图1至图2是一种测试结构的形成方法的各步骤结构示意图。
请参考图1，包括：提供第一晶圆100，第一晶圆100包括相对的第一面101和第二面102，第一晶圆100内具有第一器件结构(未图示)、以及与第一器件结构连接的第一顶层导电层103；提供第二晶圆200，第二晶圆200包括相对的第三面201和第四面202，第二晶圆200内具有第二器件结构(未图示)、以及与第二器件结构连接的第二顶层导电层203；将第一面101与第三面201进行键合，使得第一顶层导电层103和第二顶层导电层203连接。
请参考图2，自第四面202向第三面201对第二晶圆200进行减薄处理；在减薄处理之后，在第二晶圆200内形成导电结构204，导电结构204与第二导电层203连接，且第四面202暴露出导电结构204的表面。
在本实施例中，第一器件结构为逻辑器件结构，第二器件结构为像素器件结构或存储器件结构。由于在键合第一晶圆100和第二晶圆200的过程中需要注入等离子体，当等离子体的注入量过多时，会通过第一晶圆100内的电互连结构传输至晶体管的栅极结构中，进而影响晶体管的阈值电压。因此，在对第一晶圆100内的第一器件结构进行性能测试时，需要考虑到键合处理过程中的影响。然而，需要第二晶圆200内的第二器件结构制作完成才能够进行键合，进而使得测试周期变长。
在此基础上，本发明提供一种测试结构及其形成方法，通过将器件晶圆和裸片晶圆进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。同时裸片晶圆内不需要形成任何器件结构，以此缩短测试周期。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图3至图11是本发明一实施例中测试结构的形成方法的各步骤结构示意图。
请参考图3，提供器件晶圆300，器件晶圆300包括相对的第一面301和第二面302，器件晶圆300内具有器件结构303、以及与器件结构303连接的顶层导电层304。
在本实施例中，器件结构303为逻辑器件结构。
在本实施例中，还包括：在第一面301上形成第一键合层305。
在本实施例中，第一键合层305包括若干层交替堆叠的氧化硅层和氮化硅层(未图示)。
请参考图4，提供裸片晶圆400，裸片晶圆400包括相对的第三面401和第四面402。
在本实施例中，裸片晶圆400内没有形成任何器件结构，裸片晶圆400的作用在于后续与器件晶圆300进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。
在本实施例中，还包括：在第三面401上形成第二键合层403。
在本实施例中，第二键合层403的材料采用绝缘材料，绝缘材料采用氧化硅。
请参考图5，将第一面301与第三面401进行键合。
在本实施例中，将第一面301和第三面401进行键合的方法为：将第一键合层305和第二键合层403进行键合。
在本实施例中，在将第一面301和第三面401进行键合之后，还包括：在器件晶圆300和裸片晶圆400内形成导电结构，导电结构与顶层导电层304连接，且第四面402暴露出导电结构的表面。具体过程请参考图6至图10。
请参考图6，自第四面402向第三面401对裸片晶圆400进行刻蚀处理，直至暴露出第二键合层403为止，在裸片晶圆400内形成第一开口404。
在本实施例中，第一开口404的形成方法包括：在第四面402上形成第一图形化层(未图示)，第一图形化层暴露出部分第四面402；以第一图形化层为掩膜刻蚀裸片晶圆400，直至暴露出第二键合层403为止，形成第一开口404。
在本实施例中，对裸片晶圆400进行刻蚀处理采用干法刻蚀工艺；在其他实施例中，对裸片晶圆进行刻蚀处理还可以采用湿法刻蚀工艺。
请参考图7，自第一面301向第二面302对第一开口404暴露出的第一键合层305和第二键合层403进行刻蚀处理，直至暴露出顶层导电层304的表面为止，在第一键合层305和第二键合层403内形成第二开口306。
在本实施例中，第二开口306的形成方法包括：在第二键合层403上形成第二图形化层(未图示)，第二图形化层暴露出部分第二键合层403；以第二图形化层为掩膜刻蚀第二键合层403和第一键合层305，直至暴露出顶层导电层304为止，形成第二开口306。
在本实施例中，刻蚀第二键合层403和第一键合层305的工艺采用干法刻蚀工艺；在其他实施例中，刻蚀第二键合层和第一键合层的工艺还可以采用湿法刻蚀工艺。
请参考图8，在第一开口404和第二开口306内形成第一导电层307，第一导电层307填充满第二开口306，且第一导电层307的顶部表面低于裸片晶圆400的第四面402。
在本实施例中，第一导电层307的形成方法包括：在第一开口404和第二开口306内形成导电材料层(未图示)，导电材料层填充满第一开口404和第二开口306；对导电材料层进行回刻蚀处理，形成第一导电层307。
请参考图9，在第一开口404内形成介质层405，介质层405内具有暴露出第一导电层307表面的第三开口406。
在本实施例中，介质层405的形成方法包括：在第一开口404内以及第四面402上形成介质材料层(未图示)；对介质材料层进行平坦化处理，直至暴露出第四面402为止，形成初始介质层(未图示)；在初始介质层上形成第三图形化层(未图示)，第三图形化层暴露出部分初始介质层的表面；以第三图形化层为掩膜刻蚀初始介质层，直至暴露出第一导电层307的表面为止，形成介质层405和第三开口406。
介质层405的材料包括：氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氧化硅或氮碳氧化硅。在本实施例中，介质层405的材料采用氧化硅。
在本实施例中，第三开口406和第一开口404的宽度之比为：1:16～1:9：第三开口406的尺寸为5um～10um，第一开口404的尺寸为80um～90um。
请参考图10，在第三开口406内形成第二导电层407，由第一导电层307和第二导电层407构成导电结构。
在本实施例中，第二导电层407的形成方法包括：在第三开口406内、以及介质层405和第四面405上形成导电材料层(未图示)；对导电材料层进行平坦化处理，直至暴露出第四面402和介质层405的表面为止，形成第二导电层407。
在本实施例中，导电结构的材料采用铝；在其他实施例中，导电结构的材料还可以采用铜。
在本实实施例，通过将器件晶圆300和裸片晶圆400进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。同时裸片晶圆400内不需要形成任何器件结构，以此缩短测试周期。
请参考图11，在形成导电结构之后，在裸片晶圆400的第四面402上形成测试铝板408，测试铝板408与导电结构电连接。
在本实施例中，测试铝板408覆盖导电结构的表面、以及部分第四面402。由于后续对器件结构303进行测试时的测试探针尺寸较大，不容易直接与导电结构进行电连接，因此通过形成尺寸较大的测试铝板408，便于与测试探针进行连接。
相应的，本发明实施例中还提供一种测试结构，请继续参考图11，包括：器件晶300，器件晶圆300包括相对的第一面301和第二面302，器件晶圆300内具有器件结构303、以及与器件结构303连接的顶层导电层304；裸片晶圆400，裸片晶圆400包括相对的第三面401和第四面402，裸片晶圆400的第三面401与器件晶圆300的第一面301键合连接；位于器件晶圆300和裸片晶圆400内的导电结构，导电结构与顶层导电层304连接，且裸片晶圆400的第四面402暴露出导电结构的表面。
在本实施例，通过将器件晶圆300和裸片晶圆400进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。同时裸片晶圆400内不需要形成任何器件结构，以此缩短测试周期。
在本实施例中，器件结构303为逻辑器件结构。
在本实施例中，还包括：位于第一面301上的第一键合层305；位于第三面401上的第二键合层403，第一键合层305和第二键合层403键合连接。
在本实施例中，导电结构包括：第一导电层307、以及位于第一导电层307上的第二导电层407。
在本实施例中，导电结构的材料采用铝；在其他实施例中，导电结构的材料还可以采用铜。
图12至图16是本发明另一实施例中测试结构的形成方法的各步骤结构示意图。
本实施例是在上述实施例中第一面301和第三面401进行键合(如图5所示)之后的基础上，对测试结构的形成方法继续进行说明，不同之处在于：本实施例中的导电结构的形成过程与上述实施例中的导电结构的形成过程不同。具体过程请参考图12至图16。
请参考图12，自第四面402向第三面401对裸片晶圆400进行刻蚀处理，直至暴露出第二键合层403为止，在裸片晶圆400内形成第一开口500。
在本实施例中，第一开口500的形成方法包括：在第四面402上形成第一图形化层(未图示)，第一图形化层暴露出部分第四面402；以第一图形化层为掩膜刻蚀裸片晶圆400，直至暴露出第二键合层403为止，形成第一开口500。
在本实施例中，对裸片晶圆400进行刻蚀处理采用干法刻蚀工艺；在其他实施例中，对裸片晶圆进行刻蚀处理还可以采用湿法刻蚀工艺。
请参考图13，在第一开口500的侧壁形成侧墙501。
在本实施例中，侧墙501的厚度为6000埃～7000埃。侧墙501的厚度方向为垂直与第一开口500侧壁的方向。
在本实施例中，侧墙501的材料采用绝缘材料，绝缘材料采用氧化硅。
请参考图14，在形成侧墙501之后，自第一面301向第二面302对第一开口500暴露出的第一键合层305和第二键合层403进行刻蚀处理，直至暴露出顶层导电层304的表面为止，在第一键合层305和第二键合层403内形成第二开口502。
在本实施例中，第二开口502的形成方法包括：在第二键合层403上形成第二图形化层(未图示)，第二图形化层暴露出部分第二键合层403；以第二图形化层为掩膜刻蚀第二键合层403和第一键合层305，直至暴露出顶层导电层304为止，形成第二开口502。
在本实施例中，刻蚀第二键合层403和第一键合层305的工艺采用干法刻蚀工艺；在其他实施例中，刻蚀第二键合层和第一键合层的工艺还可以采用湿法刻蚀工艺。
请参考图15，在第一开口500和第二开口502内形成导电结构503。
在本实施例中，导电结构503的形成方法包括：在第一开口500和第二开口502内、以及第四面402上形成导电材料层(未图示)；对导电材料层进行平坦化处理，直至暴露出第四面402为止，形成导电结构503。
在本实施例中，导电结构503的材料采用铜；在其他实施例中，导电结构的材料还可以采用铝。
在本实实施例，通过将器件晶圆300和裸片晶圆400进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。同时裸片晶圆300内不需要形成任何器件结构，以此缩短测试周期。
请参考图16，在形成导电结构503之后，在裸片晶圆400的第四面402上形成测试铝板504，测试铝板504与导电结构503电连接。
在本实施例中，测试铝板504覆盖导电结构503的表面、以及部分第四面402。由于后续对器件结构303进行测试时的测试探针尺寸较大，不容易直接与导电结构503进行电连接，因此通过形成尺寸较大的测试铝板504，便于与测试探针进行连接。
相应的，本发明实施例中还提供一种测试结构，请继续参考图16，包括：器件晶300，器件晶圆300包括相对的第一面301和第二面302，器件晶圆300内具有器件结构303、以及与器件结构303连接的顶层导电层304；裸片晶圆400，裸片晶圆400包括相对的第三面401和第四面402，裸片晶圆400的第三面401与器件晶圆300的第一面301键合连接；位于器件晶圆300和裸片晶圆400内的导电结构503，导电结构503与顶层导电层304连接，且裸片晶圆400的第四面402暴露出导电结构503的表面。
在本实施例，通过将器件晶圆300和裸片晶圆400进行键合，将键合过程中可能产生的影响引入到测试过程中，进而使得测试结果更加精确。同时裸片晶圆400内不需要形成任何器件结构，以此缩短测试周期。
在本实施例中，器件结构303为逻辑器件结构。
在本实施例中，还包括：位于第一面301上的第一键合层305；位于第三面401上的第二键合层403，第一键合层305和第二键合层403键合连接。
在本实施例中，导电结构503的材料采用铜；在其他实施例中，导电结构的材料还可以采用铝。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种测试结构，其特征在于，包括：
器件晶圆，所述器件晶圆包括相对的第一面和第二面，所述器件晶圆内具有器件结构、以及与所述器件结构连接的顶层导电层；
裸片晶圆，所述裸片晶圆包括相对的第三面和第四面，所述裸片晶圆的第三面与所述器件晶圆的第一面键合连接；
位于所述器件晶圆和所述裸片晶圆内的导电结构，所述导电结构与所述顶层导电层连接，且所述裸片晶圆的第四面暴露出所述导电结构的表面。
2.如权利要求1所述的测试结构，其特征在于，所述器件结构包括：逻辑器件结构。
3.如权利要求1所述的测试结构，其特征在于，还包括：位于所述第一面上的第一键合层；位于所述第三面上的第二键合层，所述第一键合层和所述第二键合层键合连接。
4.如权利要求1所述的测试结构，其特征在于，所述导电结构包括：第一导电层、以及位于所述第一导电层上的第二导电层。
5.如权利要求1所述的测试结构，其特征在于，所述导电结构的材料包括：铜或铝。
6.一种测试结构的形成方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆包括相对的第一面和第二面，所述器件晶圆内具有器件结构、以及与所述器件结构连接的顶层导电层；
提供裸片晶圆，所述裸片晶圆包括相对的第三面和第四面；
将所述第一面与所述第三面进行键合；
在所述器件晶圆和所述裸片晶圆内形成导电结构，所述导电结构与所述顶层导电层连接，且所述第四面暴露出所述导电结构的表面。
7.如权利要求6所述的测试结构的形成方法，其特征在于，所述器件结构包括：逻辑器件结构。
8.如权利要求6所述的测试结构的形成方法，其特征在于，将所述第一面与所述第三面进行键合的方法包括：在所述第一面上形成第一键合层；在所述第三面上形成第二键合层；将所述第一键合层和所述第二键合层进行键合。
9.如权利要求8所述的测试结构的形成方法，其特征在于，在所述器件晶圆和所述裸片晶圆内形成导电结构的方法包括：自所述第四面向所述第三面对所述裸片晶圆进行刻蚀处理，直至暴露出所述第二键合层为止，在所述裸片晶圆内形成第一开口；自所述第一面向所述第二面对所述第一开口暴露出的所述第一键合层和所述第二键合层进行刻蚀处理，直至暴露出所述顶层导电层的表面为止，在所述第一键合层和所述第二键合层内形成第二开口；在所述第一开口和所述第二开口内形成第一导电层，所述第一导电层填充满所述第二开口，且所述第一导电层的顶部表面低于所述裸片晶圆的第四面；在所述第一开口内形成介质层，所述介质层内具有暴露出所述第一导电层表面的第三开口；在所述第三开口内形成第二导电层，由所述第一导电层和所述第二导电层构成所述导电结构。
10.如权利要求9所述的测试结构的形成方法，其特征在于，所述第一导电层的形成方法包括：在所述第一开口和所述第二开口内形成导电材料层，所述导电材料层填充满所述第一开口和所述第二开口；对所述导电材料层进行回刻蚀处理，形成所述第一导电层。
11.如权利要求9所述的测试结构的形成方法，其特征在于，所述介质层的材料包括：氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氧化硅或氮碳氧化硅。
12.如权利要求9所述的测试结构的形成方法，其特征在于，所述第三开口和所述第一开口的宽度之比为：1:16～1:9。
13.如权利要求8所述的测试结构的形成方法，其特征在于，在所述器件晶圆和所述裸片晶圆内形成导电结构的方法包括：自所述第四面向所述第三面对所述裸片晶圆进行刻蚀处理，直至暴露出所述第二键合层为止，在所述裸片晶圆内形成第一开口；在所述第一开口的侧壁形成侧墙；在形成所述侧墙之后，自所述第一面向所述第二面对所述第一开口暴露出的所述第一键合层和所述第二键合层进行刻蚀处理，直至暴露出所述顶层导电层的表面为止，在所述第一键合层和所述第二键合层内形成第二开口；在所述第一开口和所述第二开口内形成所述导电结构。
14.如权利要求13所述的测试结构的形成方法，其特征在于，所述侧墙的厚度为6000埃～7000埃。
15.如权利要求6所述的测试结构的形成方法，其特征在于，所述导电结构的材料包括铝或铜。
16.如权利要求6所述的测试结构的形成方法，其特征在于，在形成导电结构之后，还包括：在所述裸片晶圆的第四面上形成测试铝板，所述测试铝板与所述导电结构电连接。
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