CN117293174A - 射频半导体器件、电子设备及射频半导体器件的制备方法 - Google Patents

射频半导体器件、电子设备及射频半导体器件的制备方法 Download PDF

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Abstract

本申请实施例提供一种射频半导体器件、电子设备及射频半导体器件的制备方法。涉及半导体技术领域。提供一种实现低射频损耗的射频半导体器件。该射频半导体器件包括衬底、依次堆叠在衬底上的成核层、沟道层、势垒层，其中，成核层、沟道层和势垒层均包含有IIIA族中的元素；成核层还包含有P型杂质，P型杂质包含II族中和/或ⅣA中的至少一种元素，且成核层包括堆叠的至少两层。通过引入包含有P型杂质的至少两层成核层，以抑制在包含有硅的衬底中形成寄生沟道，降低该射频半导体器件的射频损耗。

Description

射频半导体器件、电子设备及射频半导体器件的制备方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种射频半导体器件、具有该射频半导体器件的电子设备，以及该射频半导体器件的制备方法。
背景技术
随着第五代移动通信技术(5th generation of wireless communicationstechnologies，5G)的发展，射频通信领域对半导体器件提出了更高频率、更高电压、更高输出功率和效率的需求。
基于化合物半导体材料制得的半导体器件，比如，氮化镓(gallium nitride，GaN)基高电子迁移率晶体管(high electron mobility transistor，HEMT)，由于具有高的热导率、高的击穿场强、高饱和电子迁移率的特性，越来越多地被高功率射频器件、耐高压开关器件等领域广泛采用，比如，在雷达、无线通信、导航、卫星通讯、电子对抗设备等***中有着广泛的应用。
图1示出的是一种射频半导体器件的结构图。见图1所示的，该射频半导体器件包括硅基衬底、形成在硅基衬底上方的GaN层，形成在GaN层上方的氮化铝镓(AlGaN)层，以及形成在AlGaN层上方的源极、漏极和栅极，也可以在硅基衬底和GaN层之间，或者可以在AlGaN层与电极(包括源极、漏极和栅极)之间，又或者可以在GaN层与AlGaN层之间，堆叠一些其他的功能膜层结构。
对于射频应用，射频半导体器件的关键需求是降低射频工作时的传导损耗，即射频损耗，如应用于射频功率放大器(power amplifier，PA)时，低的射频损耗可以提高功率放大器工作时的输出功率、功率增益和效率等。然而，在图1所示的结构中，容易在硅基衬底的表层处形成寄生导电通道(也可以叫寄生沟道)，该寄生导电通道会产生射频损耗，降低该射频半导体的工作性能。
所以，如何提供一种具有低射频损耗的射频半导体器件是目前丞待解决的技术问题。
发明内容
本申请提供一种射频半导体器件、具有该射频半导体器件的电子设备，以及该射频半导体器件的制备方法。通过提供一种新型的射频半导体器件，以实现低射频损耗。
为达到上述目的，本申请的实施例采用如下技术方案：
一方面，本申请提供了一种射频半导体器件。比如，该射频半导体器件可以是氮化镓(gallium nitride，GaN)基高电子迁移率晶体管(high electron mobilitytransistor，HEMT)。
该射频半导体器件包括：衬底、成核层、沟道层、势垒层；其中，衬底包含硅，成核层、沟道层和势垒层依次堆叠在衬底上；成核层、沟道层和势垒层均包含有IIIA族氮化物；成核层包括在第一方向上堆叠的第一成核层和第二成核层，第一成核层形成在衬底上，第二成核层形成在第一成核层上；第一成核层和第二成核层均包含有P型杂质，且P型杂质包含II族中和/或ⅣA中的至少一种元素；第一成核层中P型杂质的浓度大于第二成核层中P型杂质的浓度；和/或，第一成核层中P型杂质和第二成核层中P型杂质不同。也就是，在一些实施例中，第一成核层中P型杂质的浓度大于第二成核层中P型杂质的浓度；在另外一些实施例中，第一成核层中P型杂质和第二成核层中P型杂质不同，比如，当第一成核层和第二成核层中仅包含一种P型杂质时，所涉及的P型杂质不同；再比如，当第一成核层和第二成核层中分别包括至少两种P型杂质时，至少部分P型杂质是不同的；在又一些实施例中，不仅第一成核层中P型杂质的浓度大于第二成核层中P型杂质的浓度，而且第一成核层中P型杂质和第二成核层中P型杂质不同。
在本申请给出的射频半导体器件中，不仅成核层包括在第一方向上堆叠的第一成核层和第二成核层，并且第一成核层和第二成核层还均包含有P型杂质。如此，受主的成核层和衬底之间的能带结构，会抑制在衬底的表层形成反转层的N型寄生沟道，减小衬底的导电能力，从而，降低该射频半导体器件的射频损耗。
另外，在本申请中，第一成核层中的P型杂质的浓度大于第二成核层中的P型杂质的浓度。即就是，包含较高浓度P型杂质的第一成核层，相对包含较低浓度P型杂质的第二成核层，更加靠近衬底设置。这样，第一成核层可以抑制在衬底的表层形成反转层的N型寄生沟道，并且，也不会出现因为在第二成核层中掺杂高浓度的P型杂质，使得在成核层自身中产生寄生沟道，从而，可以进一步的降低该射频半导体器件的射频损耗。
在一种可以实现的方式中，沿第一方向，第一成核层的厚度小于第二成核层的厚度。
在一种可以实现的方式中，第一成核层的厚度d1为：1nm≤d1≤100nm；第二成核层的厚度d2为：100nm≤d2≤250nm。
当然，在另外一些结构中，沿堆叠方向，第一成核层的厚度可以大于，或者可以等于第二成核层的厚度。
在一种可以实现的方式中，第二成核层的位错密度小于第一成核层的位错密度。
由于第二成核层相对第一成核层，远离衬底设置，并且，第二成核层的位错密度相对第一成核层的位错密度较小，这样，在制备后续的膜层结构时，比如，沟道层，可以使得沟道层的晶格排布更加整齐，提升该沟道层的电子迁移率。
在一种可以实现的方式中，第一成核层中的P型杂质，和第二成核层中的P型杂质均至少包含两种元素。
在一种可以实现的方式中，成核层的摇摆曲线半高宽小于或等于800弧秒。
相比现有的摇摆曲线半高宽大于1000弧秒的成核层，本申请给出的射频半导体器件具有更低的位错密度，从而提高器件的性能和可靠性。
在一种可以实现的方式中，第一成核层和第二成核层的中的P型杂质的浓度ρ均为：1×1015cm-3≤ρ≤1×1020cm-3。
在一种可以实现的方式中，第一成核层中的P型杂质的浓度为ρ1；第二成核层中的P型杂质的浓度为ρ2；其中，ρ1/ρ2＞10。
在一种可以实现的方式中，第一成核层中的P型杂质的浓度ρ1为：1×1017cm-3≤ρ≤1×1020cm-3；第二成核层中的P型杂质的浓度ρ2为：1×1015cm-3≤ρ≤1×1018cm-3。
在一种可以实现的方式中，P型杂质包括：铍、镁、钙、锌、碳、硅中的至少一种。
在一种可以实现的方式中，第一成核层中的P型杂质包括镁；第二成核层中的P型杂质包括镁、碳、硅中的至少两种。
在一种可以实现的方式中，第一成核层中的IIIA族氮化物，和第二成核层中的IIIA族氮化物相同。
从工艺角度讲，采用相同的IIIA族氮化物制备第一成核层和第二成核层，更容易实现。
在一种可以实现的方式中，第一成核层和第二成核层均包括氮化铝AlN。
将P型杂质掺杂在包含氮化铝AlN材料的IIIA族氮化物成核层中。在包含氮化铝AlN材料的IIIA族氮化物成核层中，由于与衬底存在晶格失配导致其晶格排布不是很整齐，即存在大量的位错，设置IIIA族氮化物成核层的目的是减小沟道层的位错密度，让生长在其上的沟道层的晶格排布更加整齐，沟道层的性能更好。在本申请实施例中，将P型杂质掺杂在晶格不是很整齐的IIIA族氮化物成核层中，对该IIIA族氮化物成核层中的晶格排布破坏不是很严重，进而对IIIA族氮化物成核层的性能影响很小。
在一种可以实现的方式中，沟道层包括氮化镓GaN材料。
可以这样理解，包含氮化铝AlN材料的IIIA族氮化物成核层可以保障包括氮化镓GaN材料的IIIA族氮化物沟道层中的晶格排布更加整齐，提高该IIIA族氮化物沟道层中二维电子气(two-dimensional electron gas，2DEG)的迁移率。
在一种可以实现的方式中，势垒层包括氮化铝镓AlGaN材料。
比如，将IIIA族氮化物势垒层设置在IIIA族氮化物沟道层的上面，IIIA族氮化物势垒层用于配合IIIA族氮化物沟道层，以在IIIA族氮化物沟道层与IIIA族氮化物势垒层相接区域通过极化作用产生2DEG，从而提供导通电流的沟道。
在一种可以实现的方式中，射频半导体器件还包括：扩散阻挡层；沿第一方向，扩散阻挡层形成在衬底和第一成核层之间。
通过在衬底和第一成核层之间设置扩散阻挡层，可以利用扩散阻挡层抑制成核层或者位于成核层上的其他膜层结构中的IIIA族元素扩散至衬底中，以抑制在衬底的表层形成P型寄生沟道，进一步的减小该衬底的导电能力。
另一方面，本申请还提供一种射频半导体器件的制备方法，该制备方法包括：
在包含有硅的衬底上形成第一成核层，第一成核层包括掺杂P型杂质的IIIA族氮化物；
在第一成核层上形成第二成核层，第二成核层包括掺杂P型杂质的IIIA族氮化物；
其中，P型杂质包含II族中和/或ⅣA中的至少一种元素，
第一成核层中P型杂质的浓度大于第二成核层中P型杂质的浓度；和/或，第一成核层中P型杂质和第二成核层中P型杂质不同。
本申请给出的射频半导体器件的制备方法中，由于在形成第一成核层和第二成核层中的IIIA族氮化物中均掺杂由P型杂质，这样的话，包含P型杂质的第一成核层和第二成核层可以抑制在衬底的表层形成反转层的N型寄生沟道，以降低衬底的导电能力，减弱制得的射频半导体器件的射频损耗。
除外，在本申请的制备方法中，第一成核层中的P型杂质的浓度大于第二成核层中的P型杂质的浓度。即就是，包含较高浓度P型杂质的第一成核层，相对包含较低浓度P型杂质的第二成核层，更加靠近衬底设置。这样，第一成核层可以抑制在衬底的表层形成反转层的N型寄生沟道，并且，也不会因为在第二成核层中掺杂高浓度的P型杂质，使得在成核层自身中产生寄生沟道，以进一步的降低该射频半导体器件的射频损耗。
在一种可以实现的方式中，在形成第一成核层和形成第二成核层时；形成第一成核层的生长温度，小于形成第二成核层的生长温度。
当生长第一成核层的温度，小于第二成核层的生长温度时，有助于避免第一成核层产生过大的张应力从而降低裂纹产生的风险。
在一种可以实现的方式中，制备第一成核层和/或第二成核层的前驱体包括二乙基铍，二茂镁，二甲基锌，二异丙基二硫代氨基甲酸钙，甲烷、乙烯、硅烷、或乙硅烷中的至少一种。
在一种可以实现的方式中，在包含有硅的衬底上形成第一成核层之前，制备方法还包括：在包含有硅的衬底上形成扩散阻挡层，以在扩散阻挡层上形成第一成核层。
在可以选择的工艺流程中，可以先在衬底上形成扩散阻挡层，再在扩散阻挡层上形成第一成核层，即通过扩散阻挡层可以抑制成核层中的IIIA族元素扩散至衬底中，以在衬底中形成具有导电能力的P型寄生沟道。
在一种可以实现的方式中，在形成第一成核层和形成第二成核层时；采用相同的IIIA族氮化物制备第一成核层和第二成核层。比如，可以采用氮化铝AlN制备第一成核层和第二成核层。
以使得第一成核层的主体成分和第二成核层的主体成分相同。
再一方面，本申请还提供了一种射频半导体器件，该射频半导体器件包括衬底、扩散阻挡层、成核层、沟道层、势垒层；其中，衬底包含硅，扩散阻挡层、成核层、沟道层和势垒层依次堆叠在衬底上；成核层、沟道层和势垒层均包含有IIIA族氮化物；成核层还包含有P型杂质，且所述P型杂质包含II族中和/或ⅣA中的至少一种元素。
本申请给出的射频半导体器件中，由于在衬底和成核层之间形成有扩散阻挡层，该扩散阻挡层可以阻挡成核层或者位于成核层上的其他膜层结构中的IIIA族元素扩散至衬底中，以抑制在衬底的表层形成P型寄生沟道，减小该衬底的导电能力。
另外，由于该射频半导体器件中，成核层还包含有P型杂质，受主的成核层和衬底之间的能带结构，会抑制在衬底的表层形成反转层的N型寄生沟道，减小衬底的导电能力，从而，降低该射频半导体器件的射频损耗。
在一种可以实现的方式中，成核层的中的P型杂质的浓度ρ均为：1×1015cm-3≤ρ≤1×1020cm-3。
在一种可以实现的方式中，成核层的厚度d为：1nm≤d≤300nm。
比如，成核层的厚度d可以等于150nm。
在一种可以实现的方式中，成核层中的P型杂质包括镁、碳、硅中的至少一种。
在一种可以实现的方式中，成核层包括沿第一方向堆叠的第一成核层和第二成核层，第一成核层形成在扩散阻挡层上，第二成核层形成在第一成核层上，第一成核层和第二成核层均包含有P型杂质。
也就是，该射频半导体器件至少可以包括两层成核层。
在一种可以实现的方式中，第一成核层中P型杂质的浓度大于第二成核层中P型杂质的浓度；和/或，第一成核层中P型杂质和第二成核层中P型杂质不同。
第一成核层中的P型杂质的浓度大于第二成核层中的P型杂质的浓度。即就是，包含较高浓度P型杂质的第一成核层，相对包含较低浓度P型杂质的第二成核层，更加靠近衬底设置。这样，第一成核层可以抑制在衬底的表层形成反转层的N型寄生沟道，并且，也不会因为在第二成核层中掺杂高浓度的P型杂质，使得在成核层自身中产生高电导的寄生沟道，以进一步的降低该射频半导体器件的射频损耗。
在一种可以实现的方式中，第一成核层中的P型杂质的浓度ρ为：1×1017cm-3≤ρ≤1×1020cm-3；第二成核层中的P型杂质的浓度ρ为：1×1015cm-3≤ρ≤1×1018cm-3。
在一种可以实现的方式中，第一成核层中的P型杂质包括镁；第二成核层中的P型杂质包括镁、碳、硅中的至少两种。
在一种可以实现的方式中，第一成核层中的IIIA族氮化物，和第二成核层中的IIIA族氮化物相同。
又一方面，本申请还提供一种射频半导体器件的制备方法，该制备方法包括：
在包含有硅的衬底上形成扩散阻挡层；
在扩散阻挡层上形成成核层；其中，成核层还包含有P型杂质，且P型杂质包含II族中和/或ⅣA中的至少一种元素。
即在本申请涉及的制备方法中，通过扩散阻挡层可以阻挡成核层中的IIIA族元素扩散至衬底中，以抑制在衬底的表层形成P型寄生沟道，减小该衬底的导电能力。另外，成核层还包含有P型杂质，受主的成核层和衬底之间的能带结构，会抑制在衬底的表层形成反转层的N型寄生沟道，减小衬底的导电能力，从而，降低该射频半导体器件的射频损耗。
在一种可以实现的方式中，在形成成核层时，包括：在包含硅的衬底上形成第一成核层，再在第一成核层上形成第二成核层，第一成核层中P型杂质的浓度大于第二成核层中P型杂质的浓度；和/或，第一成核层中P型杂质和第二成核层中P型杂质不同。
在一种可以实现的方式中，制备所述第一成核层和/或所述第二成核层的前驱体包括二乙基铍，二茂镁，二甲基锌，二异丙基二硫代氨基甲酸钙，甲烷、乙烯、硅烷、或乙硅烷中的至少一种。
又一方面，本申请还提供了一种电子设备，包括电路板和上述任一实现方式中的射频半导体器件或者上述任一实现方式制得的射频半导体器件，且电路板与射频半导体器件电连接。
本申请实施例提供的电子设备包括上述射频半导体器件，因此本申请实施例提供的电子设备与上述技术方案的射频半导体器件能够解决相同的技术问题，并达到相同的预期效果。
附图说明
图1为现有技术中的一种射频半导体器件的结构示意图；
图2为基站的部分结构示意图；
图3为手机的部分结构的***示意图；
图4为基站或者手机等一些电子设备中的部分结构示意图；
图5为一种射频半导体器件的结构示意图；
图6示出了图5所示结构中形成P型寄生沟道的原理图；
图7为本申请实施例提供的一种射频半导体器件的结构示意图；
图8为本申请实施例提供的一种射频半导体器件的用于示出电极的结构示意图；
图9为本申请实施例提供的一种射频半导体器件的结构示意图；
图10a为本申请实施例提供的一种射频半导体器件中的AlN和Si各自的能带图；
图10b为本申请实施例提供的一种射频半导体器件中的n型导电类型的AlN和Si各自的能带图；
图10c为本申请实施例提供的一种射频半导体器件中的n型导电类型的AlN和Si形成的异质结的能带图；
图11为本申请实施例提供的一种射频半导体器件的结构示意图；
图12a为本申请实施例提供的一种射频半导体器件中的P型导电类型的AlN和Si各自的能带图；
图12b为本申请实施例提供的一种射频半导体器件中的P型导电类型的AlN和Si形成的异质结的能带图；
图13为本申请实施例提供的一种射频半导体器件的结构示意图；
图14为本申请实施例提供的一种射频半导体器件的结构示意图；
图15为本申请实施例提供的一种射频半导体器件的结构示意图；
图16为本申请实施例提供的一种射频半导体器件的结构示意图；
图17为本申请实施例提供的一种射频半导体器件的结构示意图；
图18为本申请实施例提供的一种射频半导体器件的结构示意图；
图19为本申请实施例提供的一种射频半导体器件的结构示意图；
图20为本申请实施例提供的一种射频半导体器件的结构示意图；
图21为本申请实施例提供的一种射频半导体器件的结构示意图；
图22为本申请实施例提供的一种射频半导体器件的形成方法的流程框图；
图23a至图23e为本申请实施例提供的一种制得射频半导体器件的方法中各步骤完成后相对应的结构示意图；
图24为本申请实施例提供的一种射频半导体器件的形成方法的流程框图；
图25a至图25f为本申请实施例提供的一种制得射频半导体器件的方法中各步骤完成后相对应的结构示意图。
附图标记：
11-中框；110-边框；111-承载板；
12-后壳；
13-显示屏；
100-电路板；
101-射频半导体器件；102-第一电连接结构；103-封装基板；
200-第二电连接结构；
1-衬底；
2-扩散阻挡层；
31-成核层；
311-第一成核层；312-第二成核层；313-第三成核层；
32-沟道层；
33-势垒层；
34-应力缓冲层；
35-隔离层；
36-帽层
41-源极；
42-栅极；
43-漏极。
具体实施方式
在介绍本申请涉及的实施例之前，先介绍与本申请实施例相关的一些技术术语，具体如下：
位错密度(dislocation density)：在通常的晶体中都存在大量的位错，而这些位错的量就用位错密度来表示。位错密度定义可以为单位体积晶体中所含的位错线的总长度。
摇摆曲线半高宽：用来描述某一特定晶面在样品中角发散大小，角发散越大，摇摆曲线的半高宽就越大，位错密度就越高，反之，角发散越小，摇摆曲线的半高宽就越小，位错密度就越低。
前驱体：可以理解为制备某层结构时，所采用的原始物质。比如，在制备包含有P型杂质的氮化铝(AlN)层时，前驱体可以是二乙基铍、三甲基铝和氨气。
异质结：是由两种不同的半导体材料相接触形成的结，这两种材料的晶格常数是不同的，因此会产生晶格失配。
界面态：在异质结中，除了晶格失配在两种不同的半导体材料相接触面产生界面态以外，由于两种材料的热膨胀系数不匹配，以致引起界面畸变，也会产生界面态。
半导体异质结能带图：示出的是异质结界面两侧的导带最低值和价带最高值的能量的变化。
施主与受主：对于掺杂半导体，电子和空穴大多数是由杂质来提供的，能够提供电子的杂质称为施主，能够提供空穴的杂质称为受主。
本申请实施例提供一种电子设备，该电子设备可以包括通信设备(比如，基站、手机)、无线充电设备、医疗设备、雷达、导航设备、射频(radio frequency，RF)等离子体照明设备、RF感应和微波加热设备等。本申请实施例对上述电子设备的具体形式不做特殊限制。
上述电子设备中，基本都包括射频半导体器件，比如，包括功率放大器(poweramplifier，PA)，PA的主要作用是放大射频信号，以基站为例，图2给出了一种基站的简单的结构示意图，该基站包括控制单元，基站中的控制单元包括无线收发信机、与天线和有关的信号处理电路等，其中，该控制单元主要包括四个部件：小区控制器、话音信道控制器、信令信道控制器和用于扩充的多路端接口。基站的控制单元通常控制几个基站收发台，通过收发台和移动台的远端命令，基站的控制单元负责所有的移动通信接口管理，主要是无线信道的分配、释放和管理等。
继续结合图2，该基站还包括传输单元，此传输单元与核心网连接，核心网侧的控制信令、语音呼叫或数据业务信息通过传输单元发送到基站的控制单元中，通过控制单元对这些业务进行处理。
再结合图2，该基站还包括基带单元和射频(radio frequency，RF)单元，基带单元主要是完成基带的调制与解调、无线资源的分配、呼叫处理、功率控制与软切换等功能。RF单元主要是完成空中射频信道和基带数字信道之间的转换，再经过功率放大器(poweramplifier，PA)对信号的放大处理，然后通过射频馈线送到天线上进行发射，终端设备，比如手机(mobile phone)、平板电脑(pad)等，通过无线信道接收天线所发射的无线电波，然后解调出属于自己的信号。
继续结合图2，该基站还包括供电单元，此供电单元可以用于对传输单元、基带单元、控制单元等结构进行供电。
图3给出了另一种电子设备的结构图，该电子设备以手机为例，该手机可以包括中框11、后壳12以及显示屏13。该中框11包括用于承载显示屏13的承载板111，以及绕承载板111一周的边框110，承载板111上承载有RF单元和PA器件，PA器件对RF单元输出的信号进行放大后，馈送至手机中的天线上(比如，天线可以沿边框110的边缘设置)，以收发信号。
随着***移动通信技术(4th generation of wireless communicationstechnologies，4G)向第五代移动通信技术(5th generation of wirelesscommunications technologies，5G)的发展，对上述的射频半导体器件的功能要求也越来越高，比如，具有更高频率、更高电压、更高输出功率和效率等。
在可以选择的半导体材料中，由于氮化镓(GaN)具有高的热导率、高的击穿场强、高饱和电子迁移速率等特点，而成为制作射频半导体器件的关键材料。例如，基于氮化镓(gallium nitride，GaN)的高电子迁移率晶体管(high electron mobility transistor，HEMT)，是由单晶衬底上生长的GaN外延单晶薄膜制作而成。单晶衬底一般采用蓝宝石(Sapphire)、碳化硅(SiC)或者硅(Si)单晶这样的材料，比如，衬底采用硅单晶材料时，制得的HEMT可以被称为硅上氮化镓(GaN-on-Si)HEMT器件。
如图4所示，上述设备中的射频半导体器件101被设置在基板103上，并且射频半导体器件101通过第一电连接结构(比如，金属层)102设置在基板103上，以使该射频半导体器件101可以与基板103上的其他电子器件进行信号互连。
基板103再通过第二电连接结构200设置在电路板100上，比如该电路板1可以是印制电路板(printed circuit board，PCB)，这里的第二电连接结构200可以是球阵列(ballgrid array，BGA)或者其他电连接结构。
在图4所示的射频半导体器件101可以包括如图5所示的结构，图5为一种射频半导体器件101的断面结构图，该射频半导体器件101包括：硅基衬底，形成在硅基衬底上的氮化铝(AlN)层，形成在AlN层上的GaN层，和形成在GaN层上的氮化铝镓(AlGaN)层，以及形成在AlGaN层上方的源极、栅极和漏极。
然而，在图5所示的射频半导体器件101中，容易在硅基衬底的靠近AlN层的表层产生寄生导电通道。形成寄生导电通道主要存在以下两种原因：1)在制备该射频半导体器件101的反应腔室内含有Al和Ga的残留物，以及在生产完AlN层后，后续高温生长过程中的含Al和Ga前驱体分解产物，会向硅基衬底中扩散，从而在硅基衬底的表层形成扩散掺杂形成如图6所示的P型寄生沟道；2)由于AlN与Si之间存在材料特性的差异，使得两者不同材料的层结构的能带不一样，在硅基衬底的表层处易形成高传导损耗的N型寄生沟道。
无论是如图6所示的在硅基衬底表层形成p型寄生沟道，还是在硅基衬底表层形成N型寄生沟道，都会使得硅基衬底产生导电能力，以产生射频损耗，降低该射频半导体器件的工作性能。
所以，制备低射频损耗的硅上氮化镓(GaN-on-Si)半导体器件是实现高性能射频器件应用的关键。
基于此，本申请实施例给出了一些可以实现的射频半导体器件，这些射频半导体器件不仅可以抑制P型寄生沟道的形成，也可以抑制N型寄生沟道的形成，进而，能够降低该射频半导体器件工作时的传导损耗，即降低射频损耗，提升该射频半导体器件工作时的输出功率、功率增益和效率等。
下面结合附图对本申请实施例涉及的射频半导体器件进行详细说明。
结合图7，图7是本申请实施给出的一种射频半导体器件101的剖面图，该射频半导体器件101包括：衬底1、形成在衬底1上的扩散阻挡层2、形成在扩散阻挡层2上的成核层31、形成在成核层31上的沟道层32，以及，形成在沟道层32上的势垒层33。即就是，扩散阻挡层2、成核层31、沟道层32和势垒层33这些膜层结构沿着图7示出的第一方向L方向依次堆叠在衬底1上。
另外，继续参阅图7，该射频半导体器件101还包括源极(Source)41、栅极(Gate)42和漏极(Drain)43。源极(Source)41、栅极(Gate)42和漏极(Drain)43形成在势垒层33的远离衬底1的一侧。
其中，在图7中示例性的给出了该射频半导体器件101包括一组电极，这里的一组电极包括一个源极41、一个栅极42和一个漏极43。在另外一些可以实现的结构中，如图8所示的，图8示例性的给出了该射频半导体器件101包括多组电极，例如，三组电极。其中，多组电极中的源极41相互电连接，多组电极中的栅极42相互电连接，多组电极中的漏极43相互电连接。
还有，这些电极中的任一电极的延伸方向一致，并且这些电极可以沿着与自身延伸方向相垂直的方向呈交替间隔排布。
上述的衬底1可以包含硅，可以这样对包含硅的衬底1解释，如图7，衬底1的与扩散阻挡层2相对的表面A可以是硅表面。例如，在一些实施例中，衬底1可以是硅晶片，表面A可以对应于硅晶片的表面。在另外一些实施例中，表面A可以对应于复合衬底(例如，包括硅层和一个或更多个设置在硅层下方的下层)的硅表面。在另外一些实施例中，表面A可以对应于绝缘体上硅衬底的硅部分的表面。还在另外一些实施例中，表面A可以对应于蓝宝石上硅衬底的表面。再在另外一些实施例中，表面A可以对应于注氧隔离衬底的硅表面。
另外，衬底1可以是包含硅的高电阻衬底，比如，包含硅的高电阻衬底可以是电阻率大于或者等于1000Ω·cm的衬底结构，或者可以是大于或等于2000Ω·cm的衬底结构，再或者可以是大于或等于5000Ω·cm的衬底结构。
将上述所述的包含硅的高电阻衬底应用在高频下工作的器件(例如RF器件)中，可以提升射频半导体器件的性能。例如，高电阻率可以降低衬底损耗，降低射频半导体器件功耗。
继续参阅图7，该射频半导体器件101中，沿第一方向即堆叠方向L设置的成核层31、沟道层32和势垒层33可以均包含有IIIA族氮化物，即就是可以采用任何IIIA族氮化物材料制得。比如，IIIA族氮化物材料可以包括氮化硼(BN)、氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)、氮化铊(TIN)和氮化铝镓(AlGaN)中的一种或者至少两种的组合，或者可以包括IIIA族元素和VA族元素形成的任何合金，例如，氮化铟镓(InGaN)、氮化铝铟镓(AlInGaN)、氮化镓砷磷(GaAsPbN)、氮化铝铟镓砷磷(AlInGaAsPbN)等。
示例的，成核层31可以包含氮化铝(AlN)材料。可以这样理解氮化铝(AlN)材料，氮化铝(AlN)材料是指氮化铝(AlN)及其任何合金，例如氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlInGaN)、氮化铝铟镓砷磷化物(AlInGaAsPbN)等。在这些氮化铝(AlN)合金中，具有高浓度的铝并且可以包含少量镓和铟中的至少一种，或者不包括镓和铟，也就是合金浓度相对铝浓度是比较小的。
继续参阅图7，该射频半导体器件101中，沿堆叠方向P，在衬底1和成核层31之间形成有扩散阻挡层2。该扩散阻挡层2可以形成在衬底1的表面A上，即可以直接覆盖在衬底1的表面A上。
扩散阻挡层2可以选择的材料具有多种，例如，可以选择金属(比如Al)，或者可以选择硅氧化合物、硅氮化合物、铝氧化合物、铝硅化合物、铝硅氮化合物等的一种或者至少两种的组合。
在一些工艺流程中，例如包括AlN的成核层31可能难以直接在衬底1上进行异质外延生长，通过在衬底1上先形成包含铝的扩散阻挡层2，可利用扩散阻挡层2缓解成核层31的IIIA族氮化物材料的晶格与衬底1的晶格的差异。也可以这样理解，通过扩散阻挡层2可以缓解衬底1与氮化铝的晶格失配，以使氮化铝的晶格生长的更加整齐。
除此之外，在扩散阻挡层2上形成成核层31时，利用扩散阻挡层2还可以抑制成核层31中的IIIA族元素(例如Al)朝包含硅的衬底1中扩散。或者，在成核层31上形成沟道层32或者势垒层33时，也可以通过扩散阻挡层2抑制沟道层32或者势垒层33中的IIIA族元素(例如Al和Ga)朝包含硅的衬底1中扩散。这样的话，可以降低扩散至衬底1中的这些IIIA族元素的浓度，从而，可以抑制扩散至衬底1中的这些IIIA族元素在衬底1中形成P型寄生沟道，以减弱衬底1的导电能力。
在衬底1上形成扩散阻挡层2时，可以采用多种工艺手段制得该扩散阻挡层2。示例的，可以预通氨气进行氮化预处理，以在包含硅的衬底1上形成氮化硅薄膜作为扩散阻挡层2；再示例的，可以采用外延生长技术在包含硅的衬底1上形成氧化铝薄膜作为扩散阻挡层2，从而，减小外延生长后衬底1的导电能力。
基于上述对扩散阻挡层2的描述，可以理解为：该扩散阻挡层2不仅可以缓解衬底1与成核层31的晶格失配，使得成核层31的晶格生长更加整齐，从而，能够使得后续形成的沟道层32或者势垒层33的晶格生产的均比较整齐，位错密度均比较小，提升该射频半导体器件的输出功率、功率增益和效率等。还有，该扩散阻挡层2还兼备了可以抑制包括成核层31、沟道层32或者势垒层33中的IIIA族元素向衬底1中扩散的程度，抑制衬底1中P型寄生沟道的形成。
图9是本申请实施例给出的另外一种射频半导体器件101的结构图，和上述图7所示射频半导体器件101相比，图9所示射频半导体器件101，不仅包括衬底1、扩散阻挡层2、成核层31、沟道层32和势垒层33，还包括其他膜层结构。比如，继续参阅图9，该射频半导体器件101还可以包括应力缓冲层34，应力缓冲层34可以形成在成核层31的远离扩散阻挡层2的一侧，也就是可以形成在成核层31之上。
应力缓冲层34包括但不局限于单层或多层IIIA族氮化物及多元IIIA族氮化物、或者由它们组成的超晶格结构。
在一些可选择的实施方式中，应力缓冲层34可以包括组分渐变(compositionallygraded)的IIIA族氮化物材料，例如，应力缓冲层34可以包括AlxGa(1-x)N，其中x可以沿生长方向(也就是图9所示的沿远离衬底1的方向)逐渐减小，比如，x可以由值1减小到值0。
组分渐变的应力缓冲层34可以依照下述示例性的规律渐变。
比如，AlxGa(1-x)N的组分中的x，从应力缓冲层34的下表面B表面处的值1连续地渐变成应力缓冲层34上表面C处的值0。
再比如，AlxGa(1-x)N的组分中的x，从应力缓冲层34的下表面B表面处的值1不连续地渐变成应力缓冲层34上表面C处的值0。例如，从应力缓冲层34的下表面B表面至应力缓冲层34的上表面C，以AlN、Al0.6Ga0.4N和Al0.4Ga0.6N，以及Al0.2Ga0.8N进行不连续的渐变。
再例如，AlxGa(1-x)N的组分中的x，从应力缓冲层34的下表面B表面处的值1呈抛物线渐变成应力缓冲层34上表面C表面处的值0；或者，呈其他连续或者非连续的渐变形式变化。
另外，在一些可选择的实施例中，可以选择如AlxInyGa(1-x-y)N、InyGa(1-y)N等的氮化镓合金形成。合金的元素，例如，Ga、Al、In中的至少一种的浓度沿应力缓冲层的厚度是变化的。示例的，应力缓冲层具有AlxInyGa(1-y)N组分时，x和y中的至少一个是可以变化的。再示例的，应力缓冲层InyGa(1-y)N组分的某些实施例中，y是可以变化的。
继续结合图9，该射频半导体器件101的沟道层32可以形成在应力缓冲层34的远离成核层31的一侧，也就是形成在应力缓冲层34之上。沟道层32可以包含氮化镓(GaN)材料。如图9，当应力缓冲层34的上表面处为GaN材料，且沟道层32也为GaN材料时，GaN材料的沟道层32中一般会掺杂(比如，掺杂碳或者铁等元素)，形成高电阻率的GaN层，即通过掺杂来实现抑制漏电，提高击穿电压的目的，但是，GaN材料的沟道层32用来走电流，需要高质量低杂质的GaN外延层。
沟道层32可以包括一层沟道层，或者，可以包括至少两种相堆叠的沟道层。
继续结合图9，该射频半导体器件101还可以包括隔离层35，隔离层35可以形成在沟道层32的远离应力缓冲层34的一侧，也就是形成在沟道层32之上。
隔离层35可以包含AlN材料，通过AlGaN、AlN、GaN结构的极化效应可产生更高的二维电子气浓度，并且二维电子气向势垒层的渗入概率降低，通过隔离层35能够减少合金无序散射从而提高迁移率，有利于改善器件的输出特性。
隔离层35的厚度可以小于或等于2nm，大于或等于0.1nm。
继续结合图9，该射频半导体器件101中的势垒层33可以形成在隔离层35的远离沟道层32的一侧，也就是形成在隔离层35之上。
势垒层33可包括但不局限于IIIA族氮化物及多元IIIA族氮化物，例如AlaGabIn1-a-bN，其中0≤a+b≤1。在另外一些具体的实施例中，也可选择AlzGa1-zN，其中0.1<z<0.3。在另外一些具体的实施例中，也可选择In0.17Al0.83N。
其中，势垒层33中的铝含量与应力缓冲层34和沟道层32中的铝含量不同。
势垒层33的厚度可以小于或等于100nm，大于或等于5nm，比如，可以选择小于或等于25nm，大于或等于10nm。
势垒层33用于配合沟道层32，以在沟道层32与势垒层33之间通过极化作用产生二维电子气(two-dimensional electron gas，2DEG)沟道区域，提供电子快速输运的通道，从而导通电流。
继续结合图9，该射频半导体器件101还可以包括帽层36，帽层36可以形成在势垒层33的远离隔离层35的一侧，也就是形成在势垒层33之上。
在一些可选择的实施例中，在覆层帽层36的情况下，相对于不存在帽层时形成的表面，所得到的表面形态可以更平滑，表面缺陷更少。另外，采用GaN材料终止外延层的生长，也助于后续对外延层的表面进行化学处理。
帽层36可包括但不局限于生长的氮化物或者氧化物层。例如，一些实施例中可选择生长的GaN单晶层，再例如，一些实施例中可选择生长多晶SiNx层。
另外，帽层36可以是单晶、多晶或非晶。
在可选择的工艺方式中，可以采用金属有机物气相外延生长(metal-organicvapor phase epitaxy，MOVPE)技术，也称为金属有机化合物化学气相沉淀(metal-organicchemical vapor deposition，MOCVD)作为生长技术，在扩散阻挡层2上形成包含成核层31、沟道层32和势垒层33、应力缓冲层34、隔离层35和帽层36的IIIA族氮化物形成层。或者，也可以采用分子束外延(molecular beam epitaxy，MBE)作为生长技术，在扩散阻挡层2上形成包含成核层31、沟道层32和势垒层33等的IIIA族氮化物形成层。当然，也可以采用其他外延生长技术。
在一些工艺流程中，比如，当采用MOVPE技术生长成核层31时，需要通入大量的NH3，在NH3氛围下生长的AlN层通常由于缺陷的存在而表现为n型导电类型，另外，由于AlN的晶格常数较Si的晶格常数小，因此AlN层将受到较大的张应力而形成较强的极化效应，使得AlN的能带发生弯曲。
下面通过图10a至图10c所示的半导体能带图，解释当成核层31表现为n型导电类型时，所呈现的一些现象。
图10a示出的是AlN和Si各自的能带图，图10b示出的是表现为n型导电类型的AlN，和Si各自的能带图，图10c示出的是表现为n型导电类型的AlN和Si形成的异质结的能带图。
其中，在图10a至图10c中，能带图中的各个量代表的物理意义如下：
E0：真空能级。表示电子跑出半导体进入真空中所必须具有的最低能量。
EF：费米能级。对一个由费米子(可以是电子、质子、中子)组成的微观体系而言，每个费米子都处在各自的量子能态上。在能带理论中，费米能级可视为热力学平衡时，电子有一半概率占据的假想能级。
EC：示为禁带宽度的导带底。
EV：示为禁带宽度的价带顶。
Eg：禁带宽度。就是价带顶和导带底之间的能量差，也就是产生本征激发所需要的的最小平均能量。比如，图10a中的Eg-AlN示为AlN的禁带宽度，Eg-Si示为Si的禁带宽度。其中，禁带宽度的大小决定了材料是具有半导体性质还是具有绝缘体性质，例如，Eg-AlN可以为6.2eV，Eg-Si可以为1.1eV，即就是Si的禁带宽度较小，那么，当温度升高时，电子很容易就会被传到Si的导带内，从而使得Si具有导电性，但是，对于AlN，禁带宽度较大，相比Si，即使在较高的温度下，仍然是电的不良导体。所以，在半导体器件中，当采用Si作为衬底材料时，控制电子迁移至Si中，可以有效的控制Si的导电性。
X：电子亲和能。是一个电子从导带底移动到真空能级所需的能量。比如，图10a中的XAlN示为AlN的电子亲和能，XSi示为Si的电子亲和能。例如，XAlN可以为1.15eV，XSi可以为4.05eV。
对比图10a和图10b，当成核层31包括表现为n型导电类型的AlN时，如图10b所示的，AlN层将受到较大的张应力而形成较强的极化效应，使得能带弯曲，施主的AlN的费米能级相比Si的费米能级，更加靠近导带底。
如图10b所示的，当两种不同的半导体(n型导电类型的AlN和Si)紧密接触而形成异质结时，为使体系达到平衡，必将发生电子的转移，直至体系中的各处的费米能级完全一致为止，也就是说，施主的n型的AlN中的电子会朝Si中转移，电子的转移会使得界面附近能带(包括真空能级E0，导带底EC，价带顶EV，如图10c中的真空能级E0，和图10b和图10c中的导带底EC，价带顶EV)发生弯曲，使得局部导带空间处于费米能级EF以下，电子会自发地向该区域移动并聚集。如此的话，n型的AlN与Si之间的能带结构，使得n型的AlN与Si在界面处形成了如图10c示出的反转层的N型寄生沟道，通常，这种类型的反转层的N型寄生沟道具备较高的导电能力，从而会提升该射频半导体器件的射频损耗，增加该射频半导体器件的功耗。
为了克服出现上述图10c示出的反转层的N型寄生沟道，如图11所示，本申请实施例给出了另一种射频半导体器件，图11为该射频半导体器件101的结构示意图。该射频半导体器件101和上述图7所示的射频半导体器件101的相同之处在于：也包含了衬底1、扩散阻挡层2、成核层31、沟道层32、势垒层33，以及电极。和上述图7所示的射频半导体器件101不同之处在于：在图11所示结构中，成核层31中包含有P型杂质。
该P型杂质可以包含II族元素中的至少一种。示例的，可以采用IIA族中的铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)中的一种或者至少两种的组合。
再示例的，可以采用IIB族中锌(Zn)、汞(Hg)、镉(Cd)中的一种或者至少两种的组合。
又示例的，可以采用铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、锌(Zn)、汞(Hg)、镉(Cd)中的至少两种的组合。
又示例的，该P型杂质也可以包含ⅣA中元素中的至少一种，比如，可以选择碳(C)、硅(Si)中的至少一种。
另外，该P型杂质也可以包括上述示出的不同元素的至少两种的组合。例如，可以包括镁(Mg)和碳(C)；再例如，可以包括锌(Zn)和硅(Si)。
在图11所示的射频半导体器件101中，扩散阻挡层2的沿堆叠方向的厚度尺寸范围可以小于1nm，所以，该扩散阻挡层2可以阻挡成核层31、沟道层32和势垒层33的IIIA族离子和/或IIIA族原子扩散至衬底1中。但是，由于该扩散阻挡层2比较薄，使得该扩散阻挡层2无法约束电子，即就是无法阻挡成核层31中的电子迁移至衬底1中，这样的话，可以视为成核层31和衬底1之间形成有异质结。
图12a示出的是表现为P型导电类型的AlN，和Si各自的能带图，图12b示出的是P型导电类型的AlN和Si形成的异质结的能带图。上述已经介绍能带图中的各个量代表的物理意义，在此不再重复。
见图12a，当AlN表现为P型导电类型时，受主的AlN的费米能级相比Si的费米能级，更加靠近价带顶。类似的，当P型导电类型的AlN和Si紧密接触而形成异质结时，能带发生对齐后费米能级EF处于禁带之中，从而不存在电子能够自发聚集的区域。如此的话，对比图12b和图10c，可以看出：当成核层31呈P型时，有效抑制反转层寄生沟道的形成，降低该射频半导体器件的射频功耗，提升该射频半导体器件的工作性能。
继续见图12a，由于AlN和Si形成的异质结的EF在禁带区域内，从而，无论是N型寄生沟道，还是P型寄生沟道均会被有效的抑制。
再参阅图11，本申请实施例给出的射频半导体器件101不仅包括形成在成核层31和衬底1之间的扩散阻挡层2，而且，成核层31中具有P型杂质。这样设计，通过扩散阻挡层2可以抑制IIIA族(比如，铝和镓)扩散至衬底1中，抑制在衬底1中形成P型寄生沟道，扩散阻挡层2还可以缓解成核层31和衬底1的晶格失配；另外，通过形成在成核层31中的P型杂质，可以抑制在衬底1的表层形成反转层N型寄生沟道。综合所述，当该射频半导体器件101包含扩散阻挡层2和包含P型杂质的成核层31时，不仅会抑制衬底1中P型寄生沟道的形成，还会抑制衬底1中N型寄生沟道的形成，从而，有效抑制衬底1的导电能力，降低衬底1的寄生损耗，提升该射频半导体器件101的性能。
即使在一些实施例中，成核层31中的少量电子迁移至衬底1中，形成电导率较弱的P寄生沟道，但是，通过在成核层31中形成P型杂质，衬底1的导电性能也是很微弱的，也相对应会降低该衬底1的导电能力，降低该衬底1的射频功耗。
在一些可以选择的实现结构中，图11中的成核层31中的P型杂质的浓度ρ可以为：1×1015cm-3≤ρ≤1×1020cm-3。比如，当P型杂质选择Mg时，Mg的浓度ρ可以为：1×1015cm-3≤ρ≤1×1020cm-3。示例的，Mg的浓度可以选择1×1018cm-3。再例如，当P型杂质选择C和Si的混合时，C和Si的浓度可以均为1×1018cm-3。
另外，在一些可以实现的结构中，包含P型杂质的成核层31的厚度d范围为：1nm≤d≤300nm。比如，可以选择d＝150nm，或者，d＝200nm，再或者，d＝250nm，又或者，d＝300nm。这里的成核层31的厚度d指的是成核层31沿着这些膜层结构堆叠方向的厚度，即就是沿着图9所示的L方向的厚度尺寸。
本申请实施例给出的射频半导体器件101，如图11所示的，衬底1的射频损耗或外延形成的其他层结构的射频损耗可通过在外延层表面加工共面波导线(coplanarwaveguide，CPW)进行量测，比如，可以给图11所述的势垒层33的表面加工共面波导线(coplanar waveguide，CPW)进行量测。在一些实施例中，通过CPW量测，硅上氮化镓外延衬底的整个射频器件在40GHz以下频段的射频损耗可以小于0.25dB/mm，相比现有的大于0.4dB/mm，本申请实施例给出的射频半导体器件射频损耗明显的被降低。
包含P型杂质的成核层31的摇摆曲线半高宽可由X射线衍射仪(X-raydiffraction，XRD)量测。上述摇摆曲线半高宽指的是由AlN成核层0002晶面的omega扫描模式下衍射峰测量的，本实施例中包含P型杂质的成核层31的0002晶面(比如，成核层31中的AlN为六方晶系，0002晶面即为平行于叠层表面的晶面)的摇摆曲线半高宽小于800弧秒。
包含P型杂质的成核层31的表面粗糙度可由原子力显微镜(atomic forcemicroscopy，AFM)量测。本实施例给出的成核层31的表面粗糙度可以小于1nm。
为了进一步抑制射频半导体器件的射频损耗，如图13，本申请实施例还提供了一种射频半导体器件101结构，且图13是提供的射频半导体器件101的结构图。图13所示结构和上述图11所示结构的不同之处在于：成核层31包括沿第一方向L方向堆叠的第一成核层311和第二成核层312。即可以是第一成核层311堆叠在扩散阻挡层2上，第二成核层312堆叠在第一成核层311上。并且，在第一成核层311和第二成核层312内均形成有P型杂质。
图13示例性的给出了成核层31包括堆叠的第一成核层311和第二成核层312的两层结构。在其他一些可以实现的结构中，可以在图13所示结构的基础上，包括更多层的成核层，比如，三层、四层，甚至更多层。
关于图13示例的的结构中，第一成核层311和第二成核层312内的P型杂质选择的材料可以参照上述，在此不再对P型杂质具体材料描述。
在一些可以实现的结构中，如图13，第一成核层311中的P型杂质元素，和第二成核层312中的P型杂质元素可以不同。
关于第一成核层311中的P型杂质元素，和第二成核层312中的P型杂质元素不同，可以见下述解释：
比如，当第一成核层311和第二成核层312中的任一成核层中仅包括一种P型杂质元素时，两个成核层的P型杂质元素为不同的P型杂质元素，即就视为第一成核层311中的P型杂质元素，和第二成核层312中的P型杂质元素不同。例如，第一成核层311中的P型杂质元素为镁(Mg)，第二成核层312中的P型杂质元素为碳(C)。
再比如，当第一成核层311和第二成核层312中均包括至少两种P型杂质元素时，第一成核层311中的P型杂质元素，和第二成核层312中的P型杂质元素均不同，即就视为第一成核层311中的P型杂质元素，和第二成核层312中的P型杂质元素不同。例如，第一成核层311中的P型杂质元素为镁(Mg)和碳(C)，则第二成核层312中的P型杂质元素为与镁(Mg)和碳(C)均不同的钙(Ca)和硅(Si)。
又比如，当第一成核层311和第二成核层312中均包括至少两种P型杂质元素时，第一成核层311中的P型杂质元素，和第二成核层312中的P型杂质元素部分相同，部分不同，也视为第一成核层311中的P型杂质元素，和第二成核层312中的P型杂质元素不同。例如，第一成核层311中的P型杂质元素为镁(Mg)和碳(C)，则第二成核层312中的P型杂质元素为镁(Mg)和硅(Si)时，也即是第一成核层311中的P型杂质元素，和第二成核层312中的P型杂质元素不同。
如图14是本申请实施例提供的另一种射频半导体器件101的结构图。见图14所示的，在该射频半导体器件101中，成核层31包括堆叠的第一成核层311和第二成核层312，并且，沿图14所示的沿堆叠方向L，第一成核层311的厚度d1与第二成核层312的厚度d2不相等，比如，第一成核层311的厚度d1可以小于第二成核层312的厚度d2，或者，第一成核层311的厚度d1可以大于第二成核层312的厚度d2。
在一些示例中，第一成核层311的厚度d1可以小于或等于100nm，大于或等于1nm，例如可以为50nm。
在另外一些示例中，第二成核层312的厚度d2可以小于或等于250nm，大于或等于100nm，例如可以为150nm。
当成核层31包括多层结构时，为了避免P型杂质在成核层31自身中形成寄生沟道，可以使得多层成核层31的P型杂质的浓度不一样，比如，见图15所示的，图15依然是本申请实施例给出的又一种射频半导体器件101的结构图，在图15中的第一成核层311中的P型杂质的浓度ρ1大于第二成核层312中的P型杂质的浓度ρ2，并且，第一成核层311相对第二成核层312更加靠近扩散阻挡层2设置。这里的第一成核层311中的P型杂质的浓度大于第二成核层312中的P型杂质的浓度可以理解为：第一成核层311中的P型杂质的浓度，和第二成核层312中的P型杂质的浓度相差至少一个数量级，即可以是ρ1/ρ2＞10，比如，第一成核层311中的P型杂质的浓度ρ1为1019cm-3，则第二成核层312中的P型杂质的浓度ρ2可以为1017cm-3。
在图15中，通过采用黑色圆点代表P型杂质，P型杂质数量较多示为P型杂质的浓度较大，P型杂质数量较少示为P型杂质的浓度较小。
在一些示例中，第一成核层311中的P型杂质的浓度ρ1可以为：1×1017cm-3≤ρ≤1×1020cm-3。比如P型杂质的浓度ρ1可以是1×1019cm-3。
在另外一些示例中，第二成核层312中的P型杂质的浓度ρ2可以为：1×1015cm-3≤ρ≤1×1018cm-3。比如P型杂质的浓度ρ2可以是1×1017cm-3。
如此设计，P型杂质浓度较高的第一成核层311可以有效抑制在衬底1的表层形成反转层N型寄生沟道，降低衬底1的导电能力，以降低该射频半导体器件的射频功耗。同时，P型杂质浓度较低的第二成核层312可以避免P型杂质浓度过高在成核层自身内带来寄生电导。在一些可以实现的结构中，图15所示射频半导体器件在40GHz以下频段的射频传导损耗可以小于0.20dB/mm，这样的话，又可以明显的，进一步的降低了该射频器件的射频损耗。
在一些实施例中，若在图15的基础上，设置更多的相堆叠的成核层时，沿着远离衬底1的方向，成核层中的P型杂质浓度逐渐递减，例如，可以递减至远离衬底1的最顶层的成核层中的P型杂质浓度为接近于零。
在一些可以实现的结构中，多层成核层中的P型杂质浓度变化，可以和多层成核层的厚度变化相结合，形成另外一些射频半导体器件。比如，见图16所示，图16示出的是本申请实施例提供的另外一种射频半导体器件101的结构图，在此种实施例中，沿着远离衬底1的方向，多层成核层的厚度逐渐递增，以及，多层成核层中的P型杂质浓度逐渐递减，例如，图16中的靠近衬底1的第一成核层311的厚度小于远离衬底1的第二成核层312的厚度，并且，第一成核层311中的P型杂质浓度大于第二成核层312中的P型杂质浓度。
在制备用图16所示实施例时，靠近衬底1的第一成核层311与衬底1的晶格失配大，且一般在低温条件生长，晶体质量较差，尽量保持第一成核层311的厚度较薄，在生长第二成核层312时，一般在高温条件生长，且随着生长厚度的增加，晶体质量是逐渐变好的，所以，第二成核层312的厚度可以大于第一成核层311的厚度。另外，第一成核层311相比第二成核层312为高浓度掺杂，以使得第一成核层311相比第二成核层312的导电能力较大，进而，在保证够抑制在衬底1中形成N型寄生沟道的条件下，尽量保持第一成核层的厚度较薄，降低第一成核层311的自身导电能力。
图17是本申请实施例给出的再一种射频半导体器件的结构图，且图17仅示出了该射频半导体器件的衬底1、扩散阻挡层2和第一成核层311和第二成核层312，其他膜层结构未示出。
在图17中，示出了第一成核层311和第二成核层312的晶体排布模型图，黑色圆圈示为第一成核层311中的晶体排布，白色圆圈示为第二成核层312中的晶体排布。该两种晶体模型图仅是一种示例性说明，并不构成对本申请的第一成核层311和第二成核层312的晶体排排布的具体限定。
由图17中的第一成核层311和第二成核层312示例性的晶体排布可以看出，在此种实施例中，远离衬底1设置的第二成核层312的位错密度，小于靠近衬底1设置的第一成核层311的位错密度，即就是，沿着远离衬底1的方向，成核层的位错密度可以逐渐减小。
在可以实现的工艺中，在制备多层成核层时，可以通过控制生长温度，以实现沿着远离衬底1的方向，成核层的位错密度可以逐渐减小。比如，在图17中，在形成第一成核层311时，可以控制生长温度为700℃，而生长第二成核层312的温度为1100℃。这样的话，可以使得沿着远离衬底1的方向，成核层中的晶体排布逐渐变得整齐，进而有利于在成核层上形成晶体排布整齐的沟道层32、势垒层33或者其他膜层结构；还有，有助于避免第一成核层311产生过大的张应力从而降低裂纹产生的风险。
一并结合图13至图17，在这些可以实现的结构中，不仅在衬底1和成核层31中形成有扩散阻挡层2，而且包括至少两种相堆叠的成核层结构。也就是说，利用扩散阻挡层2阻止成核层31中的IIIA族元素朝衬底1中扩散，抑制衬底1中形成P型寄生沟道的基础上，还可以利用多层成核层中的靠近衬底1的底层的成核层，抑制在衬底1中形成N型寄生沟道，同时，这些多层成核层还为后续工艺中其他膜层结构高质量的形成，铺垫了基础，即就是可以使得沟道层32、势垒层33的晶体排布更加的整齐，电子迁移率更高，并且，还不会在成核层自身层结构中引入P型寄生沟道，使得该射频半导体器件的性能更优。
除过上述各种不同结构的射频半导体器件，本申请实施例还给出了几种不同的射频半导体器件，以抑制在衬底1中形成寄生沟道，见下述所示。
图18是本申请实施例提供的一种射频半导体器件的结构图。此种结构的射频半导体器件101和上述涉及的射频半导体器件不同的是：可以不包括扩散阻挡层2，而是可以将成核层31形成在衬底1上。
另外，图18中的成核层31至少包括相堆叠的两层，比如，成核层31包括相堆叠的第一成核层311和第二成核层312。
在图18所示的射频半导体器件101中，认为包含第一成核层311和第二成核层312的成核层31可以直接覆盖在衬底1上。
还有，可以在图18的基础上，堆叠更多层的成核层，比如，三层、四层，甚至更多层。
当如图18所示的成核层包括至少两层时，对于这些多层成核层可以选择的材料、浓度大小、位错密度、生长温度等均可以参照上述图13至图17所示结构中，对第一成核层311和第二成核层312的描述。
示例的，图19是本申请实施例给出的一种包含第一成核层311和第二成核层312的射频半导体器件的结构图。在此实施例中，第一成核层311中P型杂质的浓度ρ1，大于第二成核层312中P型杂质的浓度ρ2。
继续参阅图19，第一成核层311和与之相邻的衬底1因为能带的不同，会形成异质结，但是，由于第一成核层311中含有浓度较高的P型杂质，从而，可以有效抑制在衬底1的表层形成反转层N型寄生沟道，降低衬底1的导电能力，以降低该射频半导体器件的射频功耗。
除此之外，P型杂质浓度较低的第二成核层312也可以避免P型杂质浓度过高在成核层自身内带来寄生电导。
再示例的，图20是本申请实施例给出的另一种包含成核层的射频半导体器件的结构图。图20和上述图19所示结构的区别在于：在图20中，不仅包括相堆叠的第一成核层311和第二成核层312，还包括堆叠在第二成核层312上的第三成核层313，且第三成核层313中也包含有P型杂质。
并且，沿着远离衬底1的L方向，第一成核层311、第二成核层312和第三成核层313中的P型杂质的浓度逐渐递减。
又示例的，图21是本申请实施例给出的又一种包含成核层的射频半导体器件的结构图。图21所示结构和图20所示结构一样，也包含了相堆叠的第一成核层311、第二成核层312和第三成核层313，以及，沿着远离衬底1的L方向，第一成核层311、第二成核层312和第三成核层313中的P型杂质的浓度逐渐递减。在图20所示结构中，第一成核层311、第二成核层312和第三成核层313的厚度基本相同，而在图21所示实施例中，沿着远离衬底1的L方向，第一成核层311、第二成核层312和第三成核层313中的厚度逐渐增加。
上述是讲述了本申请实施例提供的多种不同结构的射频半导体器件，下面描述了一些射频半导体器件的制备方法，具体见下述。
图22为该射频半导体器件的制备方法的工艺流程图，图23a至图23d为制造该射频半导体器件工艺流程的每一步骤完成后的剖面图。
如图22中的步骤S11，和图23a，图23a是执行图22中的步骤S11后的结构图。
如图22的步骤S11和图23a，在包含有硅的衬底1上形成第一成核层311，第一成核层311包括掺杂P型杂质的IIIA族氮化物。
其中，在制得第一成核层311时，可以采用外延生长技术，比如，外延生长技术包括但不局限于金属有机物化学气相外延MOVPE，分子束外延MBE或其他单晶外延生长技术。
以及，在制得第一成核层311时，对应的P型杂质掺杂前驱体可以包括但不限于二乙基铍(DEBe)，二茂镁(Cp2Mg)，二甲基锌(DMZn)，二异丙基二硫代氨基甲酸钙Ca(DPTC)2，甲烷(CH4)、乙烯(C2H4)，硅烷(SiH4)或乙硅烷(Si2H6)等。例如，可以选择二茂镁(Cp2Mg)作为AlN第一成核层311外延生长时的掺杂前驱体。
另外，P型杂质的掺杂浓度可以通过控制掺杂前驱体的载体流量来控制。示例的，可以通过控制载体气体NH3来控制P型杂质的掺杂浓度。
在一些可以实现的工艺流程中，也可以选择Mg作为P型杂质，并且，Mg的浓度ρ可以为：1×1017cm-3≤ρ≤1×1023cm-3。比如Mg的浓度ρ可以是1×1022cm-3。
还有，p型掺杂第一成核层311的生长温度介于600℃至1100℃之间，可以包括600℃和1100℃，比如，可以选择约1000℃。
如图22中的步骤S11，和图23b，图23b是执行图22中的步骤S12后的结构图。
如图22的步骤S12和图23b，在第一成核层311上形成第二成核层312，第二成核层312包括掺杂P型杂质的IIIA族氮化物。
这里的P型杂质可以均包含II族中的元素和/或ⅣA中的至少一种元素。
和上述的形成第一成核层311类似的，在制得第二成核层312时，可以采用外延生长技术，比如，外延生长技术包括但不局限于金属有机物化学气相外延MOVPE，分子束外延MBE或其他单晶外延生长技术。
并且，可以在同一个设备中完成第一成核层311和第二成核层312的制备。
在图22的步骤S12中，对应的P型杂质掺杂前驱体可以包括但不限于二乙基铍(DEBe)，二茂镁(Cp2Mg)，二甲基锌(DMZn)，二异丙基二硫代氨基甲酸钙Ca(DPTC)2，甲烷(CH4)、乙烯(C2H4)，硅烷(SiH4)或乙硅烷(Si2H6)等。
图22的步骤S12中P型杂质掺杂前驱体，可以和图22的步骤S11中P型杂质掺杂前驱体相同，也可以不同。
在一些可以实现的工艺流程中，可以选择C和Si的混合掺杂，C和Si的浓度ρ可以为：1×1015cm-3≤ρ≤1×1018cm-3。比如C和Si的浓度ρ可以是1×1017cm-3。
还有，p型掺杂第一成核层311的生长温度介于600℃至1100℃之间，可以包括600℃和1100℃，比如，可以选择约1100℃。
如图22中的步骤S13，和图23c，图23c是执行图22中的步骤S13后的结构图。
如图22的步骤S13和图23c，在第二成核层312上形成沟道层32。
该沟道层32也可以采用外延生长技术，比如上述的金属有机物化学气相外延MOVPE，分子束外延MBE等。
如图22中的步骤S14，和图23d，图23d是执行图22中的步骤S14后的结构图。
如图22的步骤S14和图23d，在沟道层32上形成势垒层33。
在一些工艺流程中，可以在形成沟道层32之前，在包括第一成核层311和第二成核层312的成核层31上形成应力缓冲层，然后在应力缓冲层上形成沟道层32。
在另外一些工艺流程中，可以在形成势垒层33之前，在沟道层32上形成隔离层，然后在隔离层上形成势垒层33。
在又一些工艺流程中，可以在形成势垒层33之后，再在势垒层33上形成帽层。以在帽层上形成图23e所示的源极(Source)41、栅极(Gate)42和漏极(Drain)43。
利用上述图22，图23a至图23e制得的的射频半导体器件中，成核层31包括相堆叠的第一成核层311和第二成核层312，并且通过掺杂工艺在第一成核层311和第二成核层312中均掺杂有P型杂质，从而，就会抑制在衬底1的表层形成N型寄生沟道。
本申请实施例还给出了另外一种射频半导体器件的制备方法，如图24，和图25a至图25e所示。图24为该射频半导体器件的制备方法的工艺流程图，图25a至图25e为制造该射频半导体器件工艺流程的每一步骤完成后的剖面图。
如图24中的步骤S21，和图25a，图25a是执行图24中的步骤S21后的结构图。
如图24的步骤S21和图25a，在包含有硅的衬底1上形成扩散阻挡层2。
在形成扩散阻挡层2时，可以预通氨气进行氮化预处理，以在包含硅的衬底1上形成氮化硅薄膜作为扩散阻挡层2；再示例的，可以采用外延生长技术在包含硅的衬底1上形成氧化铝薄膜作为扩散阻挡层2。
如图24的步骤S22和图25b，在扩散阻挡层2上形成第一成核层311，第一成核层311包括掺杂P型杂质的IIIA族氮化物。
如图24的步骤S23和图25c，在第一成核层311上形成第二成核层312，第二成核层312包括掺杂P型杂质的IIIA族氮化物。
这里的P型杂质可以均包含II族中的元素和/或ⅣA中的至少一种元素。
如图24的步骤S24和图25d，在第二成核层312上形成沟道层32。
如图24的步骤S25和图25e，在沟道层32上形成势垒层33。
如图25f，在势垒层33上源极(Source)41、栅极(Gate)42和漏极(Drain)43。
针对图24中的第一成核层311、第二成核层312、沟道层32和势垒层33的制备方法，可以参照上述图25中的相对应的膜层结构的制备方法。
利用上述图24，图25a至图25f制得的的射频半导体器件中，成核层31不仅包括相堆叠的第一成核层311和第二成核层312，并且通过掺杂工艺在第一成核层311和第二成核层312中均掺杂有P型杂质，除外，在衬底1和成核层31之间还形成有扩散阻挡层2。那么，不仅可以抑制在衬底1的表层形成N型寄生沟道，还可以抑制在衬底1的表层形成P型寄生沟道，以进一步的降低该射频半导体器件的射频损耗。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种射频半导体器件，其特征在于，包括：
衬底，包含硅；
成核层，形成在所述衬底上；
沟道层，形成在所述成核层上；
势垒层，形成在所述沟道层上；
其中，所述成核层、所述沟道层和所述势垒层均包含有IIIA族氮化物；
所述成核层包括在第一方向上堆叠的第一成核层和第二成核层，所述第一成核层形成在所述衬底上，所述第二成核层形成在所述第一成核层上；
所述第一成核层和所述第二成核层均包含有P型杂质，且所述P型杂质包含II族中和/或ⅣA中的至少一种元素；
所述第一成核层中所述P型杂质的浓度大于所述第二成核层中所述P型杂质的浓度；和/或，所述第一成核层中所述P型杂质和所述第二成核层中所述P型杂质不同。
2.根据权利要求1所述的射频半导体器件，其特征在于，沿所述第一方向，所述第一成核层的厚度小于所述第二成核层的厚度。
3.根据权利要求2所述的射频半导体器件，其特征在于，
所述第一成核层的厚度d1为：1nm≤d1≤100nm；
所述第二成核层的厚度d2为：100nm≤d2≤250nm。
4.根据权利要求1-3中任一项所述的射频半导体器件，其特征在于，所述第二成核层的位错密度小于所述第一成核层的位错密度。
5.根据权利要求1-4中任一项所述的射频半导体器件，其特征在于，所述第一成核层中的所述P型杂质，和所述第二成核层中的所述P型杂质均至少包含两种元素。
6.根据权利要求1-5中任一项所述的射频半导体器件，其特征在于，所述第一成核层和所述第二成核层的摇摆曲线半高宽均小于或等于800弧秒。
7.根据权利要求1-6中任一项所述的射频半导体器件，其特征在于，
所述第一成核层中的所述P型杂质的浓度为ρ1；
所述第二成核层中的所述P型杂质的浓度为ρ2；
其中，ρ1/ρ2＞10。
8.根据权利要求7所述的射频半导体器件，其特征在于，
所述ρ1为：1×1017cm-3≤ρ1≤1×1020cm-3；
所述ρ2为：1×1015cm-3≤ρ2≤1×1018cm-3。
9.根据权利要求1-8中任一项所述的射频半导体器件，其特征在于，所述P型杂质包括：铍、镁、钙、锌、碳、硅中的至少一种。
10.根据权利要求9所述的射频半导体器件，其特征在于，
所述第一成核层中的所述P型杂质包括镁；
所述第二成核层中的所述P型杂质包括镁、碳、硅中的至少两种。
11.根据权利要求1-9中任一项所述的射频半导体器件，其特征在于，所述第一成核层中的所述IIIA族氮化物，和所述第二成核层中的所述IIIA族氮化物相同。
12.根据权利要求1-11中任一项所述的射频半导体器件，其特征在于，所述射频半导体器件还包括：扩散阻挡层；
沿所述第一方向，所述扩散阻挡层形成在所述衬底和所述第一成核层之间。
13.一种射频半导体器件的制备方法，其特征在于，所述制备方法包括：
在包含有硅的衬底上形成第一成核层，所述第一成核层包括掺杂P型杂质的IIIA族氮化物；
在所述第一成核层上形成第二成核层，所述第二成核层包括掺杂P型杂质的IIIA族氮化物；
其中，所述P型杂质包含II族中和/或ⅣA中的至少一种元素；
所述第一成核层中所述P型杂质的浓度大于所述第二成核层中所述P型杂质的浓度；和/或，所述第一成核层中所述P型杂质和所述第二成核层中所述P型杂质不同。
14.根据权利要求13所述的射频半导体器件的制备方法，其特征在于，形成所述第一成核层和/或所述第二成核层的前驱体包括二乙基铍，二茂镁，二甲基锌，二异丙基二硫代氨基甲酸钙，甲烷、乙烯、硅烷、乙硅烷中的至少一种。
15.根据权利要求13或14所述的射频半导体器件的制备方法，其特征在于，在所述包含有硅的衬底上形成第一成核层之前，所述制备方法还包括：
在包含有硅的衬底上形成扩散阻挡层，以在所述扩散阻挡层上形成所述第一成核层。
16.一种射频半导体器件，其特征在于，包括：
衬底，包含硅；
扩散阻挡层，形成在所述衬底上；
成核层，形成在所述扩散阻挡层上；
沟道层，形成在所述成核层上；
势垒层，形成在所述沟道层上；
其中，所述成核层、所述沟道层和所述势垒层均包含有IIIA族氮化物；
所述成核层还包含有P型杂质，且所述P型杂质包含II族中和/或ⅣA中的至少一种元素。
17.根据权利要求16所述的射频半导体器件，其特征在于，所述成核层的中的所述P型杂质的浓度ρ均为：1×1015cm-3≤ρ≤1×1020cm-3。
18.根据权利要求16或17所述的射频半导体器件，其特征在于，所述成核层的厚度d为：1nm≤d≤300nm。
19.根据权利要求16-18中任一项所述的射频半导体器件，其特征在于，
所述成核层中的所述P型杂质包括镁、碳、硅中的至少一种。
20.一种电子设备，其特征在于，包括：
电路板；
如权利要求1-12中任一项所述的射频半导体器件、如权利要求13-15中任一项所述的射频半导体器件的制备方法制得的射频半导体器件，或者，如权利要求16-19中任一项所述的射频半导体器件；
其中，所述射频半导体器件设置在所述电路板上。
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