CN117292733A - 一种efuse读写电路 - Google Patents
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Abstract
本发明公开了一种EFUSE读写电路，其包括选通电路、熔丝元件R‑fuse、烧写电流镜、供电电流源、参考电路以及差动灵敏放大器；烧写电源VCC通过选通电路连接烧写电流镜，选通电路根据控制信号对烧写电流镜进行控制，烧写电流镜的输入端连接供电电流源的一个输出端，烧写电流镜的输出端连接熔丝元件R‑fuse和差动灵敏放大器的第一输入端，熔丝元件R‑fuse还连接供电电流源的另一个输出端，参考电路连接差动灵敏放大器的第二输入端，烧写电流镜用于提供恒定的烧写电流来对熔丝元件R‑fuse进行烧写。本发明的EFUSE读写电路具有读写稳定性好、良率高的优点。
Description
技术领域
本发明涉及半导体芯片技术领域，特别是指一种EFUSE读写电路。
背景技术
EFUSE(电可编程熔丝结构)是可进行一次编程操作的非易失性存储器，对EFUSE编程后该信息不会因为***掉电而丢失。EFUSE基于电子迁移原理工作（EM效应），即在熔丝元件两端加上电压，在电流流过熔丝元件时发生电子迁移导致熔丝元件的电阻值增大或者产生焦耳热使熔丝元件发生热断裂。
目前，在半导体芯片中可以设置EFUSE读写电路，这样可以通过半导体芯片外部的烧写动作来改变半导体芯片本身的一些功能或性能，如扩展芯片的功能性，校准芯片受工艺变化带来的性能偏差。
配合图1所示，现有的EFUSE读写电路一般包括熔丝元件R-fuse’、MOS管Q1’、MOS管Q2’、MOS管Q3’、MOS管Q4’、读取电流源I1’、偏置电流源I2’、差动灵敏放大器U1’、参考电阻Rc’、烧写电源VCC’，第一控制信号输入端BE’和第二控制信号输入端BEN’；现有的EFUSE读写电路进行烧写时，第一控制信号输入端BE’输入高电平且第二控制信号输入端BEN’输入低电平，此时MOS管Q1’和MOS管Q2’打开且MOS管Q3’和MOS管Q4’关断，这样烧写电源VCC’提供恒定电压对熔丝元件R-fuse’进行烧写，使得熔丝元件R-fuse’的阻值变大；现有的EFUSE读写电路进行读取时，第一控制信号输入端BE’输入低电平且第二控制信号输入端BEN’输入高电平，此时MOS管Q1’和MOS管Q2’关断且MOS管Q3’和MOS管Q4’打开，使得烧写电源VCC’断开且熔丝元件R-fuse’通过MOS管Q4’接地，这样读取电流源I1’给熔丝元件R-fuse’提供读取电流而产生第一电压信号给差动灵敏放大器U1’的第一输入端，而偏置电流源I2’给参考电阻Rc’提供偏置电流而产生第二电压信号给差动灵敏放大器U1’的第二输入端，差动灵敏放大器U1’通过比较第一电压信号和第二电压信号的大小而测量熔丝元件R-fuse’的电阻与参考电阻Rc’相比是大是小，从而决定差动灵敏放大器U1’的输出信号是高电位还是低电位。现有的EFUSE读写电路通过半导体芯片外部控制的烧写动作可以决定差动灵敏放大器U1’的输出信号的逻辑电位，若是半导体芯片中存在多个EFUSE读写电路时可以编程输出一组由半导体芯片外部控制的逻辑信号，从而改变半导体芯片的功能或性能。
现有的EFUSE读写电路存在以下缺陷：
1、现有的EFUSE读写电路的烧写时是由烧写电源VCC’提供恒定电压进行烧写，由于工艺影响，造成熔丝元件R-fuse’的电阻、MOS管Q1’和MOS管Q2’导通电阻在不同工艺参数下的差异是比较大的，这造成烧写电源源VCC’提供恒定电压进行烧写时产生的烧写电流的大小也因此变化很大；当烧写电流很小时可能导致熔丝元件R-fuse’的阻值没有产生足够的变化而造成烧写失败，当烧写电流很大时就可能烧坏周围的电路器件而造成烧写失败，这两种情况都影响了EFUSE读写电路的良率；
2、现有的EFUSE读写电路在进行烧写时的熔丝元件R-fuse’的电流流向与在进行读取时的熔丝元件R-fuse’的电流流向是相反的，这样在进行读取时长时间的反向电流会有小概率使得熔丝元件R-fuse’恢复一部分（即使得烧写后的熔丝元件R-fuse’的阻值从高阻状态恢复成低阻状态），造成差动灵敏放大器U1’的输出信号的逻辑电位错误，影响了EFUSE读写电路的良率。
有鉴于上述问题的存在，有必要研究一种EFUSE读写电路，其具有读写稳定性好、良率高的优点。
发明内容
本发明的目的在于提供一种EFUSE读写电路，其具有读写稳定性好、良率高的优点。
为了达成上述目的，本发明的解决方案是：
一种EFUSE读写电路，其包括选通电路、熔丝元件R-fuse、烧写电流镜、供电电流源、参考电路以及差动灵敏放大器，烧写电流镜属于P型电流镜；选通电路的输入端连接烧写电源VCC，选通电路的控制端连接用于接入控制信号的控制信号输入端BE，选通电路的输出端连接烧写电流镜的电源端，烧写电流镜的输入端连接供电电流源的一个输出端，烧写电流镜的输出端连接熔丝元件R-fuse的第一端和差动灵敏放大器的第一输入端，熔丝元件R-fuse的第一端还连接供电电流源的另一个输出端，参考电路的第一端连接差动灵敏放大器的第二输入端，熔丝元件R-fuse的第二端和参考电路的第二端接地。
本发明的一种EFUSE读写电路的工作原理为：当进行烧写操作时，外部的控制信号控制选通电路打开，烧写电源VCC便通过选通电路给烧写电流镜供电而使得烧写电流镜工作，这样烧写电流镜便能产生恒定的烧写电流来对熔丝元件R-fuse进行烧写，使得熔丝元件R-fuse的阻值变大；当进行读取操作时，选通电路关闭，则烧写电源VCC不对烧写电流镜进行供电而使得烧写电流镜停止工作，此时供电电流源给熔丝元件R-fuse提供读取电流，差动灵敏放大器通过比较该差动灵敏放大器的第一输入端和第二输入端的电压大小而间接比较熔丝元件R-fuse与参考电路的阻值大小，进而决定差动灵敏放大器的输出信号是高电位还是低电位。
所述供电电流源具有第一输出端、第二输出端和第三输出端；供电电流源的第一输出端连接烧写电流镜的输入端，供电电流源的第二输出端连接熔丝元件R-fuse的第一端，供电电流源的第三输出端连接参考电路的第一端。
所述供电电流源包括基准电流源、第一电流镜和第二电流镜，第一电流镜属于P型电流镜，第二电流镜属于N型电流镜；基准电流源的输出端连接第一电流镜的输入端，第一电流镜的第一输出端连接第二电流镜的输入端，第二电流镜的输出端连接供电电流源的第一输出端，第二电流镜的使能端连接控制信号输入端BE，第一电流镜的第二输出端连接供电电流源的第二输出端，第一电流镜的第三输出端连接供电电流源的第三输出端。
所述选通电路包括选通管PM0，选通管PM0的栅极、源极和漏极分别连接选通电路的控制端、输入端和输出端。
所述烧写电流镜包括PMOS管PM1-1和PMOS管PM2-1，PMOS管PM1-1的源极和PMOS管PM2-1的源极连接烧写电流镜的电源端，PMOS管PM1-1的栅极以及PMOS管PM2-1的栅极和漏极连接烧写电流镜的输入端，PMOS管PM1-1的漏极连接烧写电流镜的输出端。
所述烧写电流镜包括PMOS管PM1-1、PMOS管PM2-1、PMOS管PM3-1和PMOS管PM4-1，PMOS管PM1-1的源极和PMOS管PM2-1的源极连接烧写电流镜的电源端，PMOS管PM1-1的漏极连接PMOS管PM3-1的源极，PMOS管PM1-1的栅极以及PMOS管PM2-1的栅极和漏极连接PMOS管PM4-1的源极，PMOS管PM3-1的栅极以及PMOS管PM4-1的栅极和漏极烧写电流镜的输入端，PMOS管PM3-1的漏极连接烧写电流镜的输出端。
又一种EFUSE读写电路，其包括选通电路、熔丝元件R-fuse、烧写电流镜、供电电流源、参考电路以及差动灵敏放大器，烧写电流镜属于N型电流镜；选通电路的输入端连接烧写电源VCC，选通电路的控制端连接用于接入控制信号的控制信号输入端BE，选通电路的输出端连接熔丝元件R-fuse的第一端和差动灵敏放大器的第一输入端，熔丝元件R-fuse的第一端还连接供电电流源的一个输出端，熔丝元件R-fuse的第二端连接烧写电流镜的输出端，烧写电流镜的输入端连接供电电流源的另一个输出端，参考电路的第一端连接差动灵敏放大器的第二输入端，参考电路的第二端和烧写电流镜的接地端接地。
本发明的又一种EFUSE读写电路的工作原理为：当进行烧写操作时，外部的控制信号控制选通电路打开，烧写电源VCC便通过选通电路给熔丝元件R-fuse和烧写电流镜供电而使得烧写电流镜工作，烧写电流镜进而控制恒定的烧写电流来流过熔丝元件R-fuse而对熔丝元件R-fuse进行烧写，使得熔丝元件R-fuse的阻值变大；当进行读取操作时，选通电路关闭，则烧写电源VCC不对熔丝元件R-fuse供电，此时供电电流源给熔丝元件R-fuse提供读取电流，差动灵敏放大器通过比较该差动灵敏放大器的第一输入端和第二输入端的电压大小而间接比较熔丝元件R-fuse与参考电路的阻值大小，从而决定差动灵敏放大器的输出信号是高电位还是低电位。需要说明的是，当选通电路关闭时，此时烧写电流镜的输入电流很小且烧写电流镜自身的电阻很小，因此烧写电流镜而不会干扰熔丝元件R-fuse与参考电路的阻值的比较结果。
所述供电电流源具有第一输出端、第二输出端和第三输出端；供电电流源的第一输出端连接烧写电流镜的输入端，供电电流源的第二输出端连接熔丝元件R-fuse的第一端，供电电流源的第三输出端连接参考电路的第一端。
所述供电电流源包括基准电流源和多输出电流镜，多输出电流镜属于P型电流镜；基准电流源的输出端连接多输出电流镜的输入端，多输出电流镜的第一输出端连接供电电流源的第一输出端，多输出电流镜的第二输出端连接供电电流源的第二输出端，多输出电流镜的第三输出端连接供电电流源的第三输出端。
所述烧写电流镜包括NMOS管NM1-1和NMOS管NM2-1，NNMOS管NM1-1的源极和NMOS管NM2-1的源极连接烧写电流镜的接地端，NMOS管NM1-1的栅极以及NMOS管NM2-1的栅极和漏极连接烧写电流镜的输入端，NMOS管NM1-1的漏极连接烧写电流镜的输出端。
采用上述方案后，本发明通过烧写电流镜产生恒定的烧写电流来对熔丝元件R-fuse进行烧写，这样能有效提高烧写操作的稳定性；即使工艺参数变化导致熔丝元件R-fuse变化，不会出现烧写电流很小而使得熔丝元件R-fuse的阻值无法变得足够大的情况，也不会出现烧写电流太大而烧坏周围电路器件的情况，从而保证了本发明的一种EFUSE读写电路的良率；而且本发明在进行读取操作时无需控制选通电路导通，能有效降低电路控制的复杂性，使得读取操作更加稳定，从而有助于保证本发明的一种EFUSE读写电路的良率；另外，而本发明在进行烧写操作时的熔丝元件R-fuse的电流流向和进行读取操作时的熔丝元件R-fuse的电流流向相同，这样可以确保进行读取时不会出现熔丝元件R-fuse从高阻状态恢复成低阻状态的问题，从而保证读取操作的稳定性，有助于保证本发明的一种EFUSE读写电路的良率。综合前述三点，本申请具有读写稳定性好、良率高的优点。
附图说明
图1为现有的EFUSE读写电路的具体电路原理图。
图2为本发明实施例一的原理图。
图3为本发明实施例一的具体电路原理图。
图4为本发明实施例二的原理图。
图5为本发明实施例三的原理图。
图6为本发明实施例三的具体电路原理图。
具体实施方式
为了进一步解释本发明的技术方案，下面通过具体实施例来对本发明进行详细阐述。
实施例一：
配合图2和图3所示，在本发明的实施例一中，本发明的一种EFUSE读写电路包括选通电路、熔丝元件R-fuse、烧写电流镜、供电电流源、参考电路以及差动灵敏放大器，烧写电流镜属于P型电流镜；选通电路的输入端连接烧写电源VCC，选通电路的控制端连接用于接入控制信号的控制信号输入端BE，选通电路的输出端连接烧写电流镜的电源端，烧写电流镜的输入端连接供电电流源的一个输出端，烧写电流镜的输出端连接熔丝元件R-fuse的第一端和差动灵敏放大器的第一输入端，熔丝元件R-fuse的第一端还连接供电电流源的另一个输出端，参考电路的第一端连接差动灵敏放大器的第二输入端，熔丝元件R-fuse的第二端和参考电路的第二端接地。
在本发明的实施例一中，本发明的一种EFUSE读写电路的工作原理为：
当进行烧写操作时，外部的控制信号控制选通电路打开，烧写电源VCC便通过选通电路给烧写电流镜供电而使得烧写电流镜工作，这样烧写电流镜便能产生恒定的烧写电流来对熔丝元件R-fuse进行烧写，使得熔丝元件R-fuse的阻值变大；
当进行读取操作时，选通电路关闭，则烧写电源VCC不对烧写电流镜进行供电而使得烧写电流镜停止工作，此时供电电流源给熔丝元件R-fuse提供读取电流，差动灵敏放大器通过比较该差动灵敏放大器的第一输入端和第二输入端的电压大小而间接比较熔丝元件R-fuse与参考电路的阻值大小，从而决定差动灵敏放大器的输出信号是高电位还是低电位。
在本发明的实施例一中，本发明通过烧写电流镜产生恒定的烧写电流来对熔丝元件R-fuse进行烧写，这样能有效提高烧写操作的稳定性；即使工艺参数变化导致熔丝元件R-fuse变化，不会出现烧写电流很小而使得熔丝元件R-fuse的阻值无法变得足够大的情况，也不会出现烧写电流太大而烧坏周围电路器件的情况，从而保证了本发明的一种EFUSE读写电路的良率；而且本发明在进行读取操作时无需控制选通电路导通，能有效降低电路控制的复杂性，使得读取操作更加稳定，从而有助于保证本发明的一种EFUSE读写电路的良率；另外，而本发明在进行烧写操作时的熔丝元件R-fuse的电流流向和进行读取操作时的熔丝元件R-fuse的电流流向相同（即烧写电源VCC给熔丝元件R-fuse提供的烧写电流以及供电电流源给熔丝元件R-fuse提供的读取电流具有相同的电流流向），这样可以确保进行读取时不会出现熔丝元件R-fuse从高阻状态恢复成低阻状态的问题，从而保证读取操作的稳定性，有助于保证本发明的一种EFUSE读写电路的良率。
在本发明的实施例一中，所述选通电路包括选通管PM0，选通管PM0为PMOS管，选通管PM0的栅极、源极和漏极分别连接选通电路的控制端、输入端和输出端。
在本发明的实施例一中，所述烧写电流镜包括PMOS管PM1-1和PMOS管PM2-1，PMOS管PM1-1的源极和PMOS管PM2-1的源极连接烧写电流镜的电源端，PMOS管PM1-1的栅极以及PMOS管PM2-1的栅极和漏极连接烧写电流镜的输入端，PMOS管PM1-1的漏极连接烧写电流镜的输出端。
在本发明的实施例一中，所述供电电流源具有第一输出端、第二输出端和第三输出端；供电电流源的第一输出端连接烧写电流镜的输入端而给烧写电流镜提供输入电流，供电电流源的第二输出端连接熔丝元件R-fuse的第一端而在进行读取操作时给熔丝元件R-fuse提供读取电流，供电电流源的第三输出端连接参考电路的第一端而在进行读取操作时给参考电路提供偏置电流，参考电路可包括参考电阻Rc。
在本发明的实施例一中，所述供电电流源具体可包括基准电流源、第一电流镜和第二电流镜，第一电流镜属于P型电流镜，第二电流镜属于N型电流镜；基准电流源的输出端连接第一电流镜的输入端，第一电流镜的第一输出端连接第二电流镜的输入端，第二电流镜的输出端连接供电电流源的第一输出端，第一电流镜的第二输出端连接供电电流源的第二输出端，第一电流镜的第三输出端连接供电电流源的第三输出端，第二电流镜的使能端可连接控制信号输入端BE而使得第二电流镜受控于外部的控制信号；当外部的控制信号控制选通电路导通的同时，外部的控制信号同时控制第二电流镜给烧写电流镜提供输入电流；而当选通电路关闭的同时，烧写电流镜和第二电流镜相应关闭而降低功耗。
在本发明的实施例一中，本发明的EFUSE读写电路还包括偏置电路，偏置电路具有第一输出端、第二输出端和第三输出端，偏置电路的第一输出端和第二输出端连接第一电流镜而给第一电流镜提供偏置电压，偏置电路的第一输出端和第二输出端连接差动灵敏放大器而给差动灵敏放大器提供偏置电压，偏置电路的第三输出端连接基准电流源而给基准电流源提供偏置电压。具体的，所述偏置电路包括电阻Rb1-1、电阻Rb2-1和偏置电源VDD，偏置电源VDD和电阻Rb1-1的第一端连接偏置电路的第一输出端，电阻Rb1-1的第二端和电阻Rb2-1的第一端连接偏置电路的第二输出端，电阻Rb2-1的第二端连接偏置电路的第三输出端。
在本发明的实施例一中，所述第一电流镜包括PMOS管MP1-1、PMOS管MP2-1、PMOS管MP3-1、PMOS管MP4-1、PMOS管MP5-1、PMOS管MP6-1、PMOS管MP7-1、PMOS管MP8-1、PMOS管MP9-1和电阻R1-1；PMOS管MP9-1的源极和栅极分别连接偏置电路的第一输出端和第二输出端，PMOS管MP9-1的漏极连接PMOS管MP1-1的源极、PMOS管MP3-1的源极、PMOS管MP5-1的源极和PMOS管MP7-1的源极，PMOS管MP1-1的漏极连接PMOS管MP2-1的源极，PMOS管MP3-1的漏极连接PMOS管MP4-1的源极，PMOS管MP5-1的漏极连接PMOS管MP6-1的源极，PMOS管MP7-1的漏极连接PMOS管MP8-1的源极，PMOS管MP1-1的栅极、PMOS管MP3-1的栅极、PMOS管MP5-1的栅极、PMOS管MP7-1的栅极和PMOS管MP2-1的漏极连接电阻R1-1的第一端，PMOS管MP2-1的栅极、PMOS管MP4-1的栅极、PMOS管MP6-1的栅极、PMOS管MP8-1的栅极和电阻R1-1的第二端连接第一电流镜的输入端，PMOS管MP4-1的漏极连接第一电流镜的第一输出端，PMOS管MP6-1的漏极连接第一电流镜的第二输出端，PMOS管MP8-1的漏极连接第一电流镜的第三输出端。
在本发明的实施例一中，所述第二电流镜包括NMOS管MN1-1、NMOS管MN2-1、NMOS管MN3-1、NMOS管MN4-1、NMOS管MN5-1和电阻R2-1；NMOS管MN1-1的栅极连接第二电流镜的使能端，NMOS管MN1-1的漏极、NMOS管MN2-1的栅极、NMOS管MN4-1的栅极和NMOS管MN5-1的漏极连接电阻R2-1的第一端，NMOS管MN1-1的源极、NMOS管MN2-1的源极和NMOS管MN4-1的源极接地，NMOS管MN2-1的漏极连接NMOS管MN3-1的源极，NMOS管MN3-1的漏极连接第二电流镜的输出端，NMOS管MN3-1的栅极、NMOS管MN5-1的栅极和电阻R2-1的第二端连接第二电流镜的输入端，NMOS管MN5-1的源极连接NMOS管MN4-1的漏极。
在本发明的实施例一中，所述基准电流源包括NMOS管MN6-1、NMOS管MN7-1和电阻R3-1；NMOS管MN6-1的漏极和NMOS管MN7-1的栅极连接基准电流源的输入端，基准电流源的输入端连接偏置电路的第三输出端，NMOS管MN7-1的漏极连接基准电流源的输出端，NMOS管MN7-1的源极和NMOS管MN6-1的栅极连接电阻R3-1的第一端，NMOS管MN6-1的源极和电阻R3-1的第二端接地。
在本发明的实施例一中，所述差动灵敏放大器包括PMOS管PQ1-1、PMOS管PQ2-1、PMOS管PQ3-1、PMOS管PQ4-1、PMOS管PQ5-1、NMOS管NQ1-1、NMOS管NQ2-1、NMOS管NQ3-1和NMOS管NQ4-1；PMOS管PQ1-1的源极、PMOS管PQ4-1的源极和PMOS管PQ5-1的源极连接偏置电路的第一输出端，PMOS管PQ1-1的栅极连接偏置电路的第二输出端，PMOS管PQ1-1的漏极连接PMOS管PQ2-1的源极和PMOS管PQ3-1的源极，PMOS管PQ2-1的栅极连接差动灵敏放大器的第二输入端，PMOS管PQ3-1的栅极连接差动灵敏放大器的第一输入端，PMOS管PQ2-1的漏极连接NMOS管NQ1-1的漏极和栅极以及NMOS管NQ3-1的栅极，PMOS管PQ3-1的漏极连接NMOS管NQ2-1的漏极和栅极以及NMOS管NQ4-1的栅极，NMOS管NQ1-1的源极、NMOS管NQ2-1的源极、NMOS管NQ3-1的源极和NMOS管NQ4-1的源极接地，NMOS管NQ4-1的漏极连接PMOS管PQ4-1的漏极和栅极以及PMOS管PQ5-1的栅极，NMOS管NQ3-1的漏极和PMOS管PQ5-1的漏极连接差动灵敏放大器的输出端。
实施例二
配合图4所示，本发明的实施例二与实施例一的区别在于烧写电流镜的具体结构不同。
在本发明的实施例二中，所述烧写电流镜包括PMOS管PM1-1、PMOS管PM2-1、PMOS管PM3-1和PMOS管PM4-1，PMOS管PM1-1的源极和PMOS管PM2-1的源极连接烧写电流镜的电源端，PMOS管PM1-1的漏极连接PMOS管PM3-1的源极，PMOS管PM1-1的栅极以及PMOS管PM2-1的栅极和漏极连接PMOS管PM4-1的源极，PMOS管PM3-1的栅极以及PMOS管PM4-1的栅极和漏极烧写电流镜的输入端，PMOS管PM3-1的漏极连接烧写电流镜的输出端。
本发明的实施例二的烧写电流镜是实施例一的烧写电流镜的改进型，相比较实施例一，本发明的实施例二的烧写电流镜能提供更精准的烧写电流给熔丝元件R-fuse。
实施例三
配合图5和图6所示，在本发明的实施例三中，本发明的一种EFUSE读写电路包括选通电路、熔丝元件R-fuse、烧写电流镜、供电电流源、参考电路以及差动灵敏放大器，烧写电流镜属于N型电流镜；选通电路的输入端连接烧写电源VCC，选通电路的控制端连接用于接入控制信号的控制信号输入端BE，选通电路的输出端连接熔丝元件R-fuse的第一端和差动灵敏放大器的第一输入端，熔丝元件R-fuse的第一端还连接供电电流源的一个输出端，熔丝元件R-fuse的第二端连接烧写电流镜的输出端，烧写电流镜的输入端连接供电电流源的另一个输出端，参考电路的第一端连接差动灵敏放大器的第二输入端，参考电路的第二端和烧写电流镜的接地端接地。
在本发明的实施例三中，本发明的一种EFUSE读写电路的工作原理为：
当进行烧写操作时，外部的控制信号控制选通电路打开，烧写电源VCC便通过选通电路给熔丝元件R-fuse和烧写电流镜供电而使得烧写电流镜工作，烧写电流镜进而控制恒定的烧写电流来流过熔丝元件R-fuse而对熔丝元件R-fuse进行烧写，使得熔丝元件R-fuse的阻值变大；
当进行读取操作时，选通电路关闭，则烧写电源VCC不对熔丝元件R-fuse供电，此时供电电流源给熔丝元件R-fuse提供读取电流，差动灵敏放大器通过比较该差动灵敏放大器的第一输入端和第二输入端的电压大小而间接比较熔丝元件R-fuse与参考电路的阻值大小，从而决定差动灵敏放大器的输出信号是高电位还是低电位。需要说明的是，当选通电路关闭时，供电电流源给烧写电流镜提供的输入电流很小（即烧写电流镜的输入电流很小），而且烧写电流镜自身的电阻也很小，从而使得烧写电流镜不会干扰熔丝元件R-fuse与参考电路的阻值的比较结果。
在本发明的实施例三中，本发明通过烧写电流镜产生恒定的烧写电流来对熔丝元件R-fuse进行烧写，这样能有效提高烧写操作的稳定性；即使工艺参数变化导致熔丝元件R-fuse变化，不会出现烧写电流很小而使得熔丝元件R-fuse的阻值无法变得足够大的情况，也不会出现烧写电流太大而烧坏周围电路器件的情况，从而保证了本发明的一种EFUSE读写电路的良率；而且本发明在进行读取操作时无需控制选通电路导通，能有效降低电路控制的复杂性，使得读取操作更加稳定，从而有助于保证本发明的一种EFUSE读写电路的良率；另外，而本发明在进行烧写操作时的熔丝元件R-fuse的电流流向和进行读取操作时的熔丝元件R-fuse的电流流向相同（即烧写电源VCC给熔丝元件R-fuse提供的烧写电流以及供电电流源给熔丝元件R-fuse提供的读取电流具有相同的电流流向），这样可以确保进行读取时不会出现熔丝元件R-fuse从高阻状态恢复成低阻状态的问题，从而保证读取操作的稳定性，有助于保证本发明的一种EFUSE读写电路的良率。
在本发明的实施例三中，所述选通电路也包括选通管PM0，选通管PM0为PMOS管，选通管PM0的栅极、源极和漏极分别连接选通电路的控制端、输入端和输出端。
在本发明的实施例三中，所述烧写电流镜包括NMOS管NM1-1和NMOS管NM2-1，NNMOS管NM1-1的源极和NMOS管NM2-1的源极连接烧写电流镜的接地端，NMOS管NM1-1的栅极以及NMOS管NM2-1的栅极和漏极连接烧写电流镜的输入端，NMOS管NM1-1的漏极连接烧写电流镜的输出端。
在本发明的实施例三中，所述供电电流源也具有第一输出端、第二输出端和第三输出端；供电电流源的第一输出端连接烧写电流镜的输入端而给烧写电流镜提供输入电流，供电电流源的第二输出端连接熔丝元件R-fuse的第一端而在进行读取操作时给熔丝元件R-fuse提供读取电流，供电电流源的第三输出端连接参考电路的第一端而在进行读取操作时给参考电路提供偏置电流，参考电路可包括参考电阻Rc。
在本发明的实施例三中，所述供电电流源包括基准电流源和多输出电流镜，多输出电流镜属于P型电流镜；基准电流源的输出端连接多输出电流镜的输入端，多输出电流镜的第一输出端连接供电电流源的第一输出端，多输出电流镜的第二输出端连接供电电流源的第二输出端，多输出电流镜的第三输出端连接供电电流源的第三输出端。多输出电流镜的控制端可连接控制信号输入端BE而使得多输出电流镜受控于外部的控制信号；当外部的控制信号控制选通电路导通的同时，外部的控制信号同时控制多输出电流镜的第一输出端给烧写电流镜提供输入电流；而当选通电路关闭的同时，多输出电流镜的第一输出端的输出电流变得很小，这样烧写电流镜的输入电流很小，而且烧写电流镜自身的电阻也很小，从而使得烧写电流镜不会干扰熔丝元件R-fuse与参考电路的阻值的比较结果，同时也能降低功耗。
在本发明的实施例三中，本发明的EFUSE读写电路还包括偏置电路，偏置电路具有第一输出端、第二输出端和第三输出端，偏置电路的第一输出端和第二输出端连接多输出电流镜而给多输出电流镜提供偏置电压，偏置电路的第一输出端和第二输出端连接差动灵敏放大器而给差动灵敏放大器提供偏置电压，偏置电路的第三输出端连接基准电流源而给基准电流源提供偏置电压。具体的，所述偏置电路包括电阻Rb1-2、电阻Rb2-2和偏置电源VDD，偏置电源VDD和电阻Rb1-2的第一端连接偏置电路的第一输出端，电阻Rb1-2的第二端和电阻Rb2-2的第一端连接偏置电路的第二输出端，电阻Rb2-2的第二端连接偏置电路的第三输出端。
在本发明的实施例三中，所述多输出电流镜包括PMOS管MP1-2、PMOS管MP2-2、PMOS管MP3-2、PMOS管MP4-2、PMOS管MP5-2、PMOS管MP6-2、PMOS管MP7-2、PMOS管MP8-2、PMOS管MP9-2、PMOS管MP10-2、PMOS管MP11-2、PMOS管MP12-2和电阻R1-2；PMOS管MP11-2的源极和栅极分别连接偏置电路的第一输出端和第二输出端，PMOS管MP11-2的漏极连接PMOS管MP1-2的源极、PMOS管MP3-2的源极、PMOS管MP5-2的源极、PMOS管MP7-2的源极和PMOS管MP9-2的源极，PMOS管MP1-2的漏极连接PMOS管MP2-2的源极，PMOS管MP3-2的漏极连接PMOS管MP4-2的源极，PMOS管MP5-2的漏极连接PMOS管MP6-2的源极，PMOS管MP7-2的漏极连接PMOS管MP8-2的源极，PMOS管MP9-2的漏极连接PMOS管MP10-2的源极，PMOS管MP1-2的栅极、PMOS管MP3-2的栅极、PMOS管MP5-2的栅极、PMOS管MP7-2的栅极、PMOS管MP9-2的栅极和PMOS管MP2-2的漏极连接电阻R1-2的第一端，PMOS管MP2-2的栅极、PMOS管MP4-2的栅极、PMOS管MP6-2的栅极、PMOS管MP8-2的栅极、PMOS管MP10-2的栅极和电阻R1-2的第二端连接多输出电流镜的输入端，PMOS管MP6-2的漏极连接PMOS管MP12-2的源极，PMOS管MP4-2的漏极和PMOS管MP12-2的漏极连接多输出电流镜的第一输出端，PMOS管MP8-2的漏极连接多输出电流镜的第二输出端，PMOS管MP10-2的漏极连接多输出电流镜的第三输出端，PMOS管MP12-2的栅极连接多输出电流镜的控制端。
在本发明的实施例三中，所述基准电流源包括NMOS管MN1-2、NMOS管MN2-2和电阻R2-2；NMOS管MN1-2的漏极和NMOS管MN2-2的栅极连接基准电流源的输入端，基准电流源的输入端连接偏置电路的第三输出端，NMOS管MN2-2的漏极连接基准电流源的输出端，NMOS管MN2-2的源极和NMOS管MN1-2的栅极连接电阻R2-2的第一端，NMOS管MN1-2的源极和电阻R2-2的第二端接地。
在本发明的实施例三中，所述差动灵敏放大器包括PMOS管PQ1-2、PMOS管PQ2-2、PMOS管PQ3-2、PMOS管PQ4-2、PMOS管PQ5-2、NMOS管NQ1-2、NMOS管NQ2-2、NMOS管NQ3-2和NMOS管NQ4-2；PMOS管PQ1-2的源极、PMOS管PQ4-2的源极和PMOS管PQ5-2的源极连接偏置电路的第一输出端，PMOS管PQ1-2的栅极连接偏置电路的第二输出端，PMOS管PQ1-2的漏极连接PMOS管PQ2-2的源极和PMOS管PQ3-2的源极，PMOS管PQ2-2的栅极连接差动灵敏放大器的第二输入端，PMOS管PQ3-2的栅极连接差动灵敏放大器的第一输入端，PMOS管PQ2-2的漏极连接NMOS管NQ1-2的漏极和栅极以及NMOS管NQ3-2的栅极，PMOS管PQ3-2的漏极连接NMOS管NQ2-2的漏极和栅极以及NMOS管NQ4-2的栅极，NMOS管NQ1-2的源极、NMOS管NQ2-2的源极、NMOS管NQ3-2的源极和NMOS管NQ4-2的源极接地，NMOS管NQ4-2的漏极连接PMOS管PQ4-2的漏极和栅极以及PMOS管PQ5-2的栅极，NMOS管NQ3-2的漏极和PMOS管PQ5-2的漏极连接差动灵敏放大器的输出端。
上述实施例和图式并非限定本发明的产品形态和式样，任何所属技术领域的普通技术人员对其所做的适当变化或修饰，皆应视为不脱离本发明的专利范畴。
Claims (10)
1.一种EFUSE读写电路，其特征在于：包括选通电路、熔丝元件R-fuse、烧写电流镜、供电电流源、参考电路以及差动灵敏放大器，烧写电流镜属于P型电流镜；
选通电路的输入端连接烧写电源VCC，选通电路的控制端连接用于接入控制信号的控制信号输入端BE，选通电路的输出端连接烧写电流镜的电源端，烧写电流镜的输入端连接供电电流源的一个输出端，烧写电流镜的输出端连接熔丝元件R-fuse的第一端和差动灵敏放大器的第一输入端，熔丝元件R-fuse的第一端还连接供电电流源的另一个输出端，参考电路的第一端连接差动灵敏放大器的第二输入端，熔丝元件R-fuse的第二端和参考电路的第二端接地。
2.如权利要求1所述的一种EFUSE读写电路，其特征在于：所述供电电流源具有第一输出端、第二输出端和第三输出端；供电电流源的第一输出端连接烧写电流镜的输入端，供电电流源的第二输出端连接熔丝元件R-fuse的第一端，供电电流源的第三输出端连接参考电路的第一端。
3.如权利要求2所述的一种EFUSE读写电路，其特征在于：所述供电电流源包括基准电流源、第一电流镜和第二电流镜，第一电流镜属于P型电流镜，第二电流镜属于N型电流镜；基准电流源的输出端连接第一电流镜的输入端，第一电流镜的第一输出端连接第二电流镜的输入端，第二电流镜的输出端连接供电电流源的第一输出端，第二电流镜的使能端连接控制信号输入端BE，第一电流镜的第二输出端连接供电电流源的第二输出端，第一电流镜的第三输出端连接供电电流源的第三输出端。
4.如权利要求1所述的一种EFUSE读写电路，其特征在于：所述选通电路包括选通管PM0，选通管PM0的栅极、源极和漏极分别连接选通电路的控制端、输入端和输出端。
5.如权利要求1所述的一种EFUSE读写电路，其特征在于：所述烧写电流镜包括PMOS管PM1-1和PMOS管PM2-1，PMOS管PM1-1的源极和PMOS管PM2-1的源极连接烧写电流镜的电源端，PMOS管PM1-1的栅极以及PMOS管PM2-1的栅极和漏极连接烧写电流镜的输入端，PMOS管PM1-1的漏极连接烧写电流镜的输出端。
6.如权利要求1所述的一种EFUSE读写电路，其特征在于：所述烧写电流镜包括PMOS管PM1-1、PMOS管PM2-1、PMOS管PM3-1和PMOS管PM4-1，PMOS管PM1-1的源极和PMOS管PM2-1的源极连接烧写电流镜的电源端，PMOS管PM1-1的漏极连接PMOS管PM3-1的源极，PMOS管PM1-1的栅极以及PMOS管PM2-1的栅极和漏极连接PMOS管PM4-1的源极，PMOS管PM3-1的栅极以及PMOS管PM4-1的栅极和漏极烧写电流镜的输入端，PMOS管PM3-1的漏极连接烧写电流镜的输出端。
7.一种EFUSE读写电路，其特征在于：包括选通电路、熔丝元件R-fuse、烧写电流镜、供电电流源、参考电路以及差动灵敏放大器，烧写电流镜属于N型电流镜；
选通电路的输入端连接烧写电源VCC，选通电路的控制端连接用于接入控制信号的控制信号输入端BE，选通电路的输出端连接熔丝元件R-fuse的第一端和差动灵敏放大器的第一输入端，熔丝元件R-fuse的第一端还连接供电电流源的一个输出端，熔丝元件R-fuse的第二端连接烧写电流镜的输出端，烧写电流镜的输入端连接供电电流源的另一个输出端，参考电路的第一端连接差动灵敏放大器的第二输入端，参考电路的第二端和烧写电流镜的接地端接地。
8.如权利要求7所述的一种EFUSE读写电路，其特征在于：所述供电电流源具有第一输出端、第二输出端和第三输出端；供电电流源的第一输出端连接烧写电流镜的输入端，供电电流源的第二输出端连接熔丝元件R-fuse的第一端，供电电流源的第三输出端连接参考电路的第一端。
9.如权利要求8所述的一种EFUSE读写电路，其特征在于：所述供电电流源包括基准电流源和多输出电流镜，多输出电流镜属于P型电流镜；基准电流源的输出端连接多输出电流镜的输入端，多输出电流镜的第一输出端连接供电电流源的第一输出端，多输出电流镜的第二输出端连接供电电流源的第二输出端，多输出电流镜的第三输出端连接供电电流源的第三输出端。
10.如权利要求7所述的一种EFUSE读写电路，其特征在于：所述烧写电流镜包括NMOS管NM1-1和NMOS管NM2-1，NNMOS管NM1-1的源极和NMOS管NM2-1的源极连接烧写电流镜的接地端，NMOS管NM1-1的栅极以及NMOS管NM2-1的栅极和漏极连接烧写电流镜的输入端，NMOS管NM1-1的漏极连接烧写电流镜的输出端。
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