CN117219565B - 一种三维堆叠集成的高密度半导体器件及制造方法 - Google Patents

一种三维堆叠集成的高密度半导体器件及制造方法 Download PDF

Info

Publication number
CN117219565B
CN117219565B CN202311472327.4A CN202311472327A CN117219565B CN 117219565 B CN117219565 B CN 117219565B CN 202311472327 A CN202311472327 A CN 202311472327A CN 117219565 B CN117219565 B CN 117219565B
Authority
CN
China
Prior art keywords
manufacturing
semiconductor device
integrated high
dimensional stacked
stacked integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202311472327.4A
Other languages
English (en)
Other versions
CN117219565A (zh
Inventor
李伟
高苗苗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Guanyu Semiconductor Co ltd
Original Assignee
Shenzhen Guanyu Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Guanyu Semiconductor Co ltd filed Critical Shenzhen Guanyu Semiconductor Co ltd
Priority to CN202311472327.4A priority Critical patent/CN117219565B/zh
Publication of CN117219565A publication Critical patent/CN117219565A/zh
Application granted granted Critical
Publication of CN117219565B publication Critical patent/CN117219565B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本发明公开了一种三维堆叠集成的高密度半导体器件及制造方法,涉及半导体器件的制造或处理技术领域,包括步骤如下:S1:制备基板;S2:深反应离子刻蚀,形成通孔;S3:依次制作绝缘层、阻挡层和种子层;S4:填孔镀铜;S5:减薄抛光;S6:晶圆键合。本发明中,夹持头为一直夹持在晶圆侧边的凹槽上,在更换加工设备的时候,连带夹持头一并转运至下一工序,从而减少设备直接对晶圆的接触,由此,可以避免更换加工设备的过程中,反复对晶圆夹持,造成晶圆内应力积蓄,以至于通孔损坏的情况出现。同时对于容易出现通孔损坏的环节,在相关的设备上加设柔性连接头,减少对晶圆造成的冲击和应力损伤,进而降低通孔在夹持的时候损坏的几率。

Description

一种三维堆叠集成的高密度半导体器件及制造方法
技术领域
本发明涉及半导体器件的制造或处理技术领域,更具体地说,本发明涉及一种三维堆叠集成的高密度半导体器件及制造方法。
背景技术
硅通孔(TSV)是目前半导体制造业中最为先进的技术之一,因其具有更好的电性能、更低的功耗、更宽的 带宽、更高的密度、更小的外形尺寸、更轻的质量等优势,已逐步成为未来发展的热点与方向,是实现电路小型化、高密度、多功能化的首选解决方案。
现有半导体加工工艺中,固定晶圆的方式主要有以下三种:第一,通过夹持头对晶圆进行夹持,从而固定晶圆;第二,通过静电吸附作用将晶圆固定于加工装置上;第三,采用真空吸附的方式来固定晶圆。
例如在申请号为201180037310.5专利中,采用的就是夹持头夹持的方式进行TSV电镀,虽然夹持头相较于静电吸附和真空吸附而言对晶圆损伤较大,但是其牢固性是另外两种固定方式无法比拟的,尤其对于该专利中于电解液中旋转、电镀的方式而言。虽然该专利提供了电镀的实施方式,但是夹持式的固定方式,在实际转运的过程中对晶圆会存在的损伤和内应力积蓄问题却并未解决,尤其在工艺转换,变更加工设备的时候,无论夹持速度放到多慢,总会在晶圆上累计内部应力,严重的内应力累计甚至有可能导致通孔损坏。
虽然申请号为202210332324.X的专利中提供了一种修复通孔的修复方法,但是一味的破损后修复,只能是降低废品率,并不能提高成品的良品率,因此如何减少晶圆的内部应力积蓄,并提高良品率,降低通孔破损几率,是本发明所要解决的技术问题。因此,有必要提出一种三维堆叠集成的高密度半导体器件及制造方法,以至少部分地解决现有技术中存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
为至少部分地解决上述问题,本发明提供了一种三维堆叠集成的高密度半导体器件制造方法,包括步骤如下:
S1:制备基板;
S2:通过深孔刻蚀设备进行深反应离子刻蚀,形成通孔;
S3:通过气相沉积设备依次制作绝缘层、阻挡层和种子层;
S4:通过铜填充设备填孔镀铜;
S5:通过减薄抛光设备进行减薄;
S6:晶圆键合,制作完成成品半导体;
所述减薄抛光设备和铜填充设备上均设置有柔性连接头,所述柔性连接头与晶圆上的夹持头连接,用于减少设备转换时,晶圆的内在应力损伤。
优选的是,步骤S2中所述的深孔刻蚀设备为干法刻蚀设备或湿法刻蚀设备。
优选的是,步骤S3中的气相沉积设备由用于制作绝缘层的等离子增强化学气相沉积设备,和用于制作阻挡层和种子层的物理气相沉积设备组成。
所述夹持头上设置有用于与所述柔性连接头卡接的凸起部,所述凸起部上设置有用于所述柔性连接头插接的***槽,所述***槽的侧壁设置有用于所述柔性连接头卡接的卡槽。
优选的是,所述柔性连接头由与驱动设备连接的驱动部、与所述***槽插接的连接部,和用于连接所述驱动部和所述连接部的柔性锁紧部组成,所述连接部上设置有卡条,所述卡条与所述卡槽卡接。
优选的是,所述驱动部的端部设置有至少四根带有齿的传动柱,所述传动柱延伸至所述柔性锁紧部内,并通过所述传动柱上的齿与所述柔性锁紧部活动连接,所述连接部的一端具有环状的齿,并位于所述柔性锁紧部内,另一端贯穿所述柔性锁紧部并与所述夹持头的***槽插接,所述卡条位于所述柔性锁紧部外侧。
优选的是,所述柔性锁紧部由定位壳和至少四个锥齿轮组成,所述定位壳内设置有定位柱,所述定位柱的端部延伸至所述连接部带有环状的齿的端部内,所述连接部环状的齿套设在所述定位柱的外部,所述定位柱与所述连接部活动连接,所述锥齿轮上设置有传动齿轮,所述传动齿轮的一端与所述定位壳轴连接,另一端贯穿所述锥齿轮与所述定位柱轴连接,所述传动柱上的齿与所述传动齿轮上的齿啮合,所述锥齿轮的齿与所述连接部端部环状的齿啮合。
优选的是,所述定位柱上至少设置有四个贯通孔,贯通孔的一端与所述驱动部连通,另一端与所述***槽的内底部连通,贯通孔内设置有活塞,活塞的一端与设置在所述定位壳端部的限位器活动连接,
当所述驱动部未与所述限位器抵接时,所述活塞的另一端与所述***槽的内底面抵接;
当所述驱动部与所述限位器抵接时,所述活塞的另一端通过所述限位器远离所述***槽的内底面。
优选的是,所述限位器由U型的***和抵接块组成,所述***设置在所述定位壳的端部,所述抵接块上设置有偏心套筒,并通过活动轴与偏心套筒轴连接,所述偏心套筒与所述***活动连接,所述活塞的端部延伸至所述***内,并通过旋转轴与所述抵接块轴连接。
本发明提供一种三维堆叠集成的高密度半导体器件,通过上述的制备方法制造,包括设置在电路板上的SiP封装中的基板、设置在SiP封装中的基板上的硅中间层,以及设置在硅中间层上、相互堆叠、并电连接的若干个芯片核。
相比现有技术,本发明至少包括以下有益效果:
本发明在加工的时候采用通过夹持头与晶圆连接的方式,对晶圆进行固定连接,不同于传统的每个设备配备夹持头,在晶圆加工的时候进行夹取,本发明中,夹持头为一直夹持在晶圆侧边的凹槽上,在更换加工设备的时候,连带夹持头一并转运至下一工序,从而减少设备直接对晶圆的接触,由此,可以避免更换加工设备的过程中,反复对晶圆夹持,造成晶圆内应力积蓄,以至于通孔损坏的情况出现。同时对于容易出现通孔损坏的环节,例如,铜填充工艺和减薄抛光工艺中,在相关的设备上加设柔性连接头,以实现跟夹持头的柔性连接,从而减少与夹持头连接的时候,对晶圆造成的冲击和应力损伤,进而降低通孔在夹持的时候损坏的几率。
本发明所述的三维堆叠集成的高密度半导体器件及制造方法,本发明的其它优点、目标和特征将部分通过下面的说明体现,部分还将通过对本发明的研究和实践而为本领域的技术人员所理解。
附图说明
附图用来提供对本发明的进一步理解,并且构成说明书的一部分,与本发明的实施例一起用于解释本发明,并不构成对本发明的限制。在附图中:
图1为本发明所述的三维堆叠集成的高密度半导体器件制造方法的流程图。
图2为本发明中夹持头的剖面示意图。
图3为本发明中柔性连接头的第一种实施方式的剖面示意图(未与夹持头连接状态)。
图4为本发明中柔性连接头的第一种实施方式柔性连接的示意图。
图5为本发明中柔性连接头的第一种实施方式中柔性锁紧部的结构示意图(定位壳部分未示出)。
图6为本发明中柔性连接头的第二种实施方式的剖面示意图(位于夹持头连接状态)。
图7为本发明中柔性连接头的第二种实施方式柔性连接时活塞的示意图。
图8为本发明中限位器和活塞的***图。
图9为本发明所述的三维堆叠集成的高密度半导体器件堆叠后的示意图。
图中:100 电路板(Circult board) 、200 SiP封装中的基板 (SiP Substrate)、300 硅中间层 (Silicon interposer)、400 芯片核(Die) 、1夹持头、11凸起部、12***槽、13卡槽、2驱动部、21传动柱、3连接部、31卡条、4柔性锁紧部、41定位壳、42锥齿轮、43定位柱、44传动齿轮、5活塞、6限位器、61***、62抵接块、63偏心套筒、64活动轴、65旋转轴。
具体实施方式
下面结合附图以及实施例对本发明做进一步的详细说明,以令本领域技术人员参照说明书文字能够据以实施。
应当理解,本文所使用的诸如“具有”、“包含”以及“包括”术语并不排除一个或多个其它元件或其组合的存在或添加。
如图1-图9所示,本发明提供了一种三维堆叠集成的高密度半导体器件制造方法,包括步骤如下:
S1:制备基板;
S2:通过深孔刻蚀设备进行深反应离子刻蚀,形成通孔;深孔刻蚀设备为干法刻蚀设备或湿法刻蚀设备。
S3:通过气相沉积设备依次制作绝缘层、阻挡层和种子层;气相沉积设备由用于制作绝缘层的等离子增强化学气相沉积设备,和用于制作阻挡层和种子层的物理气相沉积设备组成。
S4:通过铜填充设备填孔镀铜;
S5:通过减薄抛光设备进行减薄;
S6:晶圆键合,制作完成成品半导体;
所述减薄抛光设备和铜填充设备上均设置有柔性连接头,所述柔性连接头与晶圆上的夹持头1连接,用于减少设备转换时,晶圆的内在应力损伤。
上述技术方案的工作原理及有益效果:本发明在加工的时候采用通过夹持头与晶圆连接的方式,对晶圆进行固定连接,不同于传统的每个设备配备夹持头1,在晶圆加工的时候进行夹取,本发明中,夹持头1为一直夹持在晶圆侧边的凹槽上,在更换加工设备的时候,连带夹持头1一并转运至下一工序,从而减少设备直接对晶圆的接触,由此,可以避免更换加工设备的过程中,反复对晶圆夹持,造成晶圆内应力积蓄,以至于通孔损坏的情况出现。同时对于容易出现通孔损坏的环节,例如,铜填充工艺和减薄抛光工艺中,在相关的设备上加设柔性连接头,以实现跟夹持头1的柔性连接,从而减少与夹持头1连接的时候,对晶圆造成的冲击和应力损伤,进而降低通孔在夹持的时候损坏的几率。
为实现柔性连接头与夹持头1的柔性连接和固定,需要对本发明制造方法中的夹持头1进行结构调整,所述夹持头1上设置有用于与所述柔性连接头卡接的凸起部11,所述凸起部11上设置有用于所述柔性连接头插接的***槽12,所述***槽12的侧壁设置有用于所述柔性连接头卡接的卡槽13。卡槽13的延伸方向与***槽12的中心轴线方向呈法向,如图2所示,当***槽12为竖直方向设置时,设置在***槽12内壁的卡槽13呈水平方向设置,并且卡槽13的一端与***槽12的开口连通。
所述柔性连接头由通过控制***与驱动设备连接的驱动部2(驱动部2外部设置有与柔性锁紧部4连接的、可滑动的密封滑套)、与所述***槽12插接的连接部3,和用于连接所述驱动部2和所述连接部3的柔性锁紧部4组成,密封滑套和驱动部2之间、驱动部2和柔性锁紧部4之间、连接部3与柔性锁紧部4之间均为活动连接,所述连接部3上设置有卡条31,所述卡条31与所述卡槽13卡接。即,当对应的加工设备需要与夹持头1连接的时候,首先驱动设备会带动柔性连接头整体向夹持头1移动,当连接部3***至***槽12内部之后,卡条31也进入至卡槽13内,但是此时,卡条31并未与卡槽13卡接,随着柔性连接头的持续下降,连接部3会顶在***槽12内不动,此时密封滑套会被柔性锁紧部4推动与驱动部2相对移动,随着密封滑套的移动,驱动部2与柔性锁紧部4之间的距离逐渐缩短。同时,驱动部2会带动柔性锁紧部4转动,并通过柔性锁紧部4带动连接部3转动,直至卡条31平移至卡槽13内部,并与卡槽13卡接。当卡条31完全卡进卡槽13之后,连接部3便无法再转动,此时通过柔性锁紧部4也会使驱动部2受力无法再移动,当驱动部2受力停止移动后,便会通过控制***控制驱动设备停止带动柔性连接头移动,由此完成柔性连接头和夹持头1的卡接。
所述驱动部2内置有压力传感器等市售传感器设备,并且驱动部2的端部设置有至少四根带有齿的传动柱21,所述传动柱21延伸至所述柔性锁紧部4内,并通过所述传动柱21上的齿与所述柔性锁紧部4活动连接,所述连接部3的一端具有环状的齿,并位于所述柔性锁紧部4内,另一端贯穿所述柔性锁紧部4并与所述夹持头1的***槽12插接,所述卡条31位于所述柔性锁紧部4外侧。
所述柔性锁紧部4由定位壳41和至少四个锥齿轮42组成,所述定位壳41内设置有定位柱43,所述定位柱43的端部延伸至所述连接部3带有环状的齿的端部内,所述连接部3环状的齿套设在所述定位柱43的外部,所述定位柱43与所述连接部3活动连接,所述锥齿轮42上设置有传动齿轮44,所述传动齿轮44的一端与所述定位壳41轴连接,另一端贯穿所述锥齿轮42与所述定位柱43轴连接,所述传动柱21上的齿与所述传动齿轮44上的齿啮合,并且所有的传动柱21都与传动齿轮44的同一侧啮合,例如图5所示,所有的传动柱21均位于传动齿轮44的右侧,因为传动柱21仅相对于传动齿轮44单方向平移,所以传动柱21 上的齿可以仅设置在其与传动齿轮44啮合的一侧。所述锥齿轮42的齿与所述连接部3端部环状的齿啮合。在柔性连接头与夹持头1连接的时候,连接部3位于定位壳41外侧的端部首先会***至***槽12内,同时卡条31也进入至卡槽13内,随着柔性连接头的持续下移,密封滑套向上移动,同时驱动部2和定位壳41之间的距离逐渐减小,随着驱动部2的相对移动,带有齿的传动柱21向定位壳41的内部移动,同时带动传动齿轮44转动,传动齿轮44带动锥齿轮42转动,锥齿轮42则通过连接部3的环状的齿带动连接部3转动,并最终带动卡条31完全***至卡槽13内,从而完成柔性连接头与夹持头1的连接。
当需要夹持头与柔性连接头分离的时候,驱动设备带动驱动部2相对密封滑套移动,或带动密封滑套相对驱动部2移动,亦或者带动二者同时移动,需要注意的是,驱动设备并非单独指代某种电机,而是能够实现驱动部2移动、密封滑套移动、柔性连接头移动的一整套市售设备组件或现有技术组合,只要驱动设备能够实现上述功能即可。随着驱动部2与定位壳41的远离,卡条31反转,并与卡槽13解锁,然后柔性连接头上移,完成柔性连接头和夹持头的分离。本发明通过柔性连接头实现与夹持头1的柔性、缓和连接,进而减少在连接夹持头时对晶圆的冲击和应力积蓄,同时采用卡条31水平转动锁紧的方式,减少锁紧时对夹持头的压力。
如果仅通过卡条31和卡槽13的卡接,来完成对夹持头1的固定,可以实现柔性的连接,为进一步优化驱动部2在连接时的灵敏度,和夹持头1连接的牢固性,我们提供了第二种实施方式,即,所述定位柱43上至少设置有四个贯通孔,贯通孔的一端与所述驱动部2连通,另一端与所述***槽12的内底部连通,贯通孔内设置有活塞5,活塞5的一端(顶部)与设置在所述定位壳41端部的限位器6活动连接,
当所述驱动部2未与所述限位器6抵接时,所述活塞5的另一端(底部)与所述***槽12的内底面抵接;
当所述驱动部2与所述限位器6抵接时,所述活塞5的另一端(底部)通过所述限位器6远离所述***槽12的内底面。从而起到将活塞5底部与***槽12内底面形成负压的状态。
所述限位器6由U型的***61和抵接块62组成,所述***61设置在所述定位壳41的端部,所述抵接块62上设置有偏心套筒63,并通过活动轴64与偏心套筒63轴连接,所述偏心套筒63与所述***61活动连接,所述活塞5的端部延伸至所述***61内,并通过旋转轴65与所述抵接块62轴连接。当驱动部2移动至与抵接块62抵接的时候,随着驱动部2的持续移动,抵接块62会带动活塞5上移,从而使活塞5的底部与***槽12的内底面之间形成负压,进而增加与夹持头1连接的牢固性。同时随着负压的产生,抵接块62会趋向于复位,进而为驱动部2提供向上的力,从而快速触发驱动部2上的压力传感器,停止驱动部2继续移动,进而可以有效提高驱动部2的灵敏度。
一种三维堆叠集成的高密度半导体器件,通过上述的制备方法制造,包括设置在电路板(100)上的SiP封装中的基板(200)、设置在SiP封装中的基板(200)上的硅中间层(300),以及设置在硅中间层(300)上,相互堆叠、并电连接的若干个芯片核(400)。
在本发明的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
在本发明中,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是机械连接,也可以是电连接或彼此可通讯;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系,除非另有明确的限定。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本发明中的具体含义。
尽管本发明的实施方案已公开如上,但其并不仅仅限于说明书和实施方式中所列运用,它完全可以被适用于各种适合本发明的领域,对于熟悉本领域的人员而言,可容易地实现另外的修改,因此在不背离权利要求及等同范围所限定的一般概念下,本发明并不限于特定的细节与这里示出与描述的图例。

Claims (9)

1.一种三维堆叠集成的高密度半导体器件制造方法,其特征在于,包括步骤如下:
S1:制备基板;
S2:通过深孔刻蚀设备进行深反应离子刻蚀,形成通孔;
S3:通过气相沉积设备依次制作绝缘层、阻挡层和种子层;
S4:通过铜填充设备填孔镀铜;
S5:通过减薄抛光设备进行减薄;
S6:晶圆键合,制作完成成品半导体;
所述减薄抛光设备和铜填充设备上均设置有柔性连接头,所述柔性连接头与晶圆上的夹持头(1)连接;
所述夹持头(1)上设置有用于与所述柔性连接头卡接的凸起部(11),所述凸起部(11)上设置有用于所述柔性连接头插接的***槽(12),所述***槽(12)的侧壁设置有用于所述柔性连接头卡接的卡槽(13)。
2.根据权利要求1所述的三维堆叠集成的高密度半导体器件制造方法,其特征在于,步骤S2中所述的深孔刻蚀设备为干法刻蚀设备。
3.根据权利要求1所述的三维堆叠集成的高密度半导体器件制造方法,其特征在于,步骤S3中的气相沉积设备由用于制作绝缘层的等离子增强化学气相沉积设备,和用于制作阻挡层和种子层的物理气相沉积设备组成。
4.根据权利要求1所述的三维堆叠集成的高密度半导体器件制造方法,其特征在于,所述柔性连接头由与驱动设备连接的驱动部(2)、与所述***槽(12)插接的连接部(3),和用于连接所述驱动部(2)和所述连接部(3)的柔性锁紧部(4)组成,所述连接部(3)上设置有卡条(31),所述卡条(31)与所述卡槽(13)卡接。
5.根据权利要求4所述的三维堆叠集成的高密度半导体器件制造方法,其特征在于,所述驱动部(2)的端部设置有至少四根带有齿的传动柱(21),所述传动柱(21)延伸至所述柔性锁紧部(4)内,并通过所述传动柱(21)上的齿与所述柔性锁紧部(4)活动连接,所述连接部(3)的一端具有环状的齿,并位于所述柔性锁紧部(4)内,另一端贯穿所述柔性锁紧部(4)并与所述夹持头(1)的***槽(12)插接,所述卡条(31)位于所述柔性锁紧部(4)外侧。
6.根据权利要求5所述的三维堆叠集成的高密度半导体器件制造方法,其特征在于,所述柔性锁紧部(4)由定位壳(41)和至少四个锥齿轮(42)组成,所述定位壳(41)内设置有定位柱(43),所述定位柱(43)的端部延伸至所述连接部(3)带有环状的齿的端部内,所述连接部(3)环状的齿套设在所述定位柱(43)的外部,所述定位柱(43)与所述连接部(3)活动连接,所述锥齿轮(42)上设置有传动齿轮(44),所述传动齿轮(44)的一端与所述定位壳(41)轴连接,另一端贯穿所述锥齿轮(42)与所述定位柱(43)轴连接,所述传动柱(21)上的齿与所述传动齿轮(44)上的齿啮合,所述锥齿轮(42)的齿与所述连接部(3)端部环状的齿啮合。
7.根据权利要求6所述的三维堆叠集成的高密度半导体器件制造方法,其特征在于,所述定位柱(43)上至少设置有四个贯通孔,贯通孔的一端与所述驱动部(2)连通,另一端与所述***槽(12)的内底部连通,贯通孔内设置有活塞(5),活塞(5)的一端与设置在所述定位壳(41)端部的限位器(6)活动连接,
当所述驱动部(2)未与所述限位器(6)抵接时,所述活塞(5)的另一端与所述***槽(12)的内底面抵接;
当所述驱动部(2)与所述限位器(6)抵接时,所述活塞(5)的另一端通过所述限位器(6)远离所述***槽(12)的内底面。
8.根据权利要求7所述的三维堆叠集成的高密度半导体器件制造方法,其特征在于,所述限位器(6)由U型的***(61)和抵接块(62)组成,所述***(61)设置在所述定位壳(41)的端部,所述抵接块(62)上设置有偏心套筒(63),并通过活动轴(64)与偏心套筒(63)轴连接,所述偏心套筒(63)与所述***(61)活动连接,所述活塞(5)的端部延伸至所述***(61)内,并通过旋转轴(65)与所述抵接块(62)轴连接。
9.一种三维堆叠集成的高密度半导体器件,通过如权利要求1所述的三维堆叠集成的高密度半导体器件制造方法制造,其特征在于,包括设置在电路板(100)上的SiP封装中的基板(200)、设置在SiP封装中的基板(200)上的硅中间层(300),以及设置在硅中间层(300)上,相互堆叠、并电连接的若干个芯片核(400)。
CN202311472327.4A 2023-11-07 2023-11-07 一种三维堆叠集成的高密度半导体器件及制造方法 Active CN117219565B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311472327.4A CN117219565B (zh) 2023-11-07 2023-11-07 一种三维堆叠集成的高密度半导体器件及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311472327.4A CN117219565B (zh) 2023-11-07 2023-11-07 一种三维堆叠集成的高密度半导体器件及制造方法

Publications (2)

Publication Number Publication Date
CN117219565A CN117219565A (zh) 2023-12-12
CN117219565B true CN117219565B (zh) 2024-02-23

Family

ID=89044741

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311472327.4A Active CN117219565B (zh) 2023-11-07 2023-11-07 一种三维堆叠集成的高密度半导体器件及制造方法

Country Status (1)

Country Link
CN (1) CN117219565B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012485A (ko) * 2001-08-01 2003-02-12 삼성전자주식회사 클램프 및 이를 구비하는 반도체 제조 설비
CN105097651A (zh) * 2014-05-07 2015-11-25 盛美半导体设备(上海)有限公司 镀铜减薄一体化装置
CN112809186A (zh) * 2021-02-23 2021-05-18 意诚新能(苏州)科技有限公司 一种新型超薄硅片钝化装置
CN114250501A (zh) * 2021-12-24 2022-03-29 新阳硅密(上海)半导体技术有限公司 一种可连续进行电镀和化镀的设备和方法
CN218918833U (zh) * 2022-11-18 2023-04-25 安徽新芯威半导体有限公司 一种晶圆夹持设备
CN116130413A (zh) * 2023-02-22 2023-05-16 桂林电子科技大学 基于改进硅通孔技术的多层芯片三维堆叠封装方法
CN116598256A (zh) * 2023-04-24 2023-08-15 中国科学院微电子研究所 一种半导体器件及其三维堆叠制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2003528A (en) * 2008-10-23 2010-04-26 Asml Netherlands Bv Lithographic apparatus and device manufacturing method.

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012485A (ko) * 2001-08-01 2003-02-12 삼성전자주식회사 클램프 및 이를 구비하는 반도체 제조 설비
CN105097651A (zh) * 2014-05-07 2015-11-25 盛美半导体设备(上海)有限公司 镀铜减薄一体化装置
CN112809186A (zh) * 2021-02-23 2021-05-18 意诚新能(苏州)科技有限公司 一种新型超薄硅片钝化装置
CN114250501A (zh) * 2021-12-24 2022-03-29 新阳硅密(上海)半导体技术有限公司 一种可连续进行电镀和化镀的设备和方法
CN218918833U (zh) * 2022-11-18 2023-04-25 安徽新芯威半导体有限公司 一种晶圆夹持设备
CN116130413A (zh) * 2023-02-22 2023-05-16 桂林电子科技大学 基于改进硅通孔技术的多层芯片三维堆叠封装方法
CN116598256A (zh) * 2023-04-24 2023-08-15 中国科学院微电子研究所 一种半导体器件及其三维堆叠制造方法

Also Published As

Publication number Publication date
CN117219565A (zh) 2023-12-12

Similar Documents

Publication Publication Date Title
JP5433899B2 (ja) 3次元電子モジュールの集合的製作方法
JP5670306B2 (ja) 浅いトレンチ分離および基板貫通ビアの集積回路設計への統合
US5166097A (en) Silicon wafers containing conductive feedthroughs
US6222297B1 (en) Pressed V-groove pancake slip ring
CN107636699A (zh) 用于可缩放量子计算的垂直集成的超导量子位设备的模块化阵列
US7786573B2 (en) Packaging chip having interconnection electrodes directly connected to plural wafers
JP3229205B2 (ja) 高密度集積回路パッケージおよびそれを形成する方法
US20090236736A1 (en) Microelectronic devices and methods for manufacturing microelectronic devices
JP2006012889A (ja) 半導体チップの製造方法および半導体装置の製造方法
CN117219565B (zh) 一种三维堆叠集成的高密度半导体器件及制造方法
KR20110072394A (ko) 기둥형 도전체를 이용하여 형성한 다층 세라믹 기판과 프로브 기판 및 그의 제조방법
Gao et al. Die to wafer hybrid bonding for chiplet and heterogeneous integration: Die size effects evaluation-small die applications
KR102530568B1 (ko) 팬-아웃 상호연결부 통합 공정들 및 구조들
WO2011090440A1 (en) Capacitor arrangement and a method of forming the same
US9257322B2 (en) Method for manufacturing through substrate via (TSV), structure and control method of TSV capacitance
KR20170120345A (ko) 기판 이송 로봇, 이를 이용한 장비 전단부 모듈 및 기판 이송 방법
CN106057757A (zh) 一种硅通孔结构及其制作方法
KR101845797B1 (ko) 기판 이송 로봇 및 이를 이용한 기판 처리 장치
EP1195808B1 (en) Method of fabricating a thin, free-standing semiconductor device layer and of making a three-dimensionally integrated circuit
US20190229039A1 (en) Semiconductor devices having conductive vias and methods of forming the same
EP3996134B1 (en) Chip and memory
US11239308B2 (en) Capacitor and method for producing capacitor
KR101724636B1 (ko) 플레이트부의 제조 방법 및 프로브 카드
KR101674152B1 (ko) 상호 접속 구조체, 프로브 카드 및 프로브 카드 제조 방법
US20240147689A1 (en) Deep trench capacitor and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant