CN117198981A - 半导体装置及其制造方法 - Google Patents

Abstract

一种半导体装置，包含基底、第一埋层、第二埋层、第一井区、第二井区、深沟槽隔离结构、源极区、漏极区及栅极电极。第一埋层和第二埋层均具有第一导电类型，并设置于基底中，且第二埋层设置于第一埋层上，第一井区具有第一导电类型，设置于第二埋层上方，第二井区具有第二导电类型，邻接第一井区，深沟槽隔离结构设置于基底中，围绕第一井区和第二井区，且深沟槽隔离结构的底面低于第一埋层的底面，源极区设置于第二井区中，漏极区设置于第一井区中，栅极电极设置于第一井区和第二井区上。

Description

半导体装置及其制造方法

技术领域

本发明涉及半导体技术，尤其设计包含隔离结构以改善基底漏电流的半导体装置及其制造方法。

背景技术

在半导体元件中通常包含P型井区和N型井区，具有P型井区和N型井区交错排列结构的半导体元件会因为寄生的双极性晶体管(bipolar junction transistor，BJT)的产生，而造成闩锁效应(latch-up)，使得半导体元件的可靠度降低。防止闩锁效应的现有方法为加大PN接面之间的距离，或者在PN接面处形成隔离结构。当半导体元件的操作电压越来越高时，所需的PN接面之间的距离也随之增加，或者接面隔离结构的尺寸也需要变大，进而造成半导体元件的尺寸增加。

然而，在电子产品的发展上需要让半导体元件的尺寸减小，而现有防止闩锁效应的方法无法在半导体元件的操作电压提高时不增加半导体元件的尺寸，因此业界亟需可以改善上述问题的半导体元件。

发明内容

有鉴于此，本发明提出一种半导体装置及其制造方法，其包含隔离结构以改善基底漏电流，此半导体装置可以在操作电压提高时，不增加半导体装置的尺寸，即可让半导体装置降低寄生的双极性晶体管特性，以降低基底漏电流和防止闩锁效应，提高半导体装置的崩溃电压和可靠度，达到与使用绝缘体上覆硅(silicon-on-insulator，SOI)基底的半导体装置相近的隔离效果。

根据本发明的一实施例，提供一种半导体装置，包括基底、第一埋层、第二埋层、第一井区、第二井区、深沟槽隔离结构、源极区、漏极区以及栅极电极。第一埋层具有第一导电类型，设置于基底中，第二埋层具有第一导电类型，设置于第一埋层上，第一井区具有第一导电类型，设置于第二埋层上方，第二井区具有与第一导电类型相反的第二导电类型，且邻接第一井区，深沟槽隔离结构设置于基底中，且围绕第一井区和第二井区，其中深沟槽隔离结构的底面低于第一埋层的底面，源极区设置于第二井区中，漏极区设置于第一井区中，栅极电极设置于第一井区和第二井区上。

根据本发明的一实施例，提供一种半导体装置的制造方法，包括以下步骤：提供基底；形成第一埋层于基底中，第一埋层具有第一导电类型；形成第二埋层于第一埋层上，第二埋层具有第一导电类型；形成第一井区于第二埋层上方，第一井区具有第一导电类型；形成第二井区邻接第一井区，第二井区具有与第一导电类型相反的第二导电类型；形成深沟槽隔离结构于基底中，且围绕第一井区和第二井区，其中深沟槽隔离结构的底面低于第一埋层的底面；形成源极区于第二井区中；形成漏极区于第一井区中；以及形成栅极电极于第一井区和第二井区上。

为了让本发明的特征明显易懂，下文特举出实施例，并配合所附图式，作详细说明如下。

附图说明

为了使下文更容易被理解，在阅读本发明时可同时参考图式及其详细文字说明。通过本文中的具体实施例并参考相对应的图式，俾以详细解说本发明的具体实施例，并用以阐述本发明的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。

图1是根据本发明第一实施例所绘示的半导体装置的剖面示意图。

图2是根据本发明第二实施例所绘示的半导体装置的剖面示意图。

图3是根据本发明第三实施例所绘示的半导体装置的剖面示意图。

图4、图5、图6、图7、图8和图9是根据本发明一实施例所绘示的半导体装置的制造方法的中间阶段的剖面示意图。

图10是根据本发明一些实施例的半导体装置的基底电流对应源极电压的曲线图。

附图标号说明：

10…基底

100…半导体装置

101…半导体基底

103…第一磊晶层

105…第二磊晶层

107…第一埋层

109…第二埋层

111…第一井区

112…掺杂区

113…第二井区

114…基体区

115…第三井区

117…第四井区

120…深沟槽隔离结构

121…核心部

121-1…下方部分

121-2…上方部分

123…沟槽隔离部

125…衬层

127…***部

129…介电隔离部

131…第一隔离区

132…第二隔离区

133…第三隔离区

134…第四隔离区

141…栅极电极

143…漏极区

145…源极区

147…绝缘层

149…金属层

151、153、155、157、159…重掺杂接触区

161、163、165、169、181…图案化光阻层

167…浅沟槽

171…第一介电材料层

173…硬屏蔽层

175…初始沟槽

177…深沟槽

178…沟槽

179…第二介电材料层

183…突出部分

190…填充材料层

192…栅极介电层

194…栅极电极材料层

S201、S203、S205、S207、S209、S211、S213、S215、S217、S219、S221、S223、S225、S227、S229、S231、S233…步骤

T…总厚度

H…深度

T1…第一厚度

T2…第二厚度

T3…第三厚度

T4…第四厚度

T5…第五厚度

具体实施方式

本发明提供了数个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对「第一特征形成在第二特征上或上方」的叙述，其可以是指「第一特征与第二特征直接接触」，也可以是指「第一特征与第二特征间另存在有其他特征」，致使第一特征与第二特征并不直接接触。此外，本发明中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。

另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「上」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述图式中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述亦应通过类似的方式予以解释。

虽然本发明使用第一、第二、第三等等用词，以叙述种种元件、部件、区域、层、及/或区块(section)，但应了解此等元件、部件、区域、层、及/或区块不应被此等用词所限制。此等用词仅是用以区分某一元件、部件、区域、层、及/或区块与另一个元件、部件、区域、层、及/或区块，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一元件、部件、区域、层、或区块亦可以第二元件、部件、区域、层、或区块的词称之。

本发明中所提及的「约」或「实质上」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」的含义。

本发明中所提及的「耦接」、「耦合」、「电连接」一词包含任何直接及间接的电气连接手段。举例而言，若文中描述第一部件耦接于第二部件，则代表第一部件可直接电气连接于第二部件，或通过其他装置或连接手段间接地电气连接至该第二部件。

虽然下文通过具体实施例以描述本发明的发明，然而本发明的发明原理亦可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于所属技术领域中具有通常知识者的知识范围。

本发明是关于包含隔离结构以改善基底漏电流的半导体装置及其制造方法，此半导体装置包含第一埋层、第二埋层和深沟槽隔离结构设置于基底中，通过这些隔离结构的设置，可以降低半导体装置中的寄生的双极性晶体管特性，进而降低基底漏电流和防止闩锁效应，达到与使用绝缘体上覆硅(SOI)基底的半导体装置相近的隔离效果，借此可节省半导体装置的制造成本，并且避免使用绝缘体上覆硅(SOI)基底的热传导较差的问题。此外，当本发明的半导体装置应用于高操作电压时，不需增加半导体装置的尺寸，即可有效地降低基底漏电流，进而提高半导体装置的崩溃电压，并改善半导体装置的可靠度。

图1是根据本发明第一实施例所绘示的半导体装置的剖面示意图。如图1所示，在一实施例中，半导体装置100包含基底10，基底10包含半导体基底101、第一磊晶层103和第二磊晶层105，其中第一磊晶层103设置于半导体基底101上，第二磊晶层105设置于第一磊晶层103上。半导体基底101的材料可包含硅、碳化硅(SiC)、氮化铝(AlN)、氮化镓(GaN)或其他合适的半导体材料，在此实施例中，第一磊晶层103与第二磊晶层105为第一导电类型的半导体磊晶层、第二导电类型的半导体磊晶层、或前述的组合，其中第一导电类型为N型，且第二导电类型为P型。在一实施例中，基底101、第一磊晶层103与第二磊晶层105为第二导电类型的半导体磊晶层(P型硅磊晶层)。此外，根据本发明的实施例，半导体装置100还包含具有第一导电类型的第一埋层107，例如N型第一埋层(n-type firstburied layer，NBL1)，第一埋层107设置于基底10中，且位于半导体基底101和第一磊晶层103内。半导体装置100还包含具有第一导电类型的第二埋层109，例如N型第二埋层(n-type secondburied layer，NBL2)，第二埋层109设置于基底10中，且位于第一磊晶层103和第二磊晶层105内。根据本发明的实施例，第二埋层109的掺杂浓度可低于或等于第一埋层107的掺杂浓度，使得位于第二磊晶层105中的各掺杂区和各井区的电性不会受到第二埋层109的影响。此外，在一些实施例中，第一埋层107的厚度大于第二埋层109的厚度，例如第一埋层107的厚度可以是第二埋层109的厚度的1.2倍至2倍，位于下方的厚度较大且掺杂浓度较高的第一埋层107可以为半导体装置100提供良好的隔离效果，以降低基底漏电流。

继续参阅图1，半导体装置100还包含具有第一导电类型的第一井区111，例如N型高压井区(high-voltage n-well，HVNW)，第一井区111设置于基底10的第二磊晶层105中，且位于第二埋层109上方，具有第二导电类型的第二井区113，例如P型高压井区(high-voltage p-well，HVPW)也设置于基底10的第二磊晶层105中，且第二井区113包含两个部分，分别邻接第一井区111的相对两侧。此外，半导体装置100还包含具有第一导电类型的第三井区115，例如N型高压深井区(deep high-voltage n-well，DHVNW)，第三井区115设置于基底10的第二磊晶层105中，且在俯视方向上围绕第一井区111和第二井区113，其中第三井区115的底面接触第二埋层109的顶面，且第三井区115的底面低于第一井区111的底面和第二井区113的底面。在一些实施例中，第一井区111的底面和第二井区113的底面可以齐平，且第一井区111的底面与第二埋层109之间相隔一距离，第二井区113的底面与第二埋层109之间也相隔一距离，在第一井区111与第二埋层109之间，以及在第二井区113与第二埋层109之间被部分的第二磊晶层105隔开。由于第一井区111会在垂直方向上分离于第二埋层109，因此可以避免电流自第一井区111流至第二埋层109内。

根据本发明的实施例，半导体装置100包含深沟槽隔离结构120设置于基底10中，且贯穿第二磊晶层105、第二埋层109、第一磊晶层103和第一埋层107，到达半导体基底101的一深度位置。深沟槽隔离结构120从第二磊晶层105的顶面向下延伸至半导体基底101中，且深沟槽隔离结构120的底面低于第一埋层107的底面。此外，如图1所示，在一实施例中，深沟槽隔离结构120在俯视方向上围绕第一井区111、第二井区113和第三井区115，其中第三井区115位于第一井区111和深沟槽隔离结构120之间，并且也位于第二井区113和深沟槽隔离结构120之间。在一些实施例中，深沟槽隔离结构120包含核心部121、衬层125和***部127，其中核心部121包含下方部分121-1和上方部分121-2，上方部分121-2可包含介电材料，例如氧化硅或其他合适的介电材料，下方部分121-1包含半导体材料，例如多晶硅。衬层125包裹核心部121的侧壁和底面，衬层125的材料例如为氧化硅、氮化硅、氮氧化硅或前述的组合。***部127围绕部分的衬层125和核心部121的上方部分121-2的一部分，例如***部127围绕靠近第二磊晶层105的顶面的衬层125和核心部121的上方部分121-2，***部127的材料例如为氧化硅，且***部127的底面可略高于核心部121的上方部分121-2的底面。在一些实施例中，***部127的顶面和核心部121的上方部分121-2的顶面可在相同平面上，且此相同平面可略高于第二磊晶层105的顶面。在一些实施例中，深沟槽隔离结构120的深度H为第一磊晶层103和第二磊晶层105的总厚度T的1.5倍至2.5倍，第一磊晶层103和第二磊晶层105的总厚度T可大于或等于约10微米(μm)，但不限于此。根据本发明的实施例，深沟槽隔离结构120可以为半导体装置100提供良好的电性隔离效果，以降低基底漏电流。

继续参阅图1，半导体装置100还包含具有第二导电类型的第四井区117，例如P型高压井区(high-voltage p-well，HVPW)，第四井区117设置于基底10的第二磊晶层105中，且第四井区117包含两个部分，分别邻接深沟槽隔离结构120的相对两外侧。在一些实施例中，第四井区117的掺杂浓度可以与第二井区113的掺杂浓度相同，且第四井区117的底面可以与第二井区113的底面齐平。在另一些实施例中，第四井区117的掺杂浓度可以与第二井区113的掺杂浓度不同，且第四井区117的底面可以略高于或略低于第二井区113的底面。此外，半导体装置100还包含源极区145、漏极区143和栅极电极141，源极区145设置于第二井区113的右边部分中，漏极区143设置于第一井区111中，栅极电极141设置于第一井区111和第二井区113上，且位于第一井区111和第二井区113的交界处正上方，源极区145和漏极区143分别位于栅极电极141的两侧。在一些实施例中，漏极区143和源极区145均为具有第一导电类型的重掺杂区，例如N型重掺杂区，且在第二井区113的右边部分中还设置有第二导电类型的重掺杂接触区151，例如P型重掺杂接触区(P⁺contactregion)，重掺杂接触区151邻接源极区145。在第二井区113的右边部分中还设置有第二导电类型的基体区114，例如P型基体区(P-body)，基体区114位于源极区145和重掺杂接触区151正下方。

此外，半导体装置100还包含多个隔离区，隔离区可设置于不同导电类型的井区的交界处，但本发明的半导体装置的隔离区位置并不以此为限。在一实施例中，隔离区设置于源极区145所在的第二井区113中，以及漏极区143所在的第一井区111中，且隔离区还设置于第四井区117的外侧。如图1所示，第一隔离区131设置于第二井区113的右边部分中，以及设置于第一井区111与第二井区113的左边部分的交界处，第二隔离区132设置于第二井区113与第三井区115的交界处，第三隔离区133设置于第四井区117的外侧，第四隔离区134设置于第一井区111中，且位于漏极区143和栅极电极141之间，并且第四隔离区134的一部分位于栅极电极141正下方。在一些实施例中，第一隔离区131、第二隔离区132和第三隔离区133可以是浅沟槽隔离区(shallow trench isolation，STI)或场氧化层(field oxidelayer)，第四隔离区134为浅沟槽隔离区。

另外，半导体装置100还包含多个重掺杂接触区设置于各井区中，如图1所示，具有第二导电类型的重掺杂接触区153和155，例如P型重掺杂接触区(P⁺contact region)，其中重掺杂接触区153设置于第二井区113的右边部分中，重掺杂接触区155设置于第二井区113的左边部分中，且重掺杂接触区153和155均位于第一隔离区131和第二隔离区132之间。具有第一导电类型的重掺杂接触区157，例如N型重掺杂接触区(N⁺contact region)，其设置于第三井区115中，且位于第二隔离区132和深沟槽隔离结构120之间。具有第二导电类型的重掺杂接触区159，例如P型重掺杂接触区(P⁺contact region)，其设置于第四井区117中，且位于深沟槽隔离结构120和第三隔离区133之间。在一些实施例中，重掺杂接触区151和源极区145与重掺杂接触区153电性连接在一起，并且电耦接至源极/基极电压(V_S/B)，重掺杂接触区157电耦接至绝缘电压(Viso)，重掺杂接触区159电耦接至基底电压(Vsub)。第一埋层107、第二埋层109、第三井区115会通过重掺杂接触区157而耦接至绝缘电压(Viso)，以避免在半导体装置100的运作过程中产生不必要的基底漏电流。

此外，如图1所示，在一些实施例中，第一井区111中还设置有第一导电类型的掺杂区112，例如N型场效应沉积区(n-type field effect deposition region，NFD)，且漏极区143位于掺杂区112中。另外，半导体装置100还可包含依序向上堆栈的绝缘层147和金属层149，设置在漏极区143和栅极电极141之间，且绝缘层147的一部分和金属层149的一部分侧向延伸至栅极电极141上，当栅极电极141由多晶硅制成时，绝缘层147的此部分和金属层149的此部分与栅极电极141的一部分一起构成金属-绝缘-多晶硅电容结构。其中，堆栈的绝缘层147和金属层149可以做为场板，以调控第一井区111中的电场分布。

图2是根据本发明第二实施例所绘示的半导体装置的剖面示意图。图2的半导体装置100与图1的半导体装置100的差异在于图2的半导体装置100的第二井区113的底面低于第一井区111的底面，且第二井区113的底面与第二埋层109的顶面接触，在第一井区111与第二埋层109之间为一部分的第二井区113，且在第二井区113与第二埋层109之间没有被第二磊晶层105隔开。在此实施例中，第一磊晶层103和第二磊晶层105各自为具有第一或第二导电类型的半导体磊晶层，例如N型硅磊晶层(N-epi layer)或P型硅磊晶层(P-epilayer)。举例而言，当第一磊晶层103为第一导电类型的半导体磊晶层(N型硅磊晶层)时，第二磊晶层105为第二导电类型的半导体磊晶层(P型硅磊晶层)，当第一磊晶层103为第二导电类型的半导体磊晶层(P型硅磊晶层)时，第二磊晶层105为第二导电类型的半导体磊晶层(P型硅磊晶层)或第一导电类型的半导体磊晶层(N型硅磊晶层)。图2的半导体装置100的其他部件的细节可参考前述图1的半导体装置100的相关说明，在此不再赘述。

图3是根据本发明第三实施例所绘示的半导体装置的剖面示意图。图3的半导体装置100与图1的半导体装置100的差异在于图3的半导体装置100的深沟槽隔离结构120包含沟槽隔离部123、衬层125及介电隔离部129，其中衬层125包裹沟槽隔离部123的侧壁和底面，介电隔离部129设置于沟槽隔离部123和衬层125正上方，且介电隔离部129的底面接触沟槽隔离部123的顶面和衬层125的顶面。沟槽隔离部123的材料包含半导体材料，例如多晶硅。衬层125的材料例如为氧化硅、氮化硅、氮氧化硅或前述的组合。介电隔离部129的材料包含介电材料，例如氧化硅或其他合适的介电材料，介电隔离部129可以是浅沟槽隔离区(STI)或场氧化层，并且可通过形成其他隔离区，例如形成第一隔离区131、第二隔离区132和第三隔离区133的制程来形成介电隔离部129。如图3所示，在一实施例中，介电隔离部129从第二磊晶层105的顶面向下延伸至第二磊晶层105的一深度位置，沟槽隔离部123则从第二磊晶层105的上述深度位置向下延伸，贯穿第一磊晶层103、第二埋层109和第一埋层107，到达半导体基底101的一深度位置。在一些实施例中，深沟槽隔离结构120的深度H为第一磊晶层103和第二磊晶层105的总厚度T的1.5倍至2.5倍，总厚度T可大于或等于10微米(μm)，但不限于此。根据本发明的实施例，深沟槽隔离结构120可以为半导体装置100提供良好的隔离效果，以降低基底漏电流。图3的半导体装置100的其他部件的细节可参考前述图1的半导体装置100的相关说明，在此不再赘述。

图4、图5、图6、图7、图8和图9是根据本发明一实施例所绘示的半导体装置的制造方法的中间阶段的剖面示意图。参阅图4，首先，提供半导体基底101，然后在半导体基底101上形成图案化光阻层161，经由图案化光阻层161的开口对半导体基底101实施离子布植制程，将第一导电类型的离子(N型离子)，例如磷(P)、砷(As)或锑(Sb)，植入半导体基底101中，以在半导体基底101内形成具有第一导电类型的第一埋层107。在一些实施例中，第一埋层107的掺杂浓度约为1E13至1E15离子数/cm³，或者约为5E13至5E14离子数/cm³。在此制程阶段，第一埋层107具有第一厚度T1。接着，进行步骤S201，移除图案化光阻层161，然后在半导体基底101和第一埋层107上使用磊晶成长制程形成第一磊晶层103，并且在磊晶成长制程中，可以对第一磊晶层103进行第一或第二导电类型的离子掺杂，第二导电类型的离子(P型离子)例如为硼(B)，使得第一磊晶层103具有第一或第二导电类型。在一些实施例中，第一磊晶层103的厚度可等于或大于约4.5微米(μm)，但不限于此。同时，由于此磊晶成长制程的温度，使得第一埋层107的离子热扩散至第一磊晶层103中，让第一埋层107形成于半导体基底101和第一磊晶层103内。在步骤S201后，第一埋层107具有第二厚度T2，且第二厚度T2大于前述第一厚度T1。

继续参阅图4，接着，进行步骤S203，在第一磊晶层103上形成图案化光阻层163，经由图案化光阻层163的开口对第一磊晶层103实施离子布植制程，将第一导电类型的离子(N型离子)，例如磷(P)、砷(As)或锑(Sb)，植入第一磊晶层103中，以在第一磊晶层103内形成具有第一导电类型的第二埋层109。在一些实施例中，第二埋层109的掺杂浓度约为1E11至1E13离子数/cm³，或者约为5E11至5E12离子数/cm³，使得第二埋层109的掺杂浓度低于第一埋层107的掺杂浓度。在其他实施例中，形成第一埋层107和第二埋层109的掺杂浓度可均约为1E13离子数/cm³，让第二埋层109的掺杂浓度等于第一埋层107的掺杂浓度。在步骤S203后，第二埋层109具有第三厚度T3。

然后，参阅图5，进行步骤S205，在第一磊晶层103和第二埋层109上使用磊晶成长制程形成第二磊晶层105，并且在磊晶成长制程中，可以对第二磊晶层105进行第二导电类型的离子掺杂，第二导电类型的离子(P型离子)例如为硼(B)，使得第二磊晶层105具有第二导电类型。在其他实施例中，可以对第二磊晶层105进行第一导电类型的离子(N型离子)掺杂，使得第二磊晶层105具有第一导电类型。在一些实施例中，第二磊晶层105的厚度可等于或大于约4.5微米(μm)，但不限于此。同时，由于此磊晶成长制程的温度，使得第二埋层109的离子热扩散至第二磊晶层105中，让第二埋层109形成于第一磊晶层103和第二磊晶层105内，同时，第一埋层107的离子也往上和往下热扩散至第一磊晶层103和半导体基底101中。在步骤S205后，第二埋层109具有第四厚度T4，第一埋层107具有第五厚度T5，且第四厚度T4大于前述第三厚度T3，第五厚度T5大于前述第二厚度T2。在一些实施例中，第一埋层107的第五厚度T5约为6微米(μm)，第二埋层109的第四厚度T4约为4微米(μm)，但不限于此，第一埋层107的第五厚度T5大于第二埋层109的第四厚度T4。在一些实施例中，第一埋层107的第五厚度T5和第二埋层109的第四厚度T4的总厚度约为10微米(μm)至30微米(μm)，但不限于此。

继续参阅图5，进行步骤S207，在第二磊晶层105上形成图案化光阻层165，经由图案化光阻层165的开口对第二磊晶层105实施蚀刻制程，以形成浅沟槽167于第二磊晶层105中，浅沟槽167的底面高于第二埋层109的顶面。接着，进行步骤S209，移除图案化光阻层165后，通过沉积制程在第二磊晶层105上沉积第一介电材料层171，并且填充浅沟槽167，第一介电材料层171例如为氧化硅层。在一些实施例中，此沉积制程可使用高密度电浆(high-densityplasma，HDP)化学气相沉积(CVD)制程，其具有良好的填隙能力以填充浅沟槽167。

之后，参阅图6，进行步骤S211，通过沉积制程在第一介电材料层171上形成硬屏蔽层173。在一些实施例中，此沉积制程为使用四乙氧基硅烷(tetra-ethoxysilane，TEOS)的低压化学气相沉积(low pressure CVD，LPCVD)制程，且硬屏蔽层173例如为氧化硅层。接着，进行步骤S213，在硬屏蔽层173上形成图案化光阻层169，经由图案化光阻层169的开口对硬屏蔽层173和第一介电材料层171实施蚀刻制程，以形成深沟槽的初始沟槽175于硬屏蔽层173和第一介电材料层171中，初始沟槽175的位置对应于浅沟槽167，且初始沟槽175的底面可以与浅沟槽167的底面齐平，初始沟槽175的宽度则小于浅沟槽167的宽度，使得浅沟槽167内剩余的第一介电材料层171包围初始沟槽175。接着，进行步骤S215，经由初始沟槽175对第二磊晶层105、第二埋层109、第一埋层107和半导体基底101实施蚀刻制程，以形成深沟槽177，深沟槽177穿过硬屏蔽层173、浅沟槽167内的第一介电材料层171、第二磊晶层105、第二埋层109和第一埋层107，到达半导体基底101的一深度位置，使得深沟槽177的底面低于第一埋层107的底面。之后，移除图案化光阻层169，露出硬屏蔽层173。

接着，参阅图7，进行步骤S217，在硬屏蔽层173的顶面和深沟槽177的内侧壁和底面上顺向性地(conformally)沈积衬层125，在一些实施例中，此沉积制程可为使用四乙氧基硅烷(TEOS)的低压化学气相沉积(LPCVD)制程，且衬层125例如为氧化硅层。然后，在衬层125上沉积填充材料层190，并且填充于深沟槽177内。在一些实施例中，填充材料层190为多晶硅层，且可使用低压化学气相沉积(LPCVD)制程沉积填充材料层190。然后，进行步骤S219，先对硬屏蔽层173上方的填充材料层190进行化学机械平坦化(CMP)制程，以露出衬层125，然后对深沟槽177内的填充材料层190进行回蚀刻(etch back)制程，以形成深沟槽隔离结构120的核心部121的下方部分121-1，并且在下方部分121-1上形成沟槽178，沟槽178为深沟槽177的剩余部分。在一些实施例中，下方部分121-1的顶面高于第二埋层109的顶面，且低于浅沟槽167的底面。之后，进行步骤S221，在衬层125上沉积第二介电材料层179，并且填充于沟槽178内，亦即第二介电材料层179填充深沟槽177的剩余部分，第二介电材料层179例如为氧化硅层。在一些实施例中，此沉积制程可使用高密度电浆(HDP)化学气相沉积(CVD)制程，其具有良好的填隙能力以填充沟槽178。

然后，参阅图8，进行步骤S223，实施化学机械平坦化(CMP)制程以移除硬屏蔽层173上方的第二介电材料层179和衬层125，露出硬屏蔽层173，并且使得沟槽178内的第二介电材料层179的顶面与硬屏蔽层173的顶面齐平。之后，进行步骤S225，在硬屏蔽层173上形成图案化光阻层181，利用图案化光阻层181作为蚀刻屏蔽，实施蚀刻制程将硬屏蔽层173和第一介电材料层171图案化，以形成突出部分183，突出部分183位于后续形成的深沟槽隔离结构的正上方。然后，进行步骤S227，移除图案化光阻层181后，实施化学机械平坦化(CMP)制程移除突出部分183，以形成深沟槽隔离结构120。在此实施例中，深沟槽隔离结构120包含核心部的下方部分121-1和上方部分121-1、衬层125及***部127，其中核心部的下方部分121-1由图7的步骤S217和步骤S219填充于深沟槽177内的填充材料层190的一部分形成，核心部的上方部分121-2由图7的步骤S221填充于沟槽178(深沟槽的剩余部分)内的第二介电材料层179形成，衬层125由图7的步骤S217沉积于深沟槽177内的衬层125形成，并且衬层125包裹核心部的侧壁和底面，***部127由图6的步骤S211和步骤S213填充在浅沟槽167内剩余的第一介电材料层171形成，并且***部127围绕衬层125和核心部的上方部分121-1。

接着，参阅图9，进行步骤S229，在第二磊晶层105中形成半导体装置100的各井区、各掺杂区、各重掺杂接触区和各隔离区，例如图1中所示的第一井区111、第二井区113、第三井区115、第四井区117、源极区145、漏极区143、掺杂区112、重掺杂接触区151、153、155、157和159、基体区114、第一隔离区131、第二隔离区132、第三隔离区133以及第四隔离区134，为了让图式简洁，图9并未绘出上述全部元件区，各元件区的细节可参考图1的相关说明。在一些实施例中，具有相同导电类型和相同深度的各井区、各掺杂区或各重掺杂接触区可在相同的离子布植制程步骤中形成，并且各隔离区可在相同的蚀刻、沉积和化学机械平坦化制程步骤中形成，或者在相同的氧化制程步骤中形成。之后，进行步骤S231，在第二磊晶层105、深沟槽隔离结构120、各井区、各掺杂区、各重掺杂接触区和各隔离区上方依序全面性地沉积栅极介电层192和栅极电极材料层194，栅极介电层192例如为氧化硅层，栅极电极材料层194例如为多晶硅层。然后，进行步骤S233，利用微影和蚀刻制程将栅极电极材料层194图案化，以形成栅极电极141位于栅极介电层192上。之后，还可以在第一井区111和栅极电极141上依序形成如图1所示的绝缘层147和金属层149，完成半导体装置100。

图10是根据本发明一些实施例的半导体装置的基底电流对应源极电压的曲线图，其中纵轴表示基底电流(Isub)，单位为毫安(mA)，横轴表示源极电压(Vs)，单位为伏特(V)。图10中的曲线A为将图1的半导体装置100中的深沟槽隔离结构120和第一埋层107移除后的半导体装置的基底电流(或称为基底漏电流)对应源极电压的曲线图，曲线B为将图1的半导体装置100中的第一埋层107移除后的半导体装置的基底电流对应源极电压的曲线图，曲线C为图1的半导体装置100的基底电流对应源极电压的曲线图。经由比较图10的曲线A、曲线B和曲线C可以得知，同时包含第二埋层109和深沟槽隔离结构120的曲线B的半导体装置相较于只包含第二埋层109的曲线A的半导体装置，在源极电压为1V时，曲线B的半导体装置的基底电流可降低约60％。此外，同时包含第一埋层107、第二埋层109和深沟槽隔离结构120的曲线C的半导体装置100相较于只包含第二埋层109和深沟槽隔离结构120的曲线B的半导体装置，在源极电压为1V时，曲线C的半导体装置100的基底电流可降低约30％，且相较于只包含第二埋层109的曲线A的半导体装置，在源极电压为1V时，曲线C的半导体装置100的基底电流可降低约90％。此外，当源极电压大于0.75V时，曲线C的基底电流便会低于曲线A和曲线B的基底电流。

由此可知，本发明的实施例的半导体装置100通过设置第一埋层107、第二埋层109和深沟槽隔离结构120，可以减少半导体装置中寄生的双极性晶体管特性，借此降低基底漏电流和防止闩锁效应，达到与使用绝缘体上覆硅(SOI)基底的半导体装置相近的隔离效果，以节省半导体装置的制造成本，同时可避免使用绝缘体上覆硅(SOI)基底的热传导较差的问题。此外，当本发明的半导体装置应用于高操作电压时，不需增加半导体装置的尺寸，即可有效地降低基底漏电流，借此可提高半导体装置的崩溃电压，并改善半导体装置的可靠度。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的同等变化与修饰，皆应属于本发明的保护范围。

Claims (20)

1.一种半导体装置，其特征在于，包括：

一基底；

一第一埋层，具有一第一导电类型，设置于所述基底中；

一第二埋层，具有所述第一导电类型，设置于所述第一埋层上；

一第一井区，具有所述第一导电类型，设置于所述第二埋层上方；

一第二井区，具有与所述第一导电类型相反的一第二导电类型，且邻接所述第一井区；

一深沟槽隔离结构，设置于所述基底中，且围绕所述第一井区和所述第二井区，其中所述深沟槽隔离结构的底面低于所述第一埋层的底面；

一源极区，设置于所述第二井区中；

一漏极区，设置于所述第一井区中；以及

一栅极电极，设置于所述第一井区和所述第二井区上。

2.如权利要求1所述的半导体装置，其特征在于，所述第二埋层的掺杂浓度等于或低于所述第一埋层的掺杂浓度。

3.如权利要求1所述的半导体装置，其中所述第一埋层的厚度大于所述第二埋层的厚度。

4.如权利要求1所述的半导体装置，其中所述深沟槽隔离结构贯穿所述第二埋层和所述第一埋层。

5.如权利要求1所述的半导体装置，其特征在于，还包括一第三井区，具有所述第一导电类型，围绕所述第一井区和所述第二井区，且位于所述第一井区和所述深沟槽隔离结构之间，以及位于所述第二井区和所述深沟槽隔离结构之间，其中所述第三井区的底面接触所述第二埋层的顶面，且所述第三井区的底面低于所述第一井区的底面。

6.如权利要求5所述的半导体装置，其特征在于，所述第二井区包括两个部分，分别邻接所述第一井区的两侧，且所述第二井区的底面与所述第一井区的底面齐平，或者低于所述第一井区的底面。

7.如权利要求1所述的半导体装置，其特征在于，所述基底包括：

一半导体基底；

一第一磊晶层，设置于所述半导体基底上；以及

一第二磊晶层，设置于所述第一磊晶层上，

其中所述第一埋层设置于所述半导体基底和所述第一磊晶层内，且所述第二埋层设置于所述第一磊晶层和所述第二磊晶层内。

8.如权利要求7所述的半导体装置，其特征在于，所述第二磊晶层和所述第一磊晶层均具有所述第二导电类型，或者所述第二磊晶层具有所述第二导电类型，且所述第一磊晶层具有所述第一导电类型，或者所述第二磊晶层具有所述第一导电类型，且所述第一磊晶层具有所述第二导电类型。

9.如权利要求7所述的半导体装置，其特征在于，所述深沟槽隔离结构的深度为所述第二磊晶层和所述第一磊晶层的总厚度的1.5倍至2.5倍。

10.如权利要求1所述的半导体装置，其特征在于，所述深沟槽隔离结构包括：

一核心部，包括一上方部分和一下方部分，其中所述上方部分包括一介电材料，且所述下方部分包括一多晶硅；

一衬层，包裹所述核心部；以及

一***部，围绕所述衬层和所述上方部分。

11.如权利要求1所述的半导体装置，其特征在于，所述深沟槽隔离结构包括：

一沟槽隔离部；

一衬层，包裹所述沟槽隔离部；以及

一介电隔离部，设置于所述沟槽隔离部正上方，

其中所述介电隔离部的底面接触所述沟槽隔离部的顶面，且所述沟槽隔离部包括一多晶硅。

12.一种半导体装置的制造方法，其特征在于，包括：

提供一基底；

形成一第一埋层于所述基底中，所述第一埋层具有一第一导电类型；

形成一第二埋层于所述第一埋层上，所述第二埋层具有所述第一导电类型；

形成一第一井区于所述第二埋层上方，所述第一井区具有所述第一导电类型；

形成一第二井区邻接所述第一井区，所述第二井区具有与所述第一导电类型相反的一第二导电类型；

形成一深沟槽隔离结构于所述基底中，且围绕所述第一井区和所述第二井区，其中所述深沟槽隔离结构的底面低于所述第一埋层的底面；

形成一源极区于所述第二井区中；

形成一漏极区于所述第一井区中；以及

形成一栅极电极于所述第一井区和所述第二井区上。

13.如权利要求12所述的半导体装置的制造方法，其特征在于，所述第二埋层的掺杂浓度等于或低于所述第一埋层的掺杂浓度。

14.如权利要求12所述的半导体装置的制造方法，其特征在于，所述第一埋层的厚度大于所述第二埋层的厚度。

15.如权利要求12所述的半导体装置的制造方法，其特征在于，提供所述基底包括：

提供一半导体基底；

成长一第一磊晶层于所述半导体基底上；以及

成长一第二磊晶层于所述第一磊晶层上，

其中所述第一埋层形成于所述半导体基底和所述第一磊晶层内，且所述第二埋层形成于所述第一磊晶层和所述第二磊晶层内。

16.如权利要求15所述的半导体装置的制造方法，其特征在于，所述第二磊晶层和所述第一磊晶层均具有所述第二导电类型，或者所述第二磊晶层具有所述第二导电类型，且所述第一磊晶层具有所述第一导电类型，或者所述第二磊晶层具有所述第一导电类型，且所述第一磊晶层具有所述第二导电类型。

17.如权利要求15所述的半导体装置的制造方法，其特征在于，还包括形成一第三井区围绕所述第一井区和所述第二井区，所述第三井区具有所述第一导电类型，且位于所述第一井区和所述深沟槽隔离结构之间，以及位于所述第二井区和所述深沟槽隔离结构之间，其中所述第三井区的底面接触所述第二埋层的顶面，且所述第三井区的底面低于所述第一井区的底面。

18.如权利要求15所述的半导体装置的制造方法，其特征在于，形成所述深沟槽隔离结构包括：

形成一浅沟槽于所述第二磊晶层中；

沉积一第一介电材料层于所述第二磊晶层上，并填充于所述浅沟槽内；

形成一深沟槽，穿过所述浅沟槽内的所述第一介电材料层、所述第二磊晶层、所述第二埋层和所述第一埋层，到所述半导体基底中；

形成一衬层于所述深沟槽的内侧壁和底面上，以及所述第一介电材料层上方；

形成一填充材料层于所述衬层上，并填充于所述深沟槽内；

回蚀刻所述深沟槽内的所述填充材料层，以形成一核心部的一下方部分；以及

形成一第二介电材料层在所述衬层上，并填充所述深沟槽的剩余部分，以形成所述核心部的一上方部分，

其中在所述浅沟槽内剩余的所述第一介电材料层形成一***部，围绕所述衬层和所述上方部分。

19.如权利要求18所述的半导体装置的制造方法，其特征在于，形成所述深沟槽隔离结构还包括：

沉积一硬屏蔽层于所述第一介电材料层上；

形成一图案化屏蔽于所述硬屏蔽层上；

使用一蚀刻制程，经由所述图案化屏蔽的一开口，蚀刻所述硬屏蔽层和所述第一介电材料层，以形成所述深沟槽的一初始沟槽；

在回蚀刻所述深沟槽内的所述填充材料层之前，进行一第一化学机械平坦化制程，以移除所述衬层上的所述填充材料层；

进行一第二化学机械平坦化制程，以移除所述硬屏蔽层上的所述衬层和所述第二介电层；

将所述第一介电层和所述硬屏蔽层图案化，以形成一突出部分，位于所述深沟槽隔离结构上；以及

进行一第三化学机械平坦化制程，以移除所述突出部分。

20.如权利要求18所述的半导体装置的制造方法，其特征在于，所述填充材料层包括多晶硅。