CN113380872B - 高压半导体装置 - Google Patents

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Abstract

本发明提供了一种高压半导体装置，包括一半导体衬底、第一阱区和第二阱区、以及位于第一阱区与第二阱区之间的隔离结构。其中半导体衬底具有第一导电类型，且第一阱区和第二阱区设置于半导体衬底上和具有不同于第一导电类型的第二导电类型。隔离结构包括具有第一导电类型的第一隔离阱和第二隔离阱于半导体衬底上。一些实施例的隔离结构更包括具有第二导电类型的第三隔离阱，其位于第一隔离阱与第二隔离阱之间。隔离结构还包括第一顶部掺杂区、第二顶部掺杂区和第三顶部掺杂区，分别位于第一隔离阱、第二隔离阱和第三隔离阱中。第一顶部掺杂区和第二顶部掺杂区具有第二导电类型，第三顶部掺杂区具有第一导电类型。

Description

高压半导体装置
技术领域
本发明有关于一种高压半导体装置，且特别有关于一种包含顶部掺杂区的隔离结构的高压半导体装置。
背景技术
高压半导体装置技术适用于高电压与高功率的高压集成电路(HVIC)领域。传统高压半导体装置可例如为垂直式扩散金氧半导体(vertically diffused metal oxidesemiconductor，VDMOS)晶体管及横向扩散金氧半导体(laterally diffused metal oxidesemiconductor，LDMOS)晶体管。高压装置技术的优点在于符合成本效益，且易相容于其它工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域中，例如使用220V交流电以驱动发光二极管(LED)照明的高压集成电路。
高压半导体装置不仅包含高压单元和低压单元，还包含位于两者之间的电位转换单元。电位转换单元可将来自高压单元的信号降压，再提供给低压单元，亦可将来自低压单元的信号升压，再提供给高压单元。而传统的高压半导体装置会发生电位转换单元(例如600V的LDMOS)没有将来自低压单元的信号传送至高压单元，其中一个重要原因是电位转换单元的漏极和高压单元之间有漏电流产生。
再者，对于一般在制造此高压半导体装置时，会希望此高压半导体装置具有较大的穿通电压(punch through voltage)以及较大的结击穿电压(junction breakdownvoltage)。然而，通常穿通电压与结击穿电压之间具有抵换(trade-off)的关系。亦即，当穿通电压提高时，结击穿电压会降低，反之，当结击穿电压提高时，穿通电压会降低。
因此，虽然现存的高压半导体装置可以应付它们原先预定的用途，但目前它们在结构上仍有需要克服的问题。如何改良高压半导体装置，以避免上述例如漏电流的发生，且此改良的高压半导体装置其他的电性亦不受影响，对于相关业者而言实为一重要议题。
发明内容
本发明的一些实施例揭示一种高压半导体装置，包括一半导体衬底、一第一阱区(first well)和一第二阱区(second well)以及一隔离结构(isolation structure)。其中，半导体衬底具有第一导电类型；第一阱区和第二阱区设置于半导体衬底上，且第一阱区和第二阱区分别具有不同于第一导电类型的第二导电类型；隔离结构位于第一阱区与第二阱区之间。一些实施例的隔离结构包括第一隔离阱(first isolation well)和一第二隔离阱(second isolation well)设置于半导体衬底上，且第一隔离阱和第二隔离阱具有第一导电类型。一些实施例的隔离结构更包括一第三隔离阱(third isolation well)，位于第一隔离阱与第二隔离阱之间，且第三隔离阱具有第二导电类型。一些实施例的隔离结构还包括第一顶部掺杂区(first top doping region)、一第二顶部掺杂区(second topdoping region)和一第三顶部掺杂区(third top doping region)，分别位于第一隔离阱、第二隔离阱和第三隔离阱中。其中，第一顶部掺杂区和第二顶部掺杂区具有第二导电类型，第三顶部掺杂区具有第一导电类型。
根据本发明的一些实施例，第一顶部掺杂区、第二顶部掺杂区和第三顶部掺杂区分别具有第一深度(first depth)、第二深度(second depth)和第三深度(third depth)，其中第三深度大于第一深度且大于第二深度。
根据本发明的一些实施例，前述第三顶部掺杂区的掺杂浓度高于前述第一隔离阱的掺杂浓度，且第三顶部掺杂区的掺杂浓度高于前述第二隔离阱的掺杂浓度。
根据本发明的一些实施例的高压半导体装置，更包括一埋层(buried layer)，位于第三隔离阱与半导体衬底的界面处并对应第三顶部掺杂区，其中埋层具有第一导电类型。
一些实施例中，第一导电类型例如是P型，第二导电类型例如是N型。
附图说明
图1为根据本发明的一些实施例的一高压半导体装置1的上视图。
图2A～图2E，其绘示根据本揭露的一些实施例，显示形成图2E中高压半导体装置1的各个阶段的剖面示意图。其中图2A～图2E对应图1中的剖面线2-2’的位置而绘制。
图3A为传统的一高压半导体装置的剖面示意图。
图3B为根据本揭露一些实施例的高压半导体装置的剖面示意图。
图4A为模拟实验中，传统的高压半导体装置的漏极电流(drain current)对漏极电压(drain voltage)的特性曲线。
图4B为模拟实验中，根据本揭露一些实施例的高压半导体装置的漏极电流对漏极电压的特性曲线。
图5A为模拟实验中，对传统的高压半导体装置进行侧向穿通试验时电流(current)对电压(voltage)的特性曲线。
图5B为模拟实验中，对本揭露一些实施例的高压半导体装置进行侧向穿通试验时电流对电压的特性曲线。
附图标记：
1:高压半导体装置
10:高压单元
20:低压单元
30:电位转换单元
40:隔离结构
30-G:栅极区
30-S:源极区
10-D,30-D:漏极区
AHV:高压区域
ALS:电位转换区域
AI:隔离区域
100:半导体衬底
101:第一埋层
103:第二埋层
105:第三埋层
107:第一阱区
109:第二阱区
110:P型隔离阱
111:第一隔离阱
113:第二隔离阱
115:第三隔离阱
121:第一顶部掺杂区
123:第二顶部掺杂区
125:第三顶部掺杂区
115c1,115c2,125c1,125c2:侧面
121b,123b,125b:底面
131:第一场氧化部
133:第二场氧化部
139:场氧化层
141:第一漏极区
143:第二漏极区
150:介电层
10-V,30-V:过孔
302:导线
310:导电部
d1:第一距离
d2:第二距离
d3:第三距离
d4:第四距离
H1:第一深度
H2:第二深度
H3:第三深度
W1:第一宽度
W2:第二宽度
W3:第三宽度
W4:第四宽度
W5:第五宽度
W6:第六宽度:
W0:P型隔离阱(110)的宽度
具体实施方式
以下针对本揭露的高压半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供了不同的实施例或例子，用于实施本揭露的不同实施例。以下所述特定的元件及排列方式仅为简单描述本揭露。当然，这些仅用以举例而非用以限定本揭露的范围。再者，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。
此外，实施例中可能使用相对性的用语，例如「较低」、「下方」或「底部」及「较高」、「上方」或「顶部」，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在「较低」侧的元件将会成为在「较高」侧的元件。
在此，「约」、「大约」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含「约」、「大约」的含义。
本发明为揭露高压半导体装置的实施例，且上述实施例可被包含于例如微处理器、记忆元件及/或其他元件的集成电路(integrated circuit,IC)中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、二极管、金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor field-effecttransistors,MOSFETs)、互补式MOS晶体管、双极结型晶体管(bipolar junctiontransistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。本领域技术人员可以了解也可将高压半导体装置使用于包含其他类型的半导体元件于集成电路之中。
本发明揭露一些实施例的高压半导体装置利用在主动区的顶面掺杂所形成的一顶部掺杂区，其具有高掺杂浓度的杂质且导电类型与衬底的导电类型(例如P型)相同，可以有效的减少表面的侧向漏电流。再者，本揭露一些实施例的高压半导体装置的隔离结构包含与衬底的导电类型(例如P型)相同的两个分离的隔离阱，可以有效提升击穿电压。因此，本揭露一些实施例的高压半导体装置可以同时兼具足够高的击穿电压，以及大幅提高侧向穿通电压以减少漏电流的优点，解决传统高压半导体装置中穿通电压与击穿电压之间呈现抵换(trade-off)情形的问题。因此，当本揭露一些实施例提出的高压半导体装置应用于一高压集成电路的电位转换单元时，可以有效的隔离高压单元与低压单元，进而提升高压半导体装置的电性表现。
参照图1，其为根据本发明的一些实施例的一高压半导体装置1的上视图。如图1所示，高压半导体装置1包含高压单元(high side unit)10、低压单元(low side unit)20及电位转换单元(level shift unit)30。低压单元20设置于高压单元10的周围。电位转换单元30设置于高压单元10与低压单元20间。此外，高压半导体装置1包含隔离结构(isolationstructure)40，隔离结构40设置于高压单元10与低压单元20间，且围绕高压单元10。再者，隔离结构40对应图1中的剖面线2-2’的部分位于高压单元10与电位转换单元30之间。
再者，如图1所示，电位转换单元30包含源极区30-S、漏极区30-D及设置于源极区30-S与漏极区30-D间的栅极区30-G。在一些实施例中，漏极区30-D设置于源极区30-S与高压单元10间，且电位转换单元30可借由导电部310而电连接至高压单元10，例如图1所示，导电部310电连接电位转换单元30的漏极区30-D与高压单元10的漏极区10-D。源极区30-S可与其他元件(未绘示)电连接。此外，由上视图观之，隔离结构40可为一封闭的环，且电位转换单元30的漏极区30-D可邻近隔离结构40设置。
值得注意的是，为了简洁地叙述高压单元10、低压单元20、电位转换单元30及隔离结构40的布局，在图1仅绘示了一个电位转换单元30(SET)。实际上高压半导体装置1可包含另一个电位转换单元(RESET)，且此电位转换单元的布局与电位转换单元30类似。
参照图2A～图2E，其绘示根据本揭露的一些实施例，显示形成图2E中高压半导体装置1的各个阶段的剖面示意图。其中图2A～图2E对应图1中的剖面线2-2’的位置而绘制。
根据一些实施例，如图2A所示，提供一半导体衬底100，且在半导体衬底100内形成相应的多个埋层。半导体衬底100可为元素半导体衬底，包括硅(silicon)、锗(germanium)；或是化合物半导体衬底，包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；或是合金半导体衬底，包括硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)或上述材料的组合。
此外，半导体衬底100也可以是绝缘层上覆半导体(semiconductor oninsulator,SOI)衬底。一些实施例中，半导体衬底100可为轻掺杂的P型或N型衬底。在本实施例中，半导体衬底100为P型，其内部具有P型杂质，例如硼(B)。
根据一些实施例，如图2A所示，在半导体衬底100内形成第一埋层101、第二埋层103和第三埋层105。在此实施例中，第三埋层105具有与半导体衬底100相同的导电类型(以下称为第一导电类型)，例如为P型，而第一埋层101和第二埋层103具有与半导体衬底100相反的导电类型(以下称为第二导电类型)，例如为N型。此外，埋层可包含利用掩膜在半导体衬底100内实施离子植入工艺，离子植入N型杂质(例如磷(P)或砷(As))或P型杂质(例如硼(B))。一些实施例中，埋层的杂质的掺杂浓度在约1x1017原子/立方厘米(atoms/cm3)至约5x1018原子/立方厘米(atoms/cm3)的范围内。然后，将植入的离子驱入(drive-in)半导体衬底100内以形成第一埋层101、第二埋层103和第三埋层105。一些实施例中，第一埋层101和第二埋层103可在同一工艺中形成，且可在第三埋层105之前或之后形成。
接着，参照图2B，在半导体衬底100上形成外延层，并且在外延层内形成相应的多个阱区。由于图2B仅绘示对应图1的剖面线2-2’的位置，因此仅示出相关的高压单元10的阱区以及电位转换单元30的阱区，而未示出此些阱区以外的外延层。
一些实施例中，外延层可为N型或P型。外延层可借由金属有机物化学气相沉积法(metal organic chemical vapor deposition，MOCVD)、等离子增强型化学气相沉积(plasma-enhanced CVD，PECVD)、分子束外延法(molecular beam epitaxy，MBE)、氢化物气相外延法(hydride vapour phase epitaxy，HVPE)、液相外延法(liquid phase epitaxy，LPE)、氯化物气相外延法(chloride-vapor phase epitaxy，Cl-VPE)、其他相似的工艺方法或前述的组合以形成。
一些实施例中，由于外延层是在高温的条件下形成，故先前植入第一埋层101、第二埋层103和第三埋层105内的离子会扩散进入外延层内，如图2B所示，形成多个阱区后，第一埋层101、第二埋层103和第三埋层105位于半导体衬底100和相应阱区的界面附近，且分别具有一部分在半导体衬底100内，以及另一部分在相应的阱区内。前述埋层，特别是第三埋层105，可避免底部漏电流的问题(bottom leakage issue)。
再参照图2B，在半导体衬底100上的外延层处形成第一阱区107和第二阱区109。一些实施例中，第一阱区107和第二阱区109例如是具有第二导电类型(与半导体衬底100相反的导电类型)，例如为N型高压阱区。第一阱区107位于第一埋层101上且邻接第一埋层101，第二阱区109位于第二埋层103上且邻接第二埋层103。
一些实施例中，第一阱区107和第二阱区109杂质的掺杂浓度例如在约1x1016原子/立方厘米(atoms/cm3)至约1x1018原子/立方厘米(atoms/cm3)的范围内。值得注意的是，第一埋层101和第二埋层103的掺杂浓度大于第一阱区107和第二阱区109的掺杂浓度。
再者，一些实施例中，第一阱区107和第二阱区109分别对应一高压区域AHV和一电位转换区域ALS，其中高压区域AHV和电位转换区域ALS例如是分别包含如图1所示的高压单元10和电位转换单元30。
再参照图2B，在半导体衬底100上的的外延层处更形成隔离结构的多个隔离阱位于该第一阱区与该第二阱区之间，且这些隔离阱位于一隔离区域AI处(对应图1中剖面线2-2’中隔离结构40的部分的区域)。一些实施例中，隔离结构40包括一第一隔离阱111、第二隔离阱113和第三隔离阱115，第三隔离阱115位于第一隔离阱111与第二隔离阱113之间。一些实施例中，第一隔离阱111和第二隔离阱113具有第一导电类型，例如P型；第三隔离阱115具有第二导电类型，例如N型。
一些实施例中，第一隔离阱111和第二隔离阱113杂质的掺杂浓度例如各约1x1016原子/立方厘米(atoms/cm3)至约5x1018原子/立方厘米(atoms/cm3)的范围内，第三隔离阱115杂质的掺杂浓度例如在约8x1014原子/立方厘米(atoms/cm3)至约1x1017原子/立方厘米(atoms/cm3)的范围内。再者，一些实施例中，第三埋层105的掺杂浓度大于第一隔离阱111的掺杂浓度，亦大于第二隔离阱113的掺杂浓度。
如图2B所示，一些实施例中，第三隔离阱115位于第三埋层105上且邻接第三埋层105。此示例中，第三埋层105的相对两侧分别位于第一隔离阱111和第二隔离阱113中。再者，第三隔离阱115与第三埋层105的导电类型相反，且第三埋层105的杂质浓度大于第三隔离阱115的杂质浓度。
上述第一阱区107、第二阱区109、第一隔离阱111、第二隔离阱113和第三隔离阱115的形成方法相同或相似于上述第一埋层101、第二埋层103和第三埋层105的形成方法，在此便不重复叙述。
接着，参照图2C，根据一些实施例，在第一隔离阱111和第二隔离阱113中分别形成第一顶部掺杂区121和第二顶部掺杂区123，且第一顶部掺杂区121和第二顶部掺杂区123具有与第一隔离阱111和第二隔离阱113不同导电类型的第二导电类型，例如N型。
再者，一些实施例中，第一顶部掺杂区121与第一阱区107相隔开(即，第一顶部掺杂区121不接触第一阱区107)例如第一距离d1，第二顶部掺杂区123与第二阱区109相隔开(即，第二顶部掺杂区123不接触第二阱区109)例如第二距离d2。此示例中，如图2C所示，相较于第三埋层105的相对两侧分别与第一阱区和第二阱区相隔的第三距离d3和第四距离d4，第一距离d1小于第三距离d3，第二距离d2小于第四距离d4，但本揭露并不限制于前述关系。
另外，第一顶部掺杂区121和第二顶部掺杂区123的掺杂浓度等于或大于第一阱区107和第二阱区109的掺杂浓度。一些实施例中，第一顶部掺杂区121和第二顶部掺杂区123的掺杂浓度在约1x1016原子/立方厘米(atoms/cm3)至约5x1018原子/立方厘米(atoms/cm3)的范围内。例如，第一顶部掺杂区121和第二顶部掺杂区123的掺杂浓度可约1x1016原子/立方厘米(atoms/cm3)至约1x1018原子/立方厘米(atoms/cm3)的范围内，或在约1x1018原子/立方厘米(atoms/cm3)至约5x1018原子/立方厘米(atoms/cm3)的范围内，或是其他适当的范围内。再者，于此示例中，第一顶部掺杂区121的掺杂浓度大致等于第二顶部掺杂区123的掺杂浓度。
根据一些实施例，在第三隔离阱115中形成第三顶部掺杂区125，且第三顶部掺杂区125具有与第三隔离阱115不同导电类型的第一导电类型，例如P型。一些实施例中，第三顶部掺杂区125位于第一顶部掺杂区121和第二顶部掺杂区123之间。例如，第一顶部掺杂区121和第二顶部掺杂区123分别接触第三顶部掺杂区125的两侧面125c1、125c2。如图2C所示，一些实施例中，第三顶部掺杂区125的两侧面125c1、125c2的一部分分别接触第一隔离阱111和第二隔离阱113。
另外，一些实施例中，第一顶部掺杂区121和第二顶部掺杂区123可在同一工艺中形成，且可在第三顶部掺杂区125之前或之后形成。
再者，一些实施例中，第三埋层105位于第三隔离阱115与半导体衬底100的界面处，并对应第三顶部掺杂区125的下方。如图2C所示，第三顶部掺杂区125在半导体衬底100的垂直投影与第三埋层105在半导体衬底100的垂直投影重叠，例如部分重叠或是完全重叠。
再者，一些实施例中，第三顶部掺杂区125的掺杂浓度在约1x1019原子/立方厘米(atoms/cm3)至约5x1020原子/立方厘米(atoms/cm3)的范围内。此示例中，第三顶部掺杂区125的掺杂浓度高于第一顶部掺杂区121的掺杂浓度，第三顶部掺杂区125的掺杂浓度也高于第二顶部掺杂区123的掺杂浓度。
在本实施例中，第一顶部掺杂区121、第二顶部掺杂区123和第三顶部掺杂区125的形成方法相同或相似于上述第一埋层101、第二埋层103和第三埋层105的形成方法，在此便不重复叙述。
值得注意的是，第三顶部掺杂区125的掺杂浓度大于第三埋层105的掺杂浓度。第三顶部掺杂区125的掺杂浓度高于第一隔离阱111的掺杂浓度，也高于第二隔离阱113的掺杂浓度。在此示例中，第三顶部掺杂区125含有重掺杂的P型杂质，因此又可称为P型重掺杂区(P-type heavily doped region)。
在一些实施例中，第一顶部掺杂区121与第三顶部掺杂区125的界面，例如图2C中标示为第三顶部掺杂区125的侧面125c1处，大致上与第三隔离阱115的一侧面115c1齐平；第二顶部掺杂区123与第三顶部掺杂区125的界面，例如图2C中标示为第三顶部掺杂区125的侧面125c2处，大致上与第三隔离阱115的另一侧面115c2齐平。然而，前述之位置关系可不限于此。
值得注意的是，根据本揭露的实施例，第三顶部掺杂区125自隔离阱的顶面向下延伸的深度，又称为结深(junction depth)，须超过第一顶部掺杂区121与第二顶部掺杂区123的结深，以避免操作装置时在第一顶部掺杂区121与第二顶部掺杂区123之间形成一漏电通道。
如图2C所示，在一些实施例中，第一顶部掺杂区121、第二顶部掺杂区123和第三顶部掺杂区125分别具有第一深度H1、第二深度H2和第三深度H3，其中第三深度H3大于第一深度H1，第三深度H3大于第二深度H2，第一深度H1例如等于第二深度H2。亦即，相较于第一顶部掺杂区121的底面121b和第二顶部掺杂区123的底面123b，第三顶部掺杂区125的底面125b更接近半导体衬底100。
在一些实施例中，第三顶部掺杂区125的第三深度H3在约1.5μm至约3μm之间的范围。第一顶部掺杂区121的第一深度H1和第二顶部掺杂区123的第二深度H2分别在约1μm至约2.5μm之间的范围。一些实施例中，第三深度H3和第一深度H1或第二深度H2的差值至少在约0.5μm至约1.5μm之间的范围。
然后，根据一些实施例，在外延层上形成场氧化层。
参照图2D，形成一第一场氧化部(first field oxide portion)131于第一顶部掺杂区121和第一隔离阱111的上方，以及形成一第二场氧化部(second field oxideportion)133于第二顶部掺杂区123和第二隔离阱113的上方。根据本揭露的一些实施例，第二场氧化部133与第一场氧化部131相隔开来，且第三顶部掺杂区125位于第一场氧化部131和第二场氧化部133之间。
如图2D所示，明确而言，此示例中的第一场氧化部131更延伸至第一阱区107上，且第一场氧化部131的一部分嵌入第一顶部掺杂区121、第一隔离阱111和第一阱区107内。第二场氧化部133更延伸至第二阱区107上，且第二场氧化部133的一部分嵌入第二顶部掺杂区123、第二隔离阱113和第二阱区109内。一些实施例中，第一场氧化部131和第二场氧化部133由氧化硅制成，且为借由热氧化法所形成的硅局部氧化(local oxidation ofsilicon，LOCOS)隔离部。在其他实施例中，第一场氧化部131和第二场氧化部133可以是借由刻蚀和沉积工艺所形成的浅槽隔离(shallow trench isolation，STI)结构。
接着，一些实施例中，在形成场氧化层后，进行主动区元件的制作，例如形成栅极结构以及可作为源极/漏极的掺杂区。图2D仅对应第1图中剖面线2-2’的部分，因此仅示出漏极的掺杂区。同时参照图1和图2D，例如形成的第一漏极区141可为高压单元10的漏极区10-D，形成的第二漏极区143可为电位转换单元30的漏极区30-D。
明确而言，如图2D所示，第一漏极区141位于第一阱区107且邻接第一场氧化部131，第一漏极区141与第一隔离阱111相隔开来。第二漏极区143位于第二阱区109且邻接第二场氧化部133，第二漏极区143与第二隔离阱113相隔开来。且第一漏极区141和第二漏极区143与第一阱区107和第二阱区109具有相同的导电类型，例如N型。
再者，第一漏极区141和第二漏极区143的掺杂浓度高于第一阱区107和第二阱区109的掺杂浓度。一些实施例中，第一漏极区141和第二漏极区143的掺杂浓度在约5x1018原子/立方厘米至约5x1020原子/立方厘米的范围内。
然后，在掺杂区形成后，于外延层上形成一介电层150以及形成所需的导电部件，以完成高压半导体装置中相关元件的电连接。一些实施例中，导电部件例如是设置于介电层150内部和上方的内连线结构。
一些实施例中，介电层150可为单层介电材料层，或是包含由两种或两种以上的介电材料所形成的多层结构。介电材料例如是氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼磷硅玻璃(borophosphosilicate glass,BPSG)、低介电常数(low-k)介电材料，或是其他合适的介电材料。
同时参照图1和图2E，在一些实施例中，形成的导电部310例如包含导孔10-V、导孔30-V和导线302上方，其中导孔10-V位于第一漏极区141上方并与导线302连接，导孔30-V位于第二漏极区143上并与导线302连接。因此，导电部310可以电连接高压单元10的第一漏极区141和电位转换单元30的第二漏极区143。
根据本揭露的一些实施例，制得的高压半导体装置中，如图2E所示的隔离结构的第一隔离阱111、第二隔离阱113和第三隔离阱115分别具有第一宽度W1、第二宽度W2和第三宽度W3，第一宽度W1可大致与第二宽度W2相等，第三宽度W3可大于第一宽度W1和第二宽度W2。在一些其他实施例中，第三宽度W3大致等于第一宽度W1和第二宽度W2。在一些其他实施例中，第三宽度W3小于第一宽度W1，第三宽度W3小于第二宽度W2。
在一些实施例中，第三宽度W3相对于第一宽度W1的比值在0.5～1.5之间的范围内，第三宽度W3相对于第二宽度W2的比值在0.5～1.5之间的范围内。
在一些实施例中，第一宽度W1在约2μm～约4μm之间的范围，第二宽度W2在约2μm～约4μm之间的范围，第三宽度W3在约3μm～约4μm之间的范围。于一示例中，第一宽度W1、第二宽度W2和第三宽度W3分别为4μm、4μm和2μm。于另一示例中，第一宽度W1、第二宽度W2和第三宽度W3分别为3μm、3μm和4μm。然而，前述数值仅为其中一些例子，并非用以限制应用本揭露时隔离阱的实际宽度。
再者，根据本揭露的一些实施例，制得的高压半导体装置中，如图2E所示的第一顶部掺杂区121、第二顶部掺杂区123与第三顶部掺杂区125分别具有第四宽度W4、第五宽度W5和第六宽度W6，其中第四宽度W4小于第一宽度W1，第五宽度W5小于第二宽度W2。在一些实施例中，第六宽度W6等于第三宽度W3。
根据本揭露的一些实施例所制得的高压半导体装置，具有多项优点。例如，在主动区处进行掺杂以形成第三顶部掺杂区125，可以避免表面的侧向漏电流(surface lateralleakage)。由于第三顶部掺杂区125具有高掺杂浓度的第二导电类型(P型)的杂质，可以有效的阻挡例如从电位转换单元30的漏极端(参见图2E的第二漏极区143，或图1的漏极区30-D)到高压单元10的漏极(参见图2E的第一漏极区141，或图1的漏极区10-D)的漏电流。另外，对应于第三顶部掺杂区125下方所形成的第三埋层105(P型)，其位于第三隔离阱115与半导体衬底100的界面处，可避免底部漏电流的问题(bottom leakage issue)。
再者，根据本揭露的一些实施例所制得的高压半导体装置，其隔离结构使用特殊设计的隔离阱，特别是分离的两个第二导电类型(P型)的隔离阱，亦即第一隔离阱111和第二隔离阱113，使隔离结构中所占第二导电类型的面积减少，可以有效的提升击穿电压(breakdown voltage)。而在第三顶部掺杂区125两侧分别形成具第一导电类型(N型)的第一顶部掺杂区121和第二顶部掺杂区123，可以有效的使P型的第一隔离阱111和第二隔离阱113空乏(depleted)，亦可有利于击穿电压的提升。
在此亦提出模拟实验，比较传统的高压半导体装置和本揭露的一些实施例所制得的高压半导体装置的击穿电压和侧向穿通(lateral punch through，LPT)电压。模拟实验中，传统的高压半导体装置如图3A所示，其中在第一阱区107和第二阱区109之间的隔离结构仅包含单一导电类型的隔离阱，例如P型隔离阱110，且在第一阱区107、第二阱区109和P型隔离阱110上方形成完整连续的一场氧化层139。图3B(同图2E)为根据本揭露一些实施例的高压半导体装置，其各部件的内容已记载如上，在此不再赘述。再者，模拟实验中，图3A中P型隔离阱110的宽度W0为10μm，图3B中隔离阱的第二宽度W2、第三宽度W3和第一宽度W1分别为4μm、2μm和4μm。
图4A为模拟实验中，传统的高压半导体装置的漏极电流(drain current)对漏极电压(drain voltage)的特性曲线，其中击穿电压约797V。图4B为模拟实验中，根据本揭露一些实施例的高压半导体装置的漏极电流对漏极电压的特性曲线，其中击穿电压约794V。
图5A为模拟实验中，对传统的高压半导体装置进行侧向穿通试验时，电流(current)对电压(voltage)的特性曲线，在20V左右开始产生漏电流，其中侧向穿通电压约64V。图5B为模拟实验中，对本揭露一些实施例的高压半导体装置进行侧向穿通试验时电流对电压的特性曲线，其中侧向穿通电压约138V。侧向穿通电压越高，越可减少漏电流(current leakage)的产生。
相较于一般的高压半导体装置中，侧向穿通电压与击穿电压之间具有抵换(trade-off)的关系(亦即，当穿通电压提高时，击穿电压会降低，或者当结击穿电压提高时，穿通电压会降低)，本揭露一些实施例的高压半导体装置的击穿电压不但可以维持和传统高压半导体装置的击穿电压大致等高，且还可以大幅提高侧向穿通电压，例如模拟实验中实施例的侧向穿通电压提高为传统高压半导体装置的侧向穿通电压的约2.15倍。
综上所述，本揭露一些实施例的高压半导体装置所提出的隔离结构的设计，隔离结构中所形成的第三顶部掺杂区125具有高掺杂浓度的第二导电类型(P型)的杂质，可以有效的阻挡和减少表面的侧向漏电流。因此，如上述模拟实验结果所示，实施例的高压半导体装置的侧向穿通电压明显地提高。再者，本揭露一些实施例的高压半导体装置中，隔离结构包含分离的第二导电类型(P型)的第一隔离阱111和第二隔离阱113，可以有效提升击穿电压。再者，在第三顶部掺杂区125(P型)两侧分别形成不同导电类型(N型)的第一顶部掺杂区121和第二顶部掺杂区123，亦可有助于提升击穿电压。另外，对应于第三顶部掺杂区125下方在衬底100处所形成的第三埋层105(P型)，亦可以避免底部漏电流的问题。
因此，相较于传统高压半导体装置的穿通电压与击穿电压之间具有抵换(trade-off)的关系，本揭露一些实施例的高压半导体装置所提出的隔离结构的设计，可使制得的装置可以同时兼具足够高的击穿电压以及提高侧向穿通电压而减少漏电流的优点。当实施例提出的高压半导体装置应用于高压集成电路的电位转换单元时，可以有效的隔离高压单元与低压单元，提升高压半导体装置的电性表现。另外，实施例提出的高压半导体装置的制造方法，仅需在现有工艺的步骤中适当调整掩膜图案即可，不但可以与现有工艺相容，也无须增加额外的掩膜，因此也不会增加制造成本。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (16)

1.一种高压半导体装置，其特征在于，包括：
一半导体衬底，具有一第一导电类型；
一第一阱区和一第二阱区，设置于该半导体衬底上，该第一阱区和该第二阱区分别具有不同于该第一导电类型的一第二导电类型；以及
一隔离结构，位于该第一阱区与该第二阱区之间，该隔离结构包括：
一第一隔离阱和一第二隔离阱，设置于该半导体衬底上，且该第一隔离阱和该第二隔离阱具有该第一导电类型；
一第三隔离阱，位于该第一隔离阱与该第二隔离阱之间，且该第三隔离阱具有该第二导电类型；
一第一顶部掺杂区和一第二顶部掺杂区，分别位于该第一隔离阱和该第二隔离阱中，且该第一顶部掺杂区和该第二顶部掺杂区具有该第二导电类型；以及
一第三顶部掺杂区位于该第三隔离阱中，且位于该第一顶部掺杂区和该第二顶部掺杂区之间，且该第三顶部掺杂区具有该第一导电类型；
该第一顶部掺杂区和该第二顶部掺杂区分别接触该第三顶部掺杂区的两相对侧面；
该第一顶部掺杂区与该第三顶部掺杂区的界面与该第三隔离阱的一侧面齐平，该第二顶部掺杂区与该第三顶部掺杂区的界面与该第三隔离阱的另一侧面齐平；
所述的高压半导体装置，更包括：
一埋层，位于该第三隔离阱与该半导体衬底的界面处并对应该第三顶部掺杂区，且该埋层具有该第一导电类型。
2.如权利要求1所述的高压半导体装置，其特征在于，该第一顶部掺杂区、该第二顶部掺杂区和该第三顶部掺杂区分别具有第一深度、第二深度和第三深度，其中该第三深度大于该第一深度且大于该第二深度。
3.如权利要求2所述的高压半导体装置，其特征在于，该第一深度等于该第二深度。
4.如权利要求1所述的高压半导体装置，其特征在于，该第一顶部掺杂区和该第二顶部掺杂区分别与该第一阱区和该第二阱区相隔开来，而未与该第一阱区和该第二阱区接触。
5.如权利要求1所述的高压半导体装置，其特征在于，该埋层在该半导体衬底的垂直投影与该第三顶部掺杂区在该半导体衬底的垂直投影重叠。
6.如权利要求1所述的高压半导体装置，其特征在于，该埋层的相对两侧分别位于该第一隔离阱和该第二隔离阱中。
7.如权利要求1所述的高压半导体装置，其特征在于，该第一隔离阱邻近于该第一阱区设置，位于该第一隔离阱中的该第一顶部掺杂区与该第一阱区相隔一第一距离；
该第二隔离阱邻近于该第二阱区设置，位于该第二隔离阱中的该第二顶部掺杂区与该第二阱区相隔一第二距离。
8.如权利要求7所述的高压半导体装置，其特征在于，该埋层的相对两侧分别与该第一阱区和该第二阱区相隔一第三距离和一第四距离，其中该第三距离大于该第一距离，该第四距离大于该第二距离。
9.如权利要求1所述的高压半导体装置，其特征在于，该第一隔离阱和该第二隔离阱分别具有第一宽度和第二宽度，该第一宽度等于该第二宽度；
其中该第三隔离阱具有第三宽度，该第三宽度相对于该第一宽度的比值在0.5～1.5之间的范围。
10.如权利要求9所述的高压半导体装置，其特征在于，该第一顶部掺杂区和该第二顶部掺杂区与该第三顶部掺杂区分别具有第四宽度、第五宽度和第六宽度，其中该第六宽度等于该第三宽度，其中该第四宽度小于该第一宽度，该第五宽度小于该第二宽度。
11.如权利要求1所述的高压半导体装置，其特征在于，该第三顶部掺杂区的掺杂浓度高于该第一隔离阱的掺杂浓度，且该第三顶部掺杂区的掺杂浓度高于该第二隔离阱的掺杂浓度。
12.如权利要求1所述的高压半导体装置，其特征在于，该第三顶部掺杂区的掺杂浓度高于该第一顶部掺杂区的掺杂浓度，且该第三顶部掺杂区的掺杂浓度高于该第二顶部掺杂区的掺杂浓度，且该第一顶部掺杂区的掺杂浓度等于该第二顶部掺杂区的掺杂浓度。
13.如权利要求1所述的高压半导体装置，其特征在于，更包括：
一第一场氧化部，位于该第一顶部掺杂区和该第一隔离阱的上方；以及
一第二场氧化部，位于该第二顶部掺杂区和该第二隔离阱的上方，且该第二场氧化部与该第一场氧化部相隔开来。
14.如权利要求13所述的高压半导体装置，其特征在于，该第三顶部掺杂区位于该第一场氧化部和该第二场氧化部之间。
15.如权利要求13所述的高压半导体装置，其特征在于，更包括：
一第一漏极区，设置于该第一阱区且邻接该第一场氧化部，该第一漏极区与该第一隔离阱相隔开来；
一第二漏极区，设置于该第二阱区且邻接该第二场氧化部，该第二漏极区与该第二隔离阱相隔开来；以及
一导电部，电连接该第一漏极区和该第二漏极区。
16.如权利要求15所述的高压半导体装置，其特征在于，该第一漏极区为一高压单元的漏极，该第二漏极区为一电位转换单元的漏极，其中该隔离结构设置于该高压单元与该电位转换单元之间，且该隔离结构围绕该高压单元。
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