CN117038704A - 一种复合场限环圆形版图横向功率器件及制备方法 - Google Patents

一种复合场限环圆形版图横向功率器件及制备方法 Download PDF

Info

Publication number
CN117038704A
CN117038704A CN202310969940.0A CN202310969940A CN117038704A CN 117038704 A CN117038704 A CN 117038704A CN 202310969940 A CN202310969940 A CN 202310969940A CN 117038704 A CN117038704 A CN 117038704A
Authority
CN
China
Prior art keywords
region
limiting ring
semiconductor
field limiting
composite field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310969940.0A
Other languages
English (en)
Inventor
姚佳飞
林琰琰
李昂
任嵩茗
刘安琪
刘宇遨
郭宇锋
李曼
张珺
陈静
杨可萌
张茂林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Nanjing University of Posts and Telecommunications
Original Assignee
Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Nanjing University of Posts and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd, Nanjing University of Posts and Telecommunications filed Critical Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Priority to CN202310969940.0A priority Critical patent/CN117038704A/zh
Publication of CN117038704A publication Critical patent/CN117038704A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种复合场限环圆形版图横向功率器件及制备方法,括衬底、埋氧层、有源层、复合场限环、源极金属、栅极金属和漏极金属;横向功率器件的横截面呈圆形或椭圆形,有源层包括从内至外依次同轴布设的半导体漏区、漂移区和半导体阱区;复合场限环具有至少两个,以半导体漏区的中心为圆心,等距内嵌在漂移区的顶面中;每个复合场限环均包括P型区域和介质区域;P型区域围绕在介质区域的两侧及底面。本发明中复合场限环的高K介质材料,能够有效调制表面电场避免表面电荷对场限环的影响,从而提高击穿电压;同时提高漂移区掺杂浓度,降低器件导通电阻。另外,栅介质、场介质和复合场限环中的介质采用同种介质材料,降低工艺难度。

Description

一种复合场限环圆形版图横向功率器件及制备方法
技术领域
本发明涉及半导体功率器件技术领域,特别是一种复合场限环圆形版图横向功率器件及制备方法。
背景技术
横向功率器件作为功率集成电路的重要组成部分,因具有体积小、易集成、击穿电压大、导通电阻低、转换性能优越、工艺兼容好等众多优点而广泛应用于通信电子、汽车电子、智能家具等领域。如何降低横向功率器件的导通电阻等电学特性是器件设计的目标之一。其中场限环终端技术通过变形终端结构的场限环,在降低比导通电阻问题上取得了显著效果,其基本原理是,在主结反偏电压的作用下,在电压未达到主结击穿电压之前,主结的耗尽区会与场限环的耗尽区相遇交叠,此时二者处于穿通状态使得场限环点位提高,此时在主结增加电压的情况下,场限环就起到一个分压的作用,从而达到了提高击穿电压的目的。
然而,传统场限环结构需要将场限环宽度由主结向外逐渐减小且间距逐渐增大,且场限环结构对表面电荷效应非常敏感,特别是浅平面结的场限环结构,会因为表面电场的影响导致器件击穿电压下降,甚至于器件失效。
另外,埋场限环结构为了使场限环距离漂移区表面一定的距离,需通过离子注入控制杂质的注入深度,不仅会导致场限环与漂移区表面之间的区域产生损伤,在控制杂质分布方面具有一定的挑战。
发明内容
本发明要解决的技术问题是针对上述现有技术的不足,而提供一种复合场限环圆形版图横向功率器件及制备方法,该复合场限环圆形版图横向功率器件及制备方法能提高漂移区掺杂浓度并降低器件导通电阻,提高击穿电压的;同时,通过高k介质克服表面电荷效应对场限环的影响,通过复合场限环解决主结的电场集中效应对击穿电压的影响。
为解决上述技术问题,本发明采用的技术方案是:
一种复合场限环圆形版图横向功率器件,包括衬底、埋氧层、有源层、复合场限环、源极金属、栅极金属和漏极金属。
横向功率器件的横截面呈圆形或椭圆形,衬底、埋氧层和有源层从下至上依次布设。
有源层包括从内至外依次同轴布设的半导体漏区、漂移区和半导体阱区。
半导体漏区布设在有源层顶部中心,且呈圆柱形,半导体漏区顶部中心布设所述漏极金属。
半导体阱区顶部外缘布设所述源极金属。
栅极金属通过栅介质层布设在邻近源极金属的有源层顶面。
复合场限环具有M个,以半导体漏区的中心为圆心,等距内嵌在漂移区的顶面中。
每个复合场限环均包括P型区域和介质区域;P型区域围绕在介质区域的两侧及底面。
复合场限环中P型区域的深度为0.1~1微米;当有源层厚度小于2微米时,P型区域深度为有源层厚度的一半。
半导体阱区包括半导体接触区和半导体源区;半导体接触区位于源极金属正下方且呈环形,半导体接触区的环形宽度小于源极金属的环形宽度;半导体源区与半导体接触区内侧壁相接触且呈环形。
复合场限环的数量M根据漂移区宽度进行选择,且M≥2;当漂移区宽度每增加4-5微米时,需增加1个复合场限环。
每个复合场限环中P型区域的环形宽度和介质区域的环形宽度同步发生变化。
每个复合场限环中介质区域的环形宽度均相等,或者每个复合场限环中介质区域的环形宽度从源极金属至漏极金属逐渐增加。
源极金属和漏极金属之间的有源区顶面布设有场介质层,其中,位于栅极金属正下方的场介质层形成为栅介质层;场介质层、栅介质层和每个复合场限环中的介质区域均为同一高K介质。
一种复合场限环圆形版图横向功率器件的制备方法,包括如下步骤。
步骤1、制作有源层:在衬底上依次布设埋氧层和有源层;其中,埋氧层用于有源层和衬底之间的电气隔离;
步骤2、刻蚀环形槽:在有源层顶面刻蚀M个同心且等间距的环形槽;
步骤3、制作P型区域:以光刻胶为掩膜,采用离子注入工艺,在每个环形槽内均注入硼离子,形成纵截面为凹字型的P型区域。
步骤4、制作半导体阱区:采用离子注入工艺,以光刻胶为掩膜,在最外层P型区域外侧的有源层顶面,注入低浓度的P型半导体杂质,形成与埋氧层相连通的半导体阱区。
步骤5、制作半导体接触区:以光刻胶为掩膜,采用离子注入工艺,在半导体阱区的外缘顶面,注入高掺杂的P型半导体杂质形成半导体接触区。
步骤6、制作半导体源区和半导体漏区:以光刻胶为掩膜,采用离子注入工艺,在半导体阱区的顶面中间环形区域以及有源层顶面中心,均注入高掺杂的磷离子,从而形成半导体源区和半导体漏区。
步骤7、退火,推进扩散形成既定的杂质分布;
步骤8、沉积介质材料:在步骤3制作的每个P型区域内以及有源层顶面均沉积介质材料,其中,沉积在每个P型区域内的介质材料,形成为介质区域;介质区域与对应P型区域,共同构成复合场限环;沉积在有源层顶面的介质材料,形成为场介质层。
步骤9、刻蚀源漏接触孔:源漏接触孔包括源接触孔和漏金属孔;源接触孔刻蚀在场介质层的外缘,漏金属孔刻蚀在半导体漏区正上方的场介质层中。
步骤10、沉积源极金属、漏极金属和栅极金属:在源接触孔内沉积源极金属,在漏金属孔内沉积漏极金属,在半导体源区和漂移区之间的半导体阱区正上方的场介质层顶面沉积栅极金属;其中,栅极金属下方的场介质形成为栅介质层。
步骤2中的环形槽,采用干法刻蚀工艺进行刻蚀。
步骤2中环形槽的数量,根据漂移区宽度进行选择,且不少于2个;当漂移区宽度每增加4-5微米时,需增加1个环形槽。
本发明具有如下有益效果:
1、本发明能提高漂移区掺杂浓度并降低器件导通电阻,提高击穿电压的。
2、本发明中复合场限环的P型区域能够和N型漂移区相互耗尽而提高漂移区浓度,高k介质更能进一步辅助耗尽漂移区,调制表面电场以解决表面电荷效应对场限环的不良影响,从而降低器件的导通电阻,提高器件击穿电压。
3、本发明中的复合场限环,当采用等间距且等宽度时,能大大减小工艺设计的难度,仅需通过刻槽、离子注入、介质淀积等常规工艺即可实现。
4、本发明中栅介质、场介质和复合场限环中的介质采用同种介质材料,降低工艺难度。
附图说明
图1显示了本发明一种复合场限环圆形版图横向功率器件的结构示意图。
图2显示了本发明中步骤1制作完成的有源层的结构示意图。
图3显示了本发明中步骤2刻蚀后的环形槽的结构示意图。
图4显示了本发明中步骤3制作完成的P型区域的结构示意图。
图5显示了本发明中步骤4制作完成的半导体阱区的结构示意图。
图6显示了本发明中步骤5制作完成的半导体接触区的结构示意图。
图7显示了本发明中步骤6制作完成的半导体源区和半导体漏区的结构示意图。
图8显示了本发明中步骤7沉积介质材料的A-A’截面示意图。
图9显示了本发明中制作完成的复合场限环圆形版图横向功率器件的A-A’截面示意图。
图10显示了本发明提供和传统横向功率器件的击穿电压和比导通电阻随漂移区掺杂浓度变化的对比图。
图11显示了本发明的仿真电势线分布图。
其中有:1、衬底,2、埋氧层,3、有源层,4、环形槽,5、半导体接触区,6、半导体源区,7、半导体阱区,8、半导体漏区,9、P型区域,
101~104、高k介质,
11、栅介质层,12、源极金属,13、漏极金属,14、栅极金属。
具体实施方式
下面结合附图和具体较佳实施方式对本发明作进一步详细的说明。
本发明的描述中,需要理解的是,术语“左侧”、“右侧”、“上部”、“下部”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,“第一”、“第二”等并不表示零部件的重要程度,因此不能理解为对本发明的限制。本实施例中采用的具体尺寸只是为了举例说明技术方案,并不限制本发明的保护范围。
如图1和图9所示,一种复合场限环圆形版图横向功率器件,包括衬底1、埋氧层2、有源层3、复合场限环、源极金属12、栅极金属14和漏极金属13。
横向功率器件的横截面呈圆形或椭圆形等,衬底、埋氧层和有源层从下至上依次布设。
有源层包括从内至外依次同轴布设的半导体漏区8、漂移区和半导体阱区7。
半导体漏区布设在有源层顶部中心,且呈圆柱形,半导体漏区顶部中心布设漏极金属,半导体漏区半径优选大于漏极金属半径。
半导体阱区顶部外缘布设源极金属;栅极金属通过栅介质层11布设在邻近源极金属的有源层顶面。
半导体阱区包括半导体接触区5和半导体源区6。
半导体接触区位于源极金属正下方且呈环形,半导体接触区的环形宽度小于源极金属的环形宽度;半导体源区与半导体接触区内侧壁相接触且呈环形,半导体源区部分位于源极金属下方。
上述半导体接触区用于消除寄生晶体管效应,半导体源区用于收集栅介质下方形成的沟道流过来的电子;栅极金属下方是栅介质层,覆盖于双扩散形成的半导体阱区。当栅电压大于阈值电压时,半导体阱区表面形成沟道,器件导通。漏金属电极下方为高掺杂N型半导体区,也称半导体漏区,半导体漏区与半导体阱区之间为N型漂移区。
复合场限环具有M个,以半导体漏区的中心为圆心,等距内嵌在漂移区的顶面中。复合场限环的数量M根据漂移区宽度进行选择,且M≥2;当漂移区宽度每增加4-5微米时,需增加1个复合场限环。
每个复合场限环均包括P型区域9和介质区域101~104;P型区域围绕在介质区域的两侧及底面,且P型区域关于介质区域左右对称。
复合场限环中P型区域的深度优选为0.1~1微米;P型区域的深度太浅,离子注入不容易控制;P型区域的深度太深,刻槽和填充工艺实现难度大。因而,当有源层厚度小于2微米时,P型区域深度优选为有源层厚度的一半。
每个复合场限环中P型区域的环形宽度和介质区域的环形宽度能同步发生变化。
当每个复合场限环中介质区域的环形宽度均相等时,每个复合场限环中P型区域的环形宽度均相等。
当每个复合场限环中介质区域的的环形宽度从源极金属至漏极金属逐渐增加,每个复合场限环中P型区域的环形宽度也将随着对应P型区域的环形宽度同步发生变化。
进一步,源极金属和漏极金属之间的有源区顶面布设有场介质层,其中,位于栅极金属正下方的场介质层形成为栅介质层;场介质层、栅介质层和每个复合场限环中的介质区域均为同一高K介质。这里的高K介质,是指比二氧化硅的介电常数高的介质材料,优选的介电常数应大于20。
一种复合场限环圆形版图横向功率器件的制备方法,包括如下步骤。
步骤1、制作有源层:如图2所示,在衬底上依次布设埋氧层和有源层;其中,埋氧层用于有源层和衬底之间的电气隔离。
上述有源层为具有低浓度硼离子的衬底,衬底材料为硅、碳化硅、氮化镓或氧化镓等宽禁带半导体材料亦可。
步骤2、刻蚀环形槽:在有源层顶面优选采用干法刻蚀工艺刻蚀M个同心且等间距的环形槽。每个环形槽的刻蚀深度优选为有源层厚度的一半,并控制每个介质槽之间间隔相同,形成环形槽后的结构如图3所示。其中,采用干法刻蚀工艺是因其加工精度高,相比湿法刻蚀,刻蚀深度便于控制,且刻蚀各向异性好。
进一步,上述环形槽的数量,根据漂移区宽度进行选择,且不少于2个;当漂移区宽度每增加4-5微米时,需增加1个环形槽。
步骤3、制作P型区域:以光刻胶为掩膜,采用离子注入工艺,在每个环形槽内均注入硼离子,形成纵截面为凹字型的P型区域9,具体如图4所示。其中,P型区域的浓度为1×1015cm-3至5×1017cm-3
步骤4、制作半导体阱区:采用离子注入工艺,以光刻胶为掩膜,在最外层P型区域外侧的有源层顶面,注入低浓度的P型半导体杂质,形成与埋氧层相连通的半导体阱区,具体如图5所示。
步骤5、制作半导体接触区:以光刻胶为掩膜,采用离子注入工艺,在半导体阱区的外缘顶面,注入高掺杂的P型半导体杂质形成半导体接触区,具体如6所示;其中,P型半导体杂质的浓度不低于1×1019cm-3
步骤6、制作半导体源区和半导体漏区:以光刻胶为掩膜,采用离子注入工艺,在半导体阱区的顶面中间环形区域以及有源层顶面中心,均注入高掺杂的磷离子,从而形成半导体源区和半导体漏区;其中,磷离子的浓度不低于1×1020cm-3
步骤7、退火,利用退火工艺修复离子注入损伤,且只用一次退火工艺推进离子扩散形成既定的杂质分布,结构如图7所示。
步骤8、沉积介质材料:在步骤2制作的每个P型区域内以及有源层顶面均优选采用射频磁控溅射淀积工艺沉积介质材料,其中,沉积在每个P型区域的凹槽内的介质材料,形成为介质区域;介质区域与对应P型区域,共同构成复合场限环;沉积在有源层顶面的介质材料,形成为栅介质层,具体如图8所示。
上述高K介质材料可以为二氧化硅但不局限于此,能调制表面电场以解决表面电荷效应对复合场限环的不良影响,从而提高击穿电压,降低器件导通电阻。
传统器件的栅介质材料采用二氧化硅,因为其可以与硅衬底形成非常理想的硅界面。本实施例中,选用磁射淀积后保留的一部分高k介质作为介质层,无需生成二氧化硅栅介质层,节省工艺步骤。
步骤9、刻蚀源漏接触孔:源漏接触孔包括源接触孔和漏金属孔;源接触孔刻蚀在场介质层的外缘,漏金属孔刻蚀在半导体漏区正上方的场介质层中。
步骤10、沉积源极金属、漏极金属和栅极金属:在源接触孔内沉积源极金属,在漏金属孔内沉积漏极金属,在半导体源区和漂移区之间的半导体阱区正上方的场介质层顶面沉积栅极金属,具体如图9所示;其中,栅极金属下方的场介质形成为栅介质层。
图10显示了本发明提供的一种复合场限环圆形版图横向功率器件(复合场限环器件)和无场限环的传统横向功率器件(常规器件)以及仅有P型场限环的横向功率器件(常规场限环器件)的击穿电压随漂移区掺杂浓度变化的对比图,其中复合场限环器件和常规场限环器件的P型区域浓度均采用8×1016cm-3,复合场限环中的介质介电常数采用200,其他结构参数三种器件保持一致。由图10可知,复合场限环器件的最大击穿电压(BV)相比其他两种器件能够提高26%。且最大击穿电压对应的漂移区浓度也最大,因此具有较小的导通电阻(Ron,sp)。当器件达到最大击穿电压时,本发明提供的复合场限环器件的品质因数(figure ofMerit,FOM)能够提升一倍以上。
图11为本发明提供的复合场限环圆形版图横向功率器件的仿真电势线分布图。由图可知该器件的电场强度在靠近漏区和半导体阱区最强,复合场限环处最弱。表明器件这就说明了该结构可以很好的耗尽漂移区电场,优化表面电场,防止器件提前击穿,从而优化器件耐压性能,提高器件击穿电压。在图11中,横坐标表示横向距离、纵坐标表示纵向距离。
以上详细描述了本发明的优选实施方式,但是,本发明并不限于上述实施方式中的具体细节,在本发明的技术构思范围内,可以对本发明的技术方案进行多种等同变换,这些等同变换均属于本发明的保护范围。

Claims (10)

1.一种复合场限环圆形版图横向功率器件,其特征在于:包括衬底、埋氧层、有源层、复合场限环、源极金属、栅极金属和漏极金属;
横向功率器件的横截面呈圆形或椭圆形,衬底、埋氧层和有源层从下至上依次布设;
有源层包括从内至外依次同轴布设的半导体漏区、漂移区和半导体阱区;
半导体漏区布设在有源层顶部中心,且呈圆柱形,半导体漏区顶部中心布设所述漏极金属;
半导体阱区顶部外缘布设所述源极金属;
栅极金属通过栅介质层布设在邻近源极金属的有源层顶面;
复合场限环具有M个,以半导体漏区的中心为圆心,等距内嵌在漂移区的顶面中;
每个复合场限环均包括P型区域和介质区域;P型区域围绕在介质区域的两侧及底面。
2.根据权利要求1所述的复合场限环圆形版图横向功率器件,其特征在于:复合场限环中P型区域的深度为0.1~1微米;当有源层厚度小于2微米时,P型区域深度为有源层厚度的一半。
3.根据权利要求1所述的复合场限环圆形版图横向功率器件,其特征在于:半导体阱区包括半导体接触区和半导体源区;半导体接触区位于源极金属正下方且呈环形,半导体接触区的环形宽度小于源极金属的环形宽度;半导体源区与半导体接触区内侧壁相接触且呈环形。
4.根据权利要求1所述的复合场限环圆形版图横向功率器件,其特征在于:复合场限环的数量M根据漂移区宽度进行选择,且M≥2;当漂移区宽度每增加4-5微米时,需增加1个复合场限环。
5.根据权利要求1所述的复合场限环圆形版图横向功率器件,其特征在于:每个复合场限环中P型区域的环形宽度和介质区域的环形宽度同步发生变化。
6.根据权利要求1所述的复合场限环圆形版图横向功率器件,其特征在于:每个复合场限环中介质区域的环形宽度均相等,或者每个复合场限环中介质区域的环形宽度从源极金属至漏极金属逐渐增加。
7.根据权利要求1所述的复合场限环圆形版图横向功率器件,其特征在于:源极金属和漏极金属之间的有源区顶面布设有场介质层,其中,位于栅极金属正下方的场介质层形成为栅介质层;场介质层、栅介质层和每个复合场限环中的介质区域均为同一高K介质。
8.一种复合场限环圆形版图横向功率器件的制备方法,其特征在于:包括如下步骤:
步骤1、制作有源层:在衬底上依次布设埋氧层和有源层;其中,埋氧层用于有源层和衬底之间的电气隔离;
步骤2、刻蚀环形槽:在有源层顶面刻蚀M个同心且等间距的环形槽;
步骤3、制作P型区域:以光刻胶为掩膜,采用离子注入工艺,在每个环形槽内均注入硼离子,形成纵截面为凹字型的P型区域;
步骤4、制作半导体阱区:采用离子注入工艺,以光刻胶为掩膜,在最外层P型区域外侧的有源层顶面,注入低浓度的P型半导体杂质,形成与埋氧层相连通的半导体阱区;
步骤5、制作半导体接触区:以光刻胶为掩膜,采用离子注入工艺,在半导体阱区的外缘顶面,注入高掺杂的P型半导体杂质形成半导体接触区;
步骤6、制作半导体源区和半导体漏区:以光刻胶为掩膜,采用离子注入工艺,在半导体阱区的顶面中间环形区域以及有源层顶面中心,均注入高掺杂的磷离子,从而形成半导体源区和半导体漏区;
步骤7、退火,推进扩散形成既定的杂质分布;
步骤8、沉积介质材料:在步骤3制作的每个P型区域内以及有源层顶面均沉积介质材料,其中,沉积在每个P型区域内的介质材料,形成为介质区域;介质区域与对应P型区域,共同构成复合场限环;沉积在有源层顶面的介质材料,形成为场介质层;
步骤9、刻蚀源漏接触孔:源漏接触孔包括源接触孔和漏金属孔;源接触孔刻蚀在场介质层的外缘,漏金属孔刻蚀在半导体漏区正上方的场介质层中;
步骤10、沉积源极金属、漏极金属和栅极金属:在源接触孔内沉积源极金属,在漏金属孔内沉积漏极金属,在半导体源区和漂移区之间的半导体阱区正上方的场介质层顶面沉积栅极金属;其中,栅极金属下方的场介质形成为栅介质层。
9.根据权利要求8所述的复合场限环圆形版图横向功率器件的制备方法,其特征在于:步骤2中的环形槽,采用干法刻蚀工艺进行刻蚀。
10.根据权利要求8所述的复合场限环圆形版图横向功率器件的制备方法,其特征在于:步骤2中环形槽的数量,根据漂移区宽度进行选择,且不少于2个;当漂移区宽度每增加4-5微米时,需增加1个环形槽。
CN202310969940.0A 2023-08-03 2023-08-03 一种复合场限环圆形版图横向功率器件及制备方法 Pending CN117038704A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310969940.0A CN117038704A (zh) 2023-08-03 2023-08-03 一种复合场限环圆形版图横向功率器件及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310969940.0A CN117038704A (zh) 2023-08-03 2023-08-03 一种复合场限环圆形版图横向功率器件及制备方法

Publications (1)

Publication Number Publication Date
CN117038704A true CN117038704A (zh) 2023-11-10

Family

ID=88629185

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310969940.0A Pending CN117038704A (zh) 2023-08-03 2023-08-03 一种复合场限环圆形版图横向功率器件及制备方法

Country Status (1)

Country Link
CN (1) CN117038704A (zh)

Similar Documents

Publication Publication Date Title
US9627520B2 (en) MOS transistor having a cell array edge zone arranged partially below and having an interface with a trench in an edge region of the cell array
US9466700B2 (en) Semiconductor device and method of fabricating same
US6103578A (en) Method for forming high breakdown semiconductor device
KR101099907B1 (ko) 금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로
US6730962B2 (en) Method of manufacturing and structure of semiconductor device with field oxide structure
CN112713184B (zh) 具有屏蔽栅的沟槽栅mosfet及其制造方法
US5342797A (en) Method for forming a vertical power MOSFET having doped oxide side wall spacers
US7608510B2 (en) Alignment of trench for MOS
US20080042172A1 (en) Semiconductor component having a space saving edge structure
WO2019154219A1 (zh) Igbt功率器件及其制造方法
US20210057557A1 (en) Igbt devices with 3d backside structures for field stop and reverse conduction
JP4490094B2 (ja) トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法
KR100762545B1 (ko) Lmosfet 및 그 제조 방법
US8748980B2 (en) U-shape RESURF MOSFET devices and associated methods of manufacturing
JP6249571B2 (ja) 適応電荷平衡mosfet技法
JP2000269487A (ja) 半導体装置及びその製造方法
CN111211168B (zh) 一种rc-igbt芯片及其制造方法
US6492679B1 (en) Method for manufacturing a high voltage MOSFET device with reduced on-resistance
US20210134989A1 (en) Semiconductor device and method of manufacturing thereof
CN116387154A (zh) 一种载流子存储沟槽型双极晶体管结构及其制造方法
KR20010102278A (ko) 게이트 항복을 방지한 실리콘 탄화물 횡형 금속 산화물반도체 전계 효과 트랜지스터
CN117038704A (zh) 一种复合场限环圆形版图横向功率器件及制备方法
CN113990942B (zh) 圆形对称结构的ldmos器件及其制备方法
US20240234495A1 (en) Gate trench power semiconductor devices having self-aligned trench shielding regions and related methods
EP4362068A1 (en) Transistor device and method of fabricating contacts to a semiconductor substrate

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination