CN117012792A - 图像传感器 - Google Patents

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CN117012792A CN202310456735.4A CN202310456735A CN117012792A CN 117012792 A CN117012792 A CN 117012792A CN 202310456735 A CN202310456735 A CN 202310456735A CN 117012792 A CN117012792 A CN 117012792A
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权炯根
金范锡
金智恩
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李允基
林夏珍
全宅洙
许在成
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Abstract

公开了一种图像传感器，包括：第一衬底，具有第一表面和与第一表面相对的第二表面，并且包括像素阵列区域和边缘区域；在第二表面上的抗反射结构；像素分离部分，在第一衬底中并将像素彼此分离；以及在抗反射结构上的微透镜阵列。该抗反射结构包括顺序堆叠的第一电介质层、钛氧化物层、第二电介质层和第三电介质层。第一电介质层、第二电介质层和第三电介质层包括彼此不同的材料。在边缘区域上，第三电介质层穿透第二电介质层和钛氧化物层以与第一电介质层接触。

Description

图像传感器
技术领域
本发明构思涉及图像传感器。
背景技术
图像传感器是将光学图像转换为电信号的半导体器件。图像传感器可分为电荷耦合器件(CCD)型和互补金属氧化物半导体(CMOS)型。CIS(CMOS图像传感器)是CMOS型图像传感器的简称。CIS可以包括多个二维排列的像素。每个像素包括光电二极管(PD)。光电二极管用于将入射光转换成电信号。
发明内容
本发明构思的一些示例实施方式提供了能够实现清晰图像的图像传感器。
本发明构思的目的不限于上述内容，本领域技术人员将从以下描述中清楚地理解上文未提及的其他目的。
根据本发明构思的一些示例实施方式，图像传感器可包括：第一衬底，具有第一表面和与第一表面相对的第二表面，第一衬底包括像素阵列区域和边缘区域；在第二表面上的抗反射结构；在第一衬底中的像素分离部分，该像素分离部分将像素彼此分离；和在抗反射结构上的微透镜阵列。抗反射结构可以包括顺序堆叠的第一电介质层、钛氧化物层、第二电介质层和第三电介质层。第一电介质层、第二电介质层和第三电介质层可以包括彼此不同的材料。在边缘区域上，第三电介质层可以穿透第二电介质层和钛氧化物层以与第一电介质层接触。
根据本发明构思的一些示例实施方式，图像传感器可包括：第一衬底，具有第一表面和与第一表面相对的第二表面，第一衬底包括像素阵列区域和边缘区域；在第二表面上的抗反射结构；在第一衬底上的像素分离部分，该像素分离部分将像素彼此分离；在抗反射结构上的滤色器；在滤色器上的微透镜阵列；在第一衬底的第一表面上的第一层间电介质层；在第一层间电介质层中的第一互连层；在第一层间电介质层下方的第二层间电介质层；在第二层间电介质层中的第二互连层；在第二层间电介质层下方的第二衬底；在边缘区域上在第一衬底的第二表面上的第一接触；以及在边缘区域上的第二接触，第二接触穿透第一衬底、第一层间电介质层和一部分第二层间电介质层，以与第二互连层接触。抗反射结构可以包括顺序堆叠的第一电介质层、钛氧化物层、第二电介质层和第三电介质层。第一电介质层、第二电介质层和第三电介质层可以包括彼此不同的材料。在第一接触和第二接触之间，第三电介质层可以穿透第二电介质层和钛氧化物层以与第一电介质层接触。
根据本发明构思的一些示例实施方式，图像传感器可包括：第一衬底，具有第一表面和与第一表面相对的第二表面，第一衬底包括像素阵列区域和边缘区域；在第二表面上的抗反射结构；在第一衬底中的像素分离部分，该像素分离部分将像素彼此分离；以及在抗反射结构上的微透镜阵列。抗反射结构可以包括顺序堆叠的第一电介质层、钛氧化物层、第二电介质层和第三电介质层。第一电介质层、第二电介质层和第三电介质层可以包括彼此不同的材料。凹槽可以在钛氧化物层和第二电介质层中在边缘区域上。第一电介质层可以在凹槽的底表面上暴露。第三电介质层可以共形地覆盖凹槽的侧表面和底表面。当在平面图中观察时，凹槽可以围绕像素阵列区域。
附图说明
图1示出了显示根据本发明构思的一些示例实施方式的图像传感器的框图。
图2示出了显示根据本发明构思的一些示例实施方式的图像传感器的有源像素传感器阵列的电路图。
图3示出了显示根据本发明构思的一些示例实施方式的图像传感器的平面图。
图4示出了沿图3的线A-A'截取的截面图。
图5示出了显示图3的图像传感器的局部平面图。
图6示出了设置在图3的通路区域上的通路阵列的平面图。
图7A示出了显示图4的P2部分的放大图。
图7B示出了显示图4的P1部分的放大图。
图8A至图8H示出了显示制造具有图4的截面的图像传感器的方法的截面图。
图9示出了沿图3的线A-A'截取的截面图。
图10示出了根据本发明构思的一些示例实施方式的图像传感器的截面图。
图11A示出了显示图10的P2部分的放大图。
图11B示出了显示图10的P1部分的放大图。
图12示出了显示根据本发明构思的一些示例实施方式的图像传感器的截面图。
具体实施方式
现将参考附图详细描述本发明构思的一些示例实施方式，以帮助清楚地解释本发明构思。
图1示出了根据本发明构思的一些示例实施方式的图像传感器的框图。
参考图1，图像传感器可包括有源像素传感器阵列1001、行解码器1002、行驱动器1003、列解码器1004、时序发生器1005、相关双采样器(CDS)1006、模数转换器(ADC)1007和输入/输出(I/O)缓冲器1008。
有源像素传感器阵列1001可包括多个二维排列的单位像素，每个单位像素配置为将光信号转换为电信号。有源像素传感器阵列1001可以由多个驱动信号驱动，诸如来自行驱动器1003的像素选择信号、复位信号和电荷转移信号。可以向相关双采样器1006提供转换后的电信号。
根据从行解码器1002获得的解码结果，行驱动器1003可向有源像素传感器阵列1001提供用于驱动若干单位像素的若干驱动信号。当单位像素以矩阵形状排列时，可以为各行提供驱动信号。
时序发生器1005可向行解码器1002和列解码器1004提供时序和控制信号。
相关双采样器1006可接收从有源像素传感器阵列1001产生的电信号，并可保持和采样接收的电信号。相关双采样器1006可以执行双采样操作以采样电信号的特定噪声电平和信号电平，然后可以输出对应于噪声电平和信号电平之间的差的差值电平。
模数转换器1007可将对应于从相关双采样器1006接收的差值电平的模拟信号转换为数字信号，然后输出转换后的数字信号。
输入/输出缓冲器1008可锁存数字信号，然后响应于从列解码器1004获得的解码结果，将锁存的数字信号顺序输出至图像信号处理单元(未显示)。
图2示出了显示根据本发明构思的一些示例实施方式的图像传感器的有源像素传感器阵列的电路图。
参考图1和图2，有源像素传感器阵列1001可包括多个单位像素PX，单位像素PX可排列成矩阵形状。每个单位像素UP可以包括转移晶体管TX。每个单位像素UP还可以包括逻辑晶体管RX、SX和DX。逻辑晶体管RX、SX和DX可以包括复位晶体管RX、选择晶体管SX和源极跟随器晶体管DX。传输晶体管TX可以包括传输栅电极TG。每个单位像素PX还可以包括光电转换元件PD和浮动扩散区FD。逻辑晶体管RX、SX和DX可以由多个单位像素UP共享。
光电转换元件PD可产生并积累与外部入射光量成比例的光电荷。光电转换元件PD可以包括光电二极管、光电晶体管、光电门、钉扎光电二极管或其组合。转移晶体管TX可以将光电转换元件PD中产生的电荷转移到浮动扩散区FD中。浮动扩散区FD可以累积和存储从光电转换元件PD产生和转移的电荷。源极跟随器晶体管DX可以由累积在浮动扩散区FD中的光电荷的量来控制。
复位晶体管RX可定期复位浮动扩散区FD中累积的电荷。复位晶体管RX可以具有连接到浮动扩散区FD的漏电极和连接到电源电压VDD的源电极。当复位晶体管RX导通时，可以向浮动扩散区FD供应连接到复位晶体管RX的源电极的电源电压VDD。因此，当复位晶体管RX导通时，累积在浮动扩散区FD中的电荷可以被耗尽，因此浮动扩散区FD可以被复位。
包括源极跟随器栅电极SF的源极跟随器晶体管DX可用作源极跟随器缓冲放大器。源极跟随器晶体管DX可以放大浮动扩散区FD的电势的变化，并且可以将放大的电势输出到输出线VOUT。
包括选择栅电极SEL的选择晶体管SX可选择要读取的单位像素P的每行。当选择晶体管SX导通时，电源电压VDD可以被施加到源极跟随器晶体管DX的漏极。
图3示出了根据本发明构思的一些示例实施方式的图像传感器的平面图。图4示出了沿着图3的线A-A'截取的截面图。图5示出了显示图3的图像传感器的局部平面图。图6示出了显示设置在图3的通路区域上的通路阵列的平面图。图7A示出了显示图4的P1部分的放大视图。图7B示出了显示图4的P2部分的放大视图。
参考图3和图4，根据本发明构思的一些示例实施方式的图像传感器500可具有第一子芯片CH1和第二子芯片CH2彼此接合的结构。第一子芯片CH1可以设置在第二子芯片CH2上。第一子芯片CH1可以包括第一衬底1。第一衬底1可以是例如单晶硅晶片、硅外延层衬底和/或绝缘体上硅(SOI)衬底。第一衬底1可以掺杂有具有第一导电类型的杂质。例如，第一导电类型可以是p型。第一衬底1可以具有彼此相对的前表面1a和后表面1b。在本说明书中，前表面1a可以被称为第一表面，后表面1b可以被称为第二表面。第一衬底1可以包括像素阵列区域APS、光学黑区域OB和边缘区域ER。
像素阵列区域APS和光学黑区域OB可以各自包括多个单位像素UP。光学黑区域OB可以围绕像素阵列区域APS。边缘区域ER可以围绕像素阵列区域APS和光学黑区域OB。边缘区域ER可以包括接触区域BR1、通路区域BR2和焊盘区域PR。通路区域BR2可以位于接触区域BR1和焊盘区域PR之间。焊盘区域PR可以位于边缘区域ER的最外面部分。在本说明书中，术语“通路”可以称为“接触”。或者，术语“接触”可以称为“通路”。
在像素阵列区域APS和光学黑区域OB上，第一衬底1可以在其中具有第一像素分离部分DTI1，其被设置为分离和/或限制单位像素UP。第一像素分离部分DTI1可以延伸到边缘区域ER的接触区域BR1。当在平面图中观察时，第一像素分离部分DTI1可以具有网状形状。
在边缘区域ER上，第一衬底1可以在其后表面1b上提供有背面接触BCA、背面通路BVS和背面导电焊盘PAD。参考图4和图6，当在平面图中观察时，第二像素分离部分DTI2可以围绕每个背面通路BVS。背面通路BVS可以包括第一背面通路BVS(1)和第二背面通路BVS(2)。一个或更多个列信号和行信号可以通过第一子芯片CH1和第二子芯片CH2之间的背面通路BVS传输。
第一像素分离部分DTI1和第二像素分离部分DTI2中的每个可位于深沟槽22中，深沟槽22形成为从第一衬底1的前表面1a向后表面1b延伸。第一像素分离部分DTI1和第二像素分离部分DTI2中的每个可以是前侧深沟槽隔离(FDTI)。第一像素分离部分DTI1和第二像素分离部分DTI2中的每个可以包括掩埋电介质图案12、分离电介质图案14和分离导电图案16。掩埋电介质图案12可以插设在分离导电图案16和第一层间电介质层IL1之间，这将在下面讨论。分离电介质图案14可以插设在分离导电图案16和第一衬底1之间以及掩埋电介质图案12和第一衬底1之间。
掩埋电介质图案12和分离电介质图案14可由折射率与第一衬底1的折射率不同的电介质材料形成。掩埋电介质图案12和分离电介质图案14可以包括例如硅氧化物。分离导电图案16可以与第一衬底1间隔开。分离导电图案16可以包括掺杂多晶硅层或掺杂硅锗层。例如，可以采用硼、磷和砷中的一种作为掺杂到多晶硅或硅锗层中的杂质。或者，分离导电图案16可以包括金属层。
如图4中所示，第一像素分离部分DTI1和第二像素分离部分DTI2中的每个可以具有在从第一衬底1的前表面1a朝向后表面1b的方向上减小的宽度。例如，第一像素分离部分DTI1和第二像素分离部分DTI2可以在前表面1a处比在后表面1b处具有更大的宽度，并且减小的宽度可以是线性的、弯曲的等。在本说明书中，术语“宽度”可以用术语“厚度”代替。第二像素分离部分DTI2可以被称为“衬底隔离部分”。
第一衬底1可在相应的单位像素UP上具有光电转换元件PD。光电转换元件PD可以掺杂有具有与第一导电类型相反的第二导电类型的杂质。第二导电类型可以是例如n型。掺杂在光电转换元件PD中的n型杂质和掺杂在其周围的第一衬底1中的p型杂质可以构成PN结以提供光电二极管。
第一衬底1可以在其中具有与前表面1a相邻的器件隔离部分STI。第一像素分离部分DTI1可以穿透器件隔离部分STI。在每个单位像素UP上，器件隔离部分STI可以限制与前表面1a相邻的有源部分(参见图5的ACT)。有源部分ACT可以被提供用于图2的晶体管TX、RX、DX和SX。
参考图4，在每个单位像素UP上，传输栅电极TG可设置在第一衬底1的前表面1a上。传输栅电极TG的一部分可以延伸到第一衬底1中。传输栅电极TG可以具有垂直型。或者，传输栅电极TG可以是平坦的平面型，而不延伸到第一衬底1中。栅极电介质层Gox可以插设在传输栅电极TG和第一衬底1之间。浮动扩散区FD可以设置在传输栅电极TG一侧的第一衬底1中。浮动扩散区FD可以掺杂有例如具有第二导电类型的杂质。
图像传感器500可以是背面照明图像传感器。第一衬底1可以接收通过第一衬底1的后表面1b入射的光。PN结可以从入射光产生电子-空穴对。这些产生的电子可以朝向光电转换元件PD移动。当向传输栅电极TG施加电压时，电子可以朝向浮动扩散区FD移动。
如图5中所示，在单位像素UP之一上，前表面1a可以在其上提供有与传输栅电极TG相邻的复位栅电极RG。在单位像素UP中的另一个上，前表面1a可以在其上提供有与传输栅电极TG相邻的源极跟随器栅极SF和选择栅电极SEL。栅电极TG、RG、SF和SEL可以分别对应于图2的晶体管TX、RX、DX和SX的栅电极。栅电极TG、RG、SF和SEL可以与有源部分ACT重叠。在一些示例实施方式中，复位晶体管RX、选择晶体管SX和源极跟随器晶体管DX可以由两个相邻的单位像素UP共享。
第一单位像素UP(1)和第二单位像素UP(2)可设置在第一衬底1的光学黑区域OB上。在第一单位像素UP(1)上，黑色光电转换元件PD'可以提供在第一衬底1中。在第二单位像素UP(2)上，虚设区域PD”可以提供在第一衬底1中。黑色光电转换元件PD'可以掺杂有例如具有不同于第一导电类型的第二导电类型的杂质。第二导电类型可以是例如n型。像素阵列区域APS可以包括多个单位像素UP。黑色光电转换元件PD'可以具有与光电转换元件PD相似的结构，但是可以不执行与光电转换元件PD的操作相同的操作(例如，将光转换成电信号)。虚设区域PD”可以不掺杂杂质。虚设区域PD”可以产生用作去除后续工艺噪声的信息的信号。
第一子芯片CH1可进一步包括设置在前表面1a上的第一层间电介质层IL1。第一层间电介质层IL1可以由包括从硅氧化物层、硅氮化物层、硅氮氧化物层和多孔低k电介质层中选择的至少一种的多层形成。第一层间电介质层IL1可以在其间或其中提供有第一布线15。浮动扩散区FD可以通过第一接触插塞17连接到第一布线15。在像素阵列区域APS上，第一接触插塞17可以穿透最靠近前表面1a的第一层间电介质层IL1中的一个(例如，最下面的一个)。
第二子芯片CH2可包括第二衬底SB2、设置在第二衬底SB2上的***晶体管PTR和覆盖***晶体管PTR的第二层间电介质层IL2。第二层间电介质层IL2可以在其中提供有第二布线217。第二子芯片CH2可以包括用于存储从第一子芯片CH1产生的电信号的电路。
参考图4、图7A和图7B，抗反射结构AL可设置在第一衬底1的后表面1b上。抗反射结构AL可以包括顺序堆叠的第一电介质层A1、钛氧化物层A2、第二电介质层A3和第三电介质层A4。第一电介质层A1、第二电介质层A3和第三电介质层A4可以包括彼此不同的材料。例如，第一电介质层A1可以包括铝氧化物，第二电介质层A3可以包括硅氧化物，第三电介质层A4可以包括铪氧化物。
在本说明书中，第一电介质层A1可称为“第一抗反射层”，钛氧化物层A2可称为“第二抗反射层”，第二电介质层A3可称为“第三抗反射层”，第三电介质层A4可称为“第四抗反射层”
第一衬底1可具有第一折射率n1，第一电介质层A1可具有第二折射率n2，钛氧化物层A2可具有第三折射率n3，第二电介质层A3可具有第四折射率n4。第二折射率n2和第三折射率n3的平均值(n2+n3)/2可以小于第一折射率n1并且大于第四折射率n4。例如，第一折射率n1的范围可以从大约4.0到大约4.4。第二折射率n2的范围可以从大约2.0到大约3.0。第三折射率n3的范围可以从大约2.2到大约2.8。第四折射率n4的范围可以从大约1.0到大约1.9。
如图7B中所示，第一电介质层A1可具有第一厚度T1，钛氧化物层A2可具有第二厚度T2，第二电介质层A3可具有第三厚度T3，第三电介质层A4可具有第四厚度T4。在一些示例实施方式中，厚度T1、T2、T3和T4可以彼此不同，并且在一些示例实施方式中，厚度T1、T2、T3和T4或其某个子集可以相同或相似，例如，所有厚度T1、T2、T3和T4，或者仅厚度T1和T4。在一些示例实施方式中，第二厚度T2可以小于第三厚度T3，并且大于第一厚度T1和第四厚度T4中的每个。
例如，第一厚度T1的范围可为约至约/>第二厚度T2的范围可以从约至约/>第三厚度T3的范围可以从约/>至约/>第四厚度T4的范围可以从约/>至约/>
如图7B中所示，折射率和/或厚度之间的关系可以使入射到随后描述的微透镜ML上的光L1发生折射，并穿过抗反射结构AL的多层结构，然后适当地入射到光电转换元件PD上。因此，图像传感器500可以具有增加的光接收效率和清晰的图像质量。
此外，在根据本发明构思的图像传感器500中，抗反射结构AL可包括钛氧化物层A2。钛氧化物层A2可以完全降低所有颜色的反射率，特别地，可以进一步降低蓝光的反射率。因此，蓝色像素的量子效率(QE)可以增加。
第一电介质层A1可用作负固定电荷层。因此，有可能减少暗电流和白点。
参考图3、图4和图7A，在边缘区域ER上，第三电介质层A4可穿透第二电介质层A3和钛氧化物层A2以与第一电介质层A1接触。第二电介质层A3和钛氧化物层A2可以具有形成在其中的凹槽GR。第三电介质层A4可以共形地覆盖凹槽GR的侧表面和底表面。当在如图3中所示的平面图中观察时，凹槽GR可以围绕像素阵列区域APS和光学黑区域OB。例如，凹槽GR可以部分地穿透抗反射结构AL，而沟槽46、60可以完全穿透抗反射结构AL。
参考图3和图4，在接触区域BR1上，背面接触BCA可设置在第一衬底1的后表面1b上。在通路区域BR2上，第一背面通路BVS(1)可以设置在第一衬底1的后表面1b上。在焊盘区域PR上，背面导电焊盘PAD和第二背面通路BVS(2)可以设置在第一衬底1的后表面1b上。几个第二背面通路BVS(2)可以形成一组，并且多个组可以设置在对应的背面导电焊盘PAD周围。外部信号可以通过背面导电焊盘PAD输入/输出。背面导电焊盘PAD可以成为外部信号的接口。
如图3中所示，凹槽GR可环绕背面接触BCA。凹槽GR可以不插设在背面接触BCA之间。凹槽GR可以围绕第一背面通路BVS(1)。凹槽GR可以围绕背面导电焊盘PAD。凹槽GR可以同时围绕第二背面通路BVS(2)，所述第二背面通路中的几个构成一组。凹槽GR的部分可以彼此连接。
第一背面通路BVS(1)的布置可进行各种改变，不限于图3中所示的布置。例如，如图6中所示，第一背面通路BVS(1)可以在通路区域BR2上构成背面通路阵列BVSA。第一背面通路BVS(1)可以布置为几列和几行。凹槽GR可以围绕第一背面通路BVS(1)。如图6中所示，一个第一背面通路BVS(1)和其相邻的第二像素分离部分DTI2之间的第一间隔DS1可以大于第二像素分离部分DTI2和其相邻的凹槽GR之间的第二间隔DS2。相邻的第二像素分离部分DTI2可以以第三间隔DS3彼此间隔开。第三间隔DS3可以大于第二间隔DS2并且小于第一间隔DS1。例如，第一间隔DS1的范围可以从约1.5μm至约2.5μm。第二间隔DS2的范围可以从约0.1μm至约0.5μm。第三间隔DS3的范围可以从约0.5μm至约1.5μm。
参考图4和图7A，背面接触BCA、第一背面通路BVS(1)、第二背面通路BVS(2)和背面导电焊盘PAD可穿透抗反射结构AL和第一衬底1的至少一部分。背面接触BCA可以设置在第一背面沟槽46中。背面接触BCA可以包括第一导电图案52a和第一金属图案54a。第一导电图案52a可以共形地覆盖第一背面沟槽46的侧表面和底表面。第一导电图案52a可以具有包括从钛层、钛氮化物层和钨层中选择的至少一种的单层或多层结构。第一金属图案54a可以包括例如铝。第一金属图案54a可以填充第一背面沟槽46。
背面接触BCA可与第一像素分离部分DTI1的分离导电图案16接触。可以通过背面接触BCA向第一像素分离部分DTI1的分离导电图案16施加负偏压。分离导电图案16可以用作公共偏压线。因此，可能存在于与第一像素分离部分DTI1接触的第一衬底1的表面中的空穴可以被捕获以减少暗电流。
第一背面通路BVS(1)可设置在相应的第一孔H1中。第一背面通路BVS(1)可以穿透抗反射结构AL、第一衬底1、第一层间电介质层IL1和一部分第二层间电介质层IL2。第一背面通路BVS(1)可以将第一布线15中的第一布线连接到第二布线217中的第二布线。第一背面通路BVS(1)可以共形地覆盖第一孔H1的内壁和底表面。第一背面通路BVS(1)可以包括与第一导电图案52a的材料和厚度相同的材料和厚度。第一背面通路BVS(1)可以具有包括从钛层、钛氮化物层和钨层中选择的至少一种的单层或多层结构。
一个第一背面通路BVS(1)可通过背面连接线52b之一电连接到背面接触BCA之一。背面连接线52b可以设置在抗反射结构AL上。背面连接线52b可以包括与第一导电图案52a的材料和厚度相同的材料和厚度。背面连接线52b可以具有包括从钛层、钛氮化物层和钨层中选择的至少一种的单层或多层结构。
背面导电焊盘可设置在第二背面沟槽60中。背面导电焊盘PAD可以包括第二导电图案52c和第二金属图案54b。第二导电图案52c可以共形地覆盖第二背面沟槽60的侧表面和底表面。第二导电图案52c可以包括与第一导电图案52a的材料和厚度相同的材料和厚度。第二导电图案52c可以具有包括从钛层、钛氮化物层和钨层中选择的至少一种的单层或多层结构。第二金属图案54b可以包括例如铝。第二金属图案54b可以填充第二背面沟槽60。
第二背面通路BVS(2)可设置在相应的第二孔H2中。第二背面通路BVS(2)可以穿透抗反射结构AL、第一衬底1、第一层间电介质层IL1和一部分第二层间电介质层IL2。第二背面通路BVS(2)可以连接到第二布线217中的第二布线。尽管未示出，但是第二背面通路BVS(2)可以连接到第一布线15中的第一布线。第二背面通路BVS(2)可以共形地覆盖第二孔H2的内壁和底表面。第二背面通路BVS(2)可以包括与第一导电图案52a的材料和厚度相同的材料和厚度。第二背面通路BVS(2)可以具有包括从钛层、钛氮化物层和钨层中选择的至少一种的单层或多层结构。第二背面通路BVS(2)之一可以通过背面连接线52b中的另一条电连接到背面导电焊盘PAD之一。
凹槽GR可包括第一至第五凹槽GR(1)至GR(5)。第一凹槽GR(1)可以插设在光学黑区域OB和接触区域BR1之间。第二凹槽GR(2)可以插设在背面接触BCA和第一背面通路BVS(1)之间。第三凹槽GR(3)可以插设在第一背面通路BVS(1)和背面导电焊盘PAD之间。第四凹槽GR(4)可以插设在背面导电焊盘PAD和第二背面通路BVS(2)之间。第五凹槽GR(5)可以与第二背面通路BVS(2)间隔开并设置在第二背面通路BVS(2)的一侧。
在第二凹槽GR(2)中，背面连接线52b之一可共形地覆盖第三电介质层A4的侧壁和底表面。在第四凹槽GR(4)中，背面连接线52b中的另一条可以共形地覆盖第三电介质层A4的侧壁和底表面。
凹槽GR可切割钛氧化物层A2。钛氧化物层A2可以具有比其他电介质层的电导率更大的电导率。当没有凹槽GR时，钛氧化物层A2可能导致在彼此相邻的背面接触BCA、背面通路BVS和背面导电焊盘PAD之间出现不期望的泄漏电流。因此，可能会导致图像传感器的操作错误或图像质量下降。相反，在本发明构思中，因为凹槽GR切割钛氧化物层A2，所以可以防止或减少在彼此相邻的背面接触BCA、背面通路BVS和背面导电焊盘PAD之间产生不期望的泄漏电流。因此，可以防止或减少图像传感器500的操作错误或图像质量下降。
在光学黑区域OB上，第一光学黑图案52p可设置在抗反射结构AL上。第一光学黑图案52p可以包括与第一导电图案52a的材料和厚度相同的材料和厚度。第一光学黑图案52p可以具有包括从钛层、钛氮化物层和钨层中选择的至少一种的单层或多层结构。
在像素阵列区域APS上，遮光栅格图案48a可设置在抗反射结构AL上。遮光栅格图案48a可以相应地在其上提供有低折射栅格图案50a。遮光栅格图案48a和低折射栅格图案50a可以与第一像素分离部分DTI1重叠，并且当在平面图中观察时可以具有栅格形状。遮光栅格图案48a可以包括例如从钛和钛氮化物中选择的至少一种。低折射栅格图案50a可以具有相同的厚度和相同的有机材料。低折射栅格图案50a可以具有比下面将讨论的滤色器CF1和CF2的折射率小的折射率。例如，低折射栅格图案50a可以具有等于或小于约1.3的折射率。遮光栅格图案48a和低折射栅格图案50a可以防止或减少相邻单位像素UP之间的串扰。
凹槽GR可以提供有并填充有低折射残留图案50r。第一低折射保护图案50b可以设置在第一孔H1中。第二低折射保护图案50c可以设置在第二孔H2中。低折射残留图案50r、第一低折射保护图案50b和第二低折射保护图案50c可以包括与低折射栅格图案50a的材料相同的材料。第一低折射保护图案50b和第二低折射保护图案50c可以在其顶表面上是凹的。
在像素阵列区域APS上，滤色器CF1和CF2可设置在低折射栅格图案50a之间。滤色器CF1和CF2中的每个可以具有蓝色、绿色和红色中的一种。或者，滤色器CF1和CF2可以包括不同的颜色，例如青色、品红色或黄色。在根据一些示例实施方式的图像传感器500中，滤色器CF1和CF2可以布置成拜耳图案。或者，滤色器CF1和CF2可以布置成2×2四图案、3×3九图案和4×4十六图案中的一种。
可在第一低折射保护图案50b和第二低折射保护图案50c的每个上设置覆盖图案CFR。覆盖图案CFR可以包括例如光致抗蚀剂材料。覆盖图案CFR可以防止或减少背面通路BVS的湿气吸收，并且可以解决背面通路BVS之间的台阶差异。
第二光学黑图案CFB可设置在第一衬底1的后表面1b上。第二光学黑图案CFB可以包括例如与蓝色滤色器的材料相同的材料。
在像素阵列区域APS上，微透镜ML可设置在滤色器CF1和CF2上。微透镜ML可以使它们的边缘彼此接触和连接。微透镜ML可以构成阵列。微透镜ML可以被称为“微透镜阵列”
在边缘区域ER上，透镜残留层MLR可设置在第二光学黑图案CFB上。透镜残留层MLR可以包括与微透镜ML的材料相同的材料。在焊盘区域PR上，透镜残留层MLR可以具有开口35，该开口35被形成为暴露背面导电焊盘PAD。
图8A至图8H示出了显示制造具有图4的截面的图像传感器的方法的截面图。
参考图8A，可制造第一子芯片CH1。可以在包括像素阵列区域APS和边缘区域ER的第一衬底1上执行离子注入工艺，从而形成光电转换元件PD和黑色光电转换元件PD'。边缘区域ER可以包括接触区域BR1、通路区域BR2和焊盘区域PR。器件隔离部分STI可以形成在第一衬底1的前表面1a上，从而限定有源区。器件隔离部分STI可以通过浅沟槽隔离工艺形成。可以蚀刻器件隔离部分STI和一部分第一衬底1以形成深沟槽22。深沟槽22可以限制像素阵列区域APS和光学黑区域OB上的单位像素。
分离电介质层可共形地形成在第一衬底1的前表面1a上，深沟槽22可填充有导电材料，然后可执行回蚀工艺以相应地在深沟槽22中形成分离导电图案16。之后，掩埋电介质图案12可以形成在分离导电图案16上，并且前表面1a上的分离电介质层可以被去除以暴露前表面1a。因此，可以同时形成第一像素分离部分DTI1和第二像素分离部分DTI2。
此后，可执行普通工艺以形成栅极电介质层Gox，传输栅电极TG、浮动扩散区FD、第一层间电介质层IL1、第一接触插塞17和第一布线线路15可形成在第一衬底1的前表面1a上。
仍参考图8A，可准备第二子芯片CH2，其具有参考图4讨论的结构。第一子芯片CH1可以被颠倒，以允许后表面1b面向上。第一子芯片CH1可以被放置为使得第一层间电介质层IL1与第二层间电介质层IL2接触，然后可以执行热压工艺以将第一子芯片CH1接合到第二子芯片CH2上。
参考图8B，可对图8A中所示的第一衬底1的后表面1b执行研磨工艺，因此第一衬底1的厚度可减小至期望的厚度。在该步骤中，可以暴露第一和像素分离部分DTI1和DTI2的分离导电图案16。第一电介质层A1、钛氧化物层A2和第二电介质层A3可以顺序堆叠在第一衬底1的后表面1b上。第一电介质层A1、钛氧化物层A2和第二电介质层A3可以各自通过原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)形成。如图7B中所示，第一电介质层A1可以由铝氧化物形成以具有第一厚度T1。如图7B中所示，第二电介质层A3可以由铝氧化物形成以具有第三厚度T3。如图7B中所示，钛氧化物层A2可以形成为具有第二厚度T2。
参考图8C，第二电介质层A3和钛氧化物层A2可被部分地且顺序地蚀刻，以形成暴露第一电介质层A1的凹槽GR。凹槽GR的位置和平面形状可以与参考图3至图7B讨论的相同或相似。
参考图8D，在形成凹槽GR的状态下，第三电介质层A4可共形地形成在第二电介质层A3上。第三电介质层A4可以通过原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)形成。第三电介质层A4可以由铪氧化物形成。如图7B中所示，第三电介质层A4可以形成为具有第四厚度T4。第三电介质层A4可以共形地覆盖凹槽GR的侧壁和底表面。因此，可以形成抗反射结构AL。
参考图8E，在边缘区域ER上，可部分蚀刻抗反射结构AL和第一衬底1，以形成第一背面沟槽46和第二背面沟槽60。当形成第一背面沟槽46时，第一像素分离部分DTI1可以被部分地蚀刻以暴露第一像素分离部分DTI1的分离导电图案16。在边缘区域ER上，抗反射结构AL、第一衬底1、第一层间电介质层IL1和第二层间电介质层IL2可以被部分地蚀刻以形成第一孔H1和第二孔H2。第一和第二背面沟槽46和60以及第一和第二孔H1和H2可以形成在凹槽GR之间。
参考图8F，导电层可共形地堆叠在第一衬底1的后表面1b上，导电层可被蚀刻以形成第一导电图案54a、第二导电图案52c、背面连接线52b、第一光学黑图案52p以及第一和第二背面通路BVS(1)和BVS(2)。当导电层被蚀刻时，第三电介质层A4可以用作蚀刻停止层。可以用牺牲层70填充第一孔H1和第二孔H2，可以形成掩模图案(未示出)以覆盖特定区域，然后可以执行电镀或沉积工艺以形成分别填充第一背面沟槽46和第二背面沟槽60的第一金属图案54a和第二金属图案54b。因此，可以形成背面接触BCA和背面导电焊盘PAD。
参考图8G，遮光层和低折射层可顺序且共形地堆叠在第一衬底1的后表面1b上，遮光层和低折射层可被蚀刻以形成遮光栅格图案48a和低折射栅格图案50a。当蚀刻遮光层和低折射层时，第三电介质层A4可以用作蚀刻停止层。
参考图8H，保护层56可共形地形成在第一衬底1的后表面1b上。可以执行普通工艺来形成滤色器CF1和CF2以及第二光学黑图案CFB。第二光学黑图案CFB可以在形成蓝色滤色器的同时形成。微透镜ML和透镜残留层MLR可以形成在滤色器CF1和CF2以及第二光学黑图案CFB上。随后，参考图4，在焊盘区域PR上，可以在透镜残留层MLR中形成开口35，暴露背面导电焊盘PAD。
图9是沿图3的线A-A'截取的截面图。
参考图9，根据一些示例实施方式的图像传感器501可以不包括图4的背面连接线52b。背面连接线52b可以不设置在凹槽GR中。背面接触BCA、第一背面通路BVS(1)、背面导电焊盘PAD和第二背面通路BVS(2)可以彼此电绝缘而不彼此电连接。凹槽GR可以设置在背面接触BCA、第一背面通路BVS(1)、背面导电焊盘PAD和第二背面通路BVS(2)之间。凹槽GR可以切割钛氧化物层A2，因此可以防止或减少背面接触BCA、第一背面通路BVS(1)、背面导电焊盘PAD和第二背面通路BVS(2)之间的泄漏电流或电短路。其他配置可以与参考图3至图7B讨论的那些配置相同或相似。
图10示出了显示根据本发明构思的一些示例实施方式的图像传感器的截面图。图11A示出了显示图10的P1部分的放大视图。图11B示出了显示图10的P2部分的放大视图。
参考图10、图11A和图11B，根据一些示例实施方式的图像传感器502可具有第一子芯片CH1和第二子芯片CH2彼此接合的结构。第一子芯片CH1可以设置在第二子芯片CH2上。第一子芯片CH1可以包括第一衬底1。
第一像素分离部分DTI1和第二像素分离部分DTI2中的每个可位于从第一衬底1的后表面1b朝向前表面1a形成的深沟槽22中。第一像素分离部分DTI1和第二像素分离部分DTI2中的每个可以是背面深沟槽隔离(BDTI)。抗反射结构AL的一部分可以***到深沟槽22中，以构成第一像素分离部分DTI1和第二像素分离部分DTI2。例如，第一像素分离部分DTI1和第二像素分离部分DTI2中的每个可以包括顺序覆盖深沟槽22的内壁的第一电介质图案A1P、钛氧化物图案A2P和第二电介质图案A3P。第二电介质图案A3P可以填充深沟槽22。第一电介质图案A1P可以由抗反射结构A1的第一电介质层A1的一部分形成。钛氧化物图案A2P可以由抗反射结构AL的钛氧化物层A2的一部分形成。第二电介质图案A3P可以由抗反射结构AL的第二电介质层A3的一部分形成。
第一电介质图案A1P、第二电介质图案A3P和第三电介质层A4可包括彼此不同的材料。例如，第一电介质层A1和第一电介质图案A1P可以包括铝，第二电介质层A3和第二电介质图案A3P可以包括硅氧化物，第三电介质层A4可以包括铪氧化物。
第一衬底1可具有第一折射率n1，第一电介质图案A1P可具有第二折射率n2，钛氧化物层A2可具有第三折射率n3，第二电介质图案A3P可具有第四折射率n4。第二折射率n2和第三折射率n3的平均值(n2+n3)/2可以小于第一折射率n1并且大于第四折射率n4。例如，第一折射率n1的范围可以从约4.0到约4.4。第二折射率n2的范围可以从约2.0到约3.0。第三折射率n3的范围可以从约2.2到约2.8。第四折射率n4的范围可以从约1.0到约1.9。
如图11B中所示，第一电介质层A1可具有第一厚度T1，钛氧化物层A2可具有第二厚度T2，第二电介质层A3可具有第三厚度T3，第三电介质层A4可具有第四厚度T4。在一些示例实施方式中，第二厚度T2可以小于第三厚度T3，并且大于第一厚度T1和第四厚度T4中的每个。
例如，第一厚度T1的范围可以从约至约/>第二厚度T2的范围可以从约至约/>第三厚度T3的范围可以从约/>至约/>第四厚度T4的范围可以从约/>至约/>
如图11B中所示，折射率和/或厚度之间的关系可允许入射在微透镜ML上的光L1被折射并穿透抗反射结构AL的多层结构，然后适当地入射在光电转换元件PD上。因此，图像传感器502可以具有增加的光接收效率和清晰的图像质量。
此外，在根据本发明构思的图像传感器502中，抗反射结构AL可包括钛氧化物层A2。钛氧化物层A2可以完全降低所有颜色的反射率，特别地，可以进一步降低蓝光的反射率。因此，可以增加蓝色像素的量子效率(QE)。
第一电介质图案A1P和第一电介质层A1可用作负固定电荷层。因此，能够减少暗电流和白点。
根据一些示例实施方式，图像传感器502可不包括背面接触BCA。在边缘区域ER上，背面通路BVS和背面导电焊盘PAD可以设置在第一衬底1的后表面1b上。如图6中所示，当在平面图中观察时，第二像素分离部分DTI2可以围绕每个背面通路BVS。背面通路BVS可以包括第一背面通路BVS(1)和第二背面通路BVS(2)。其他配置可以与参考图3至图7B讨论的那些配置相同或相似。
图12示出了显示根据本发明构思的一些示例实施方式的图像传感器的截面图。
参考图12，根据一些示例实施方式的图像传感器503可具有第一至第三子芯片CH1至CH3顺序堆叠的结构。第一子芯片CH1可以具有例如图像感测功能。
第一子芯片CH1可包括在第一衬底1的前表面1a上的传输栅电极TG和覆盖传输栅电极TG的第一层间电介质层IL1。限定有源部分的第一器件隔离部分STI1可以提供在第一衬底1中。第一子芯片CH1可以既不包括背面接触BCA也不包括背面通路BVS。第一子芯片CH1可以进一步包括内部连接接触17a。在边缘区域ER上，至少一个内部连接接触17a可以穿透第一像素分离部分DTI1的掩埋电介质图案12，以将第一布线15之一连接到第一像素分离部分DTI1的分离导电图案16，从而向分离导电图案16施加负偏压。内部连接接触17a中的至少另一个可以穿透背面导电焊盘PAD下方的第二像素分离部分DTI2的掩埋电介质图案12，以将第一布线15之一连接到第二像素分离部分DTI2的分离导电图案16。第一导电焊盘CP1可以设置在最下面的第一层间电介质层IL1中。第一导电焊盘CP1可以包括铜。
第二子芯片CH2可包括第二衬底SB2、设置在第二衬底SB2上的选择栅电极SEL、源极跟随器栅电极SF和复位栅电极(未示出)、以及覆盖选择栅电极SEL、源极跟随器栅电极SF和复位栅电极的第二层间电介质层IL2。第二衬底SB2可以在其中提供有限定有源部分的第二器件隔离部分STI2。第二层间电介质层IL2可以在其中提供有第二接触215和第二布线217。第二导电焊盘CP2可以设置在最上面的第二层间电介质层IL2中。第二导电焊盘CP2可以包括铜。第二导电焊盘CP2可以与第一导电焊盘CP1接触。源极跟随器栅电极SF可以相应地连接到第一子芯片CH1的浮动扩散区FD。
第三子芯片CH3可包括第三衬底SB3、设置在第三衬底SB3上的***晶体管PTR和覆盖***晶体管PTR的第三层间电介质层IL3。第三衬底SB3可以在其中提供有限定有源部分的第三器件隔离部分STI3。第三层间电介质层IL3可以在其中提供有第三接触317和第三布线315。最上面的第三层间电介质层IL3可以与第二衬底SB2接触。贯通电极TSV可以穿透第二层间电介质层IL2、第二器件隔离部分STI2、第二衬底SB2和第三层间电介质层IL3，从而将第二布线217之一连接到第三布线315之一。贯通电极TSV的侧壁可以被通路电介质层TVL围绕。第三子芯片CH3可以包括用于驱动第一子芯片CH1和第二子芯片CH2中的一个或两个或者用于存储从第一子芯片CH1和第二子芯片CH2中的一个或两个产生的电信号的电路。
在本发明构思的图像传感器中，抗反射结构可包括钛氧化物层。钛氧化物层可以完全降低所有颜色的反射率，尤其可以进一步降低蓝光的反射率。因此，可以增加彩色像素，特别是蓝色像素的量子效率(QE)。
在本发明构思的图像传感器中，在边缘区域上，抗反射结构的凹槽可形成于背面接触、背面通路和背面导电焊盘之间，且凹槽可切割钛氧化物层。因此，可以减少或防止因彼此相邻的背面接触、背面通路和背面导电焊盘之间的钛氧化物层导致的泄漏电流的产生。结果，可以防止或减少操作错误并实现图像传感器的清晰图像。
当术语“约”或“基本上”在本说明书中与数值一起使用时，意指相关数值包括所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“通常”和“基本上”与几何形状结合使用时，意味着不需要几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是否被修改为“约”或“基本上”，应该理解的是，这些数值和形状应该被解释为包括所述数值或形状周围的制造或操作公差(例如，±10％)。
图像传感器(或其他电路，例如，行驱动器1003、行解码器1002、时序发生器1005、输入/输出缓冲器1008、列解码器1004、CDS 1006、ADC 1007)可包括：硬件，包括逻辑电路；硬件/软件组合，诸如执行软件的处理器；或者其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上***(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
虽然已结合附图中所示的本发明构思的一些示例实施方式对本发明构思进行了描述，但本领域技术人员应理解，在不脱离本发明构思的技术精神和基本特征的情况下，可进行各种变更和修改。对于本领域技术人员来说明显的是，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。图3至12的实施方式可以彼此组合。
该美国非临时申请要求2022年5月3日在韩国知识产权局提交的第10-2022-0055033号韩国专利申请和2022年8月1日在韩国知识产权局提交的第10-2022-0095589号韩国专利申请的优先权，其公开内容通过引用整体并入本文。

Claims (20)

1.一种图像传感器，包括：
第一衬底，具有第一表面和与所述第一表面相对的第二表面，所述第一衬底包括像素阵列区域和边缘区域；
在所述第二表面上的抗反射结构；
在所述第一衬底中的像素分离部分，所述像素分离部分将像素彼此分离；以及
在所述抗反射结构上的微透镜阵列，所述抗反射结构包括顺序堆叠的第一电介质层、钛氧化物层、第二电介质层和第三电介质层，所述第一电介质层、所述第二电介质层和所述第三电介质层包括彼此不同的材料，并且所述第三电介质层在所述边缘区域上穿透所述第二电介质层和所述钛氧化物层以与所述第一电介质层接触。
2.根据权利要求1所述的图像传感器，其中
所述第一电介质层包括铝氧化物，
所述第二电介质层包括硅氧化物，以及
所述第三电介质层包括铪氧化物。
3.根据权利要求1所述的图像传感器，其中
所述第一衬底具有第一折射率，
所述第一电介质层具有第二折射率，
所述钛氧化物层具有第三折射率，
所述第二电介质层具有第四折射率，以及
所述第二折射率和所述第三折射率的平均值小于所述第一折射率并且大于所述第四折射率。
4.根据权利要求1所述的图像传感器，还包括在所述边缘区域上在所述第一衬底的所述第二表面上的第一接触和第二接触，以及
其中
所述像素分离部分延伸到所述边缘区域，
所述第一接触穿透所述第一衬底的一部分以与所述像素分离部分接触，以及
在所述第一接触和所述第二接触之间，所述第三电介质层穿透所述第二电介质层和所述钛氧化物层以与所述第一电介质层接触。
5.根据权利要求4所述的图像传感器，其中
所述像素分离部分包括分离导电图案和在所述分离导电图案与所述第一衬底之间的分离电介质图案，并且
所述第一接触与所述分离导电图案接触。
6.根据权利要求4所述的图像传感器，还包括：
在所述第一衬底的所述第一表面上的第一层间电介质层；
在所述第一层间电介质层中的第一互连层；
在所述第一层间电介质层下方的第二层间电介质层；
在所述第二层间电介质层中的第二互连层；以及
在所述第二层间电介质层下方的第二衬底，
其中所述第二接触穿透所述第一衬底、所述第一层间电介质层和一部分所述第二层间电介质层，以与所述第二互连层接触。
7.根据权利要求4所述的图像传感器，其中
在所述边缘区域上，凹槽在所述钛氧化物层和所述第二电介质层中，
所述第一电介质层在所述凹槽的底表面上暴露，
所述第三电介质层共形地覆盖所述凹槽的侧表面和所述底表面，以及
所述图像传感器还包括将所述第一接触连接到所述第二接触的导电线，所述导电线覆盖所述凹槽的所述侧表面和所述底表面。
8.根据权利要求4所述的图像传感器，其中
在所述边缘区域上，凹槽在所述钛氧化物层和所述第二电介质层中，
所述第一电介质层在所述凹槽的底表面上暴露，
所述第三电介质层共形地覆盖所述凹槽的侧表面和所述底表面，以及
当在平面图中观察时，所述凹槽围绕所述第二接触。
9.根据权利要求8所述的图像传感器，还包括衬底隔离部分，所述衬底隔离部分在所述第二接触和所述凹槽之间围绕所述第二接触，并且在所述边缘区域上与所述第二接触间隔开，
其中所述第二接触和所述衬底隔离部分之间的第一间隔大于所述衬底隔离部分和所述凹槽之间的第二间隔。
10.根据权利要求1所述的图像传感器，其中
在所述边缘区域上，凹槽在所述钛氧化物层和所述第二电介质层中，
所述第一电介质层在所述凹槽的底表面上暴露，
所述第三电介质层共形地覆盖所述凹槽的侧表面和所述底表面，以及
所述图像传感器还包括
在所述第一衬底的所述像素阵列区域和所述抗反射结构上的低折射栅格图案；以及
填充所述凹槽的低折射残留图案。
11.根据权利要求1所述的图像传感器，还包括：
在所述第一衬底的所述第一表面上的第一层间电介质层；
在所述第一层间电介质层中的第一互连层；
在所述第一层间电介质层下方的第二层间电介质层；
在所述第二层间电介质层中的第二互连层；
在所述第二层间电介质层下方的第二衬底；
在所述边缘区域上和在所述第一衬底的所述第二表面上的导电焊盘；以及
在所述边缘区域上的通路，所述通路穿透所述第一衬底、所述第一层间电介质层和一部分所述第二层间电介质层，以与所述第二互连层接触，
其中，在所述边缘区域上在所述导电焊盘和所述通路之间，所述第三电介质层穿透所述第二电介质层和所述钛氧化物层，以与所述第一电介质层接触。
12.根据权利要求1所述的图像传感器，其中
所述像素分离部分在从所述第二表面朝向所述第一表面延伸的深沟槽中，并且
所述抗反射结构的一部分被***到所述深沟槽中以构成所述像素分离部分。
13.根据权利要求11所述的图像传感器，其中
所述第一电介质层具有第一厚度，
所述钛氧化物层具有第二厚度，
所述第二电介质层具有第三厚度，
所述第三电介质层具有第四厚度，以及
所述第二厚度小于所述第三厚度，并且大于所述第一厚度和所述第四厚度中的每个。
14.根据权利要求1所述的图像传感器，其中
在所述边缘区域上，凹槽在所述钛氧化物层和所述第二电介质层中，
所述第一电介质层在所述凹槽的底表面上暴露，
所述第三电介质层共形地覆盖所述凹槽的侧表面和所述底表面，以及
当在平面图中观察时，所述凹槽围绕所述像素阵列区域。
15.一种图像传感器，包括：
第一衬底，具有第一表面和与所述第一表面相对的第二表面，所述第一衬底包括像素阵列区域和边缘区域；
在所述第二表面上的抗反射结构；
在所述第一衬底上的像素分离部分，所述像素分离部分将像素彼此分离；
在所述抗反射结构上的滤色器；
在所述滤色器上的微透镜阵列；
在所述第一衬底的所述第一表面上的第一层间电介质层；
在所述第一层间电介质层中的第一互连层；
在所述第一层间电介质层下方的第二层间电介质层；
在所述第二层间电介质层中的第二互连层；
在所述第二层间电介质层下方的第二衬底；
在所述边缘区域上在所述第一衬底的所述第二表面上的第一接触；以及
在所述边缘区域上的第二接触，所述第二接触穿透所述第一衬底、所述第一层间电介质层和一部分所述第二层间电介质层，以与所述第二互连层接触，
所述抗反射结构包括顺序堆叠的第一电介质层、钛氧化物层、第二电介质层和第三电介质层，所述第一电介质层、所述第二电介质层和所述第三电介质层包括彼此不同的材料，并且在所述第一接触和所述第二接触之间，所述第三电介质层穿透所述第二电介质层和所述钛氧化物层以与所述第一电介质层接触。
16.根据权利要求15所述的图像传感器，其中
所述第一衬底具有第一折射率，
所述第一电介质层具有第二折射率，
所述钛氧化物层具有第三折射率，
所述第二电介质层具有第四折射率，以及
所述第二折射率和所述第三折射率的平均值小于所述第一折射率并且大于所述第四折射率。
17.根据权利要求15所述的图像传感器，其中
所述像素分离部分包括分离导电图案和在所述分离导电图案与所述第一衬底之间的分离电介质图案，并且
所述第一接触与所述分离导电图案接触。
18.一种图像传感器，包括：
第一衬底，具有第一表面和与所述第一表面相对的第二表面，所述第一衬底包括像素阵列区域和边缘区域；
在所述第二表面上的抗反射结构；
在所述第一衬底中的像素分离部分，所述像素分离部分将像素彼此分离；以及
在所述抗反射结构上的微透镜阵列，
所述抗反射结构包括顺序堆叠的第一电介质层、钛氧化物层、第二电介质层和第三电介质层，所述第一电介质层、所述第二电介质层和所述第三电介质层包括彼此不同的材料，
在所述钛氧化物层和所述第二电介质层中在所述边缘区域上的凹槽，所述第一电介质层在所述凹槽的底表面上暴露，所述第三电介质层共形地覆盖所述凹槽的侧表面和所述底表面，并且当在平面图中观察时，所述凹槽围绕所述像素阵列区域。
19.根据权利要求18所述的图像传感器，其中
所述第一电介质层具有第一厚度，
所述钛氧化物层具有第二厚度，
所述第二电介质层具有第三厚度，
所述第三电介质层具有第四厚度，以及
所述第二厚度小于所述第三厚度并且大于所述第一厚度和所述第四厚度。
20.根据权利要求18所述的图像传感器，还包括：
在所述第一衬底的所述第一表面上的第一层间电介质层；
在所述第一层间电介质层中的第一互连层；
在所述第一层间电介质层下方的第二层间电介质层；
在所述第二层间电介质层中的第二互连层；
在所述第二层间电介质层下方的第二衬底；
在所述边缘区域上在所述第一衬底的所述第二表面上的第一接触；以及
在所述边缘区域上的第二接触，所述第二接触穿透所述第一衬底、所述第一层间电介质层和一部分所述第二层间电介质层，以与所述第二互连层接触，
其中所述像素分离部分包括分离导电图案和在所述分离导电图案与所述第一衬底之间的分离电介质图案，
其中所述凹槽在所述第一接触和所述第二接触之间，以及
其中所述第一接触与所述分离导电图案接触。
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