CN116961645A - 时钟电路 - Google Patents

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张�林
赵一鸣
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种时钟电路，包括：第一数字锁相环、第二数字锁相环、第一参考时钟产生模块、***时钟产生模块以及补偿模块。第一参考时钟产生模块产生输送至第一鉴频鉴相器的第一参考时钟信号；***时钟产生模块产生输送至第一数控振荡器和第二数控振荡器的***时钟信号；补偿模块基于第一参考时钟信号与第一分频器产生的第一分频信号之间的时间信息补偿第二分频器的分频比。根据本发明的时钟电路，通过补偿模块对第一参考时钟信号与第一分频器产生的第一分频信号的时间信息进行数据处理产生误差信息以对数字锁相环内的分频比或数控振荡器的频率控制字进行补偿，可以等效消除***时钟信号由于温度变化导致的频率漂移，从而使输出信号的频率保持稳定。

Description

时钟电路
技术领域
本发明是关于集成电路领域，特别是关于一种时钟电路。
背景技术
在通信***中，常常需要一块时钟芯片用来产生同步的高性能时钟，在时钟芯片的设计中，通常采用锁相环技术来实现。近些年随着集成电路工艺的发展以及对时钟芯片越来越多的功能需求，锁相环技术渐渐从传统的模拟锁相环(APLL)过度到设计更加灵活的数字锁相环(DPLL)。
图1示出了一种数字锁相环(DPLL)的架构图，System Clock为芯片上产生高频***时钟的***时钟模块，它可以产生一个高频、高性能的***时钟，高频***时钟的参考信号源可以通过外接晶体(XTAL)或晶体振荡器(XO)来实现，参考时钟模块REF为数字锁相环的参考时钟源，通常是通信***中的低频时钟源，也可以是其他晶体振荡器，PFD为鉴频鉴相器，DLPF为数字环路滤波器，DCO为数控振荡器，DIV为分频器。在本设计中，数控振荡器通过接收数字环路滤波器产生的频率控制字(FCW)，将***时钟模块产生的高频***时钟转换成相应频率的输出信号(OUT)，由于反馈环路的存在，在稳定状态下，输出信号的频率和参考时钟源的频率成倍数关系。
如果高频***时钟的参考信号源由于温度、老化等外界因素导致频率发生了漂移，高频***时钟的频率也会随之发生变化，DPLL环路需要重新锁定来调整FCW，使输出信号的频率和参考时钟源REF的频率继续保持原来的倍数关系。但是在环路重新达到稳定状态之前，输出信号的频率可能会有不稳定的问题，所以，为了保证输出信号的频率始终稳定，就需要进行频率补偿。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种时钟电路，其能够保证输出信号的频率始终稳定。
为实现上述目的，本发明的实施例提供了一种时钟电路，包括：第一数字锁相环、第二数字锁相环、第一参考时钟产生模块、***时钟产生模块以及补偿模块。
第一数字锁相环包括依次相连的第一鉴频鉴相器、第一数字环路滤波器、第一数控振荡器和第一分频器；第二数字锁相环包括依次相连的第二鉴频鉴相器、第二数字环路滤波器、第二数控振荡器和第二分频器；第一参考时钟产生模块用于产生输送至第一鉴频鉴相器的第一参考时钟信号；***时钟产生模块用于产生输送至第一数控振荡器和第二数控振荡器的***时钟信号；补偿模块用于基于第一参考时钟信号与第一分频器产生的第一分频信号之间的时间信息补偿第二分频器的分频比或者同时补偿第一分频器和第二分频器的分频比或者补偿第二数控振荡器的频率控制字或者同时补偿第一数控振荡器和第二数控振荡器的频率控制字。
在本发明的一个或多个实施例中，所述第一参考时钟产生模块包括温度补偿晶体振荡器或者恒温晶体振荡器。
在本发明的一个或多个实施例中，所述***时钟产生模块包括产生***时钟信号的***时钟模块以及与***时钟模块相连的时钟源。
在本发明的一个或多个实施例中，所述时钟源包括晶体谐振器或者晶体振荡器。
在本发明的一个或多个实施例中，所述补偿模块包括选择器、时间数字转换器和处理模块，所述选择器的第一输入端与第一参考时钟产生模块的输出端相连，所述选择器的第二输入端与第一分频器的输出端相连，所述选择器的第三输入端与第二参考时钟产生模块的输出端相连，所述选择器的第四输入端与第二分频器的输出端相连，所述时间数字转换器的输入端与选择器的输出端相连，所述处理模块的输入端与时间数字转换器的输出端相连，所述处理模块的输出端与第二分频器相连或者同时与第一分频器和第二分频器相连。
在本发明的一个或多个实施例中，所述处理模块包括片外软件处理模块或片内处理模块。
在本发明的一个或多个实施例中，所述第二数字锁相环设置有多个。
在本发明的一个或多个实施例中，所述时钟电路还包括：
第二参考时钟产生模块，用于产生输送至第二鉴频鉴相器的第二参考时钟信号；所述补偿模块用于基于第一参考时钟信号、第二参考时钟信号、第一分频器产生的第一分频信号以及第二分频器产生的第二分频信号之间的时间信息补偿第二分频器的分频比或者同时补偿第一分频器和第二分频器的分频比或者补偿第二数控振荡器的频率控制字或者同时补偿第一数控振荡器和第二数控振荡器的频率控制字。
在本发明的一个或多个实施例中，所述补偿模块还包括第二加法器，所述第二加法器的第一端与第二数字环路滤波器的输出端相连，所述第二加法器的第二端与处理模块的输出端相连，所述第二加法器的输出端与第二数控振荡器的输入端相连。
在本发明的一个或多个实施例中，所述补偿模块还包括第一加法器和第二加法器，所述第一加法器的第一端与第一数字环路滤波器的输出端相连，所述第一加法器的第二端与处理模块的输出端相连，所述第一加法器的输出端与第一数控振荡器的输入端相连，所述第二加法器的第一端与第二数字环路滤波器的输出端相连，所述第二加法器的第二端与处理模块的输出端相连，所述第二加法器的输出端与第二数控振荡器的输入端相连。
与现有技术相比，根据本发明实施例的时钟电路，通过补偿模块对第一参考时钟信号与第一分频器产生的第一分频信号的时间信息进行数据处理产生误差信息，通过误差信息对数字锁相环环路内的分频器的分频比或数控振荡器的频率控制字进行补偿，可以等效消除***时钟产生模块产生的***时钟信号由于温度变化导致的频率漂移，从而使数字锁相环的输出信号的频率保持稳定。
附图说明
图1是根据现有技术的时钟电路的电路原理图。
图2是根据本发明实施例一的时钟电路的电路原理图。
图3是根据本发明实施例二的时钟电路的电路原理图。
具体实施方式
下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
说明书中的“耦接”或“连接”或“相连”既包含直接连接，也包含间接连接。间接连接为通过中间媒介进行的连接，如通过电传导媒介进行的连接，其可具有寄生电感或寄生电容；间接连接还可包括在实现相同或相似功能目的的基础上通过其他有源器件或无源器件的连接，如通过开关、跟随电路等电路或部件的连接。另外，在本发明中，例如“第一”、“第二”之类的词语主要用于区分一个技术特征与另一个技术特征，而并不一定要求或暗示这些技术特征之间存在某种实际的关系、数量或者顺序。
实施例1
如图2所示，一种时钟电路，包括：第一数字锁相环10、第二数字锁相环20、第一参考时钟产生模块30、第二参考时钟产生模块40、***时钟产生模块50以及补偿模块60。第二数字锁相环20的数量根据需要可以是一个或者扩展到两个以上。
其中，第一数字锁相环10包括依次相连成环路的第一鉴频鉴相器PFD1、第一数字环路滤波器DLPF1、第一数控振荡器DCO1和第一分频器DIV1。
第二数字锁相环20包括依次相连成环路的第二鉴频鉴相器PFD2、第二数字环路滤波器DLPF2、第二数控振荡器DCO2和第二分频器DIV2。
第一参考时钟产生模块30用于产生输送至第一鉴频鉴相器PFD1的第一参考时钟信号REF1。第一参考时钟产生模块30包括温度补偿晶体振荡器TCXO或者恒温晶体振荡器OCXO。
第二参考时钟产生模块40用于产生输送至第二鉴频鉴相器PFD2的第二参考时钟信号REF2。第二参考时钟产生模块40产生的是低频的第二参考时钟信号REF2。
***时钟产生模块50用于产生输送至第一数控振荡器DCO1和第二数控振荡器DCO2的***时钟信号，即第一数控振荡器DCO1和第二数控振荡器DCO2共用同一个***时钟产生模块50。
具体的，***时钟产生模块50包括产生***时钟信号的***时钟模块Systemclock以及与***时钟模块System clock相连的时钟源XTAL。时钟源XTAL包括晶体谐振器或者晶体振荡器。
补偿模块60用于基于第一参考时钟信号REF1与第一分频器DIV1产生的第一分频信号FB1的时间信息(时间信息包括频率信息和相位信息)补偿第二分频器DIV2的分频比或者同时补偿第一分频器DIV1和第二分频器DIV2的分频比。
补偿模块60包括选择器MUX、时间数字转换器Monitor TDC和处理模块61。
选择器MUX的第一输入端与第一参考时钟产生模块30的输出端相连，选择器MUX的第二输入端与第一分频器DIV1的输出端相连，选择器MUX的第三输入端与第二参考时钟产生模块40的输出端相连，选择器MUX的第四输入端与第二分频器DIV2的输出端相连。
时间数字转换器Monitor TDC的输入端与选择器MUX的输出端相连，处理模块61的输入端与时间数字转换器Monitor TDC的输出端相连，处理模块61的输出端与第二分频器DIV2相连或者同时与第一分频器DIV1和第二分频器DIV2相连。一实施例中，处理模块61包括片外软件处理模块Software。
选择器MUX用来轮流选择第一参考时钟信号REF1、第二参考时钟信号REF2、第一分频信号FB1和第二分频信号FB2作为监测时间的时间数字转换器Monitor TDC的输入信号，时间数字转换器Monitor TDC可以测量出每个信号的时间信息(时间信息包括频率信息和相位信息)，并可以将其送到片外软件处理模块Software中并通过软件做处理，片外软件处理模块Software对时间信息进行数据处理后可以得到分频比的误差信息，该误差信息可以补偿分频器的分频比，即可以等效补偿***时钟产生模块50产生的***时钟信号由于温度变化引起的频率变化。
一实施例中，在输出信号OUT2的频率随温度发生变化的情况下，补偿模块60基于第一参考时钟信号REF1、第二参考时钟信号REF2、第一分频器DIV1产生的第一分频信号FB1以及第二分频器DIV2产生的第二分频信号FB2之间的时间信息产生分频比误差信号，补偿第二分频器DIV2的分频比或者同时补偿第一分频器DIV1和第二分频器DIV2的分频比。具体为，片外软件处理模块Software对第一参考时钟信号REF1和第一分频信号FB1的时间信息进行处理得到两者的相位差信号，同时对第一参考时钟信号REF1和第二参考时钟信号REF2的时间信息进行处理得到两者的相位差信号，最后根据两个相位差信号产生分频比的误差信息，该误差信息可以单独补偿第二分频器DIV2的分频比，也可以同时补偿第一分频器DIV1和第二分频器DIV2的分频比。
假设时钟源XTAL受温度影响，使高频的***时钟信号的频率升高，在环路完成使得第二数控振荡器DCO2的第二频率控制字FCW2和第一数控振荡器DCO1的第一频率控制字FCW1更新之前，输出信号OUT2的频率和输出信号OUT1的频率也会升高，直到环路重新恢复稳定状态。
利用时间数字转换器Monitor TDC可以分别测出第一参考时钟信号REF1的时间信息Tref1、第二参考时钟信号REF2的时间信息Tref2、第一分频信号FB1的时间信息Tfb1和第二分频信号FB2的时间信息Tfb2，因为温度补偿晶体振荡器TCXO或者恒温晶体振荡器OCXO产生的第一参考时钟信号REF1的频率几乎不随温度变化，所以可以认为时间信息Tref1近似是一个准确的时间，以时间信息Tref1作为基准，片外软件处理模块Software获取其他信号的时间信息后可以计算处理并得到用于补偿第二分频器DIV2的分频比的误差信息，该误差信息叠加到第二分频器DIV2的分频比控制字中，从而使该第二分频器DIV2产生一个新的分频比，补偿第二分频信号FB2产生的频率和相位变化，使第二数字锁相环20依然处于一个相对稳定的状态，输出信号OUT2的频率基本不会受高频***时钟频率升高的影响。同理，第一分频器DIV1的分频比也可以被补偿。误差信息处理是通过片外软件处理模块Software在片外采用软件进行处理的，进而节约了片内的硬件开销，降低了整个芯片的功耗。
当时钟电路中包含更多数字锁相环时，时间数字转换器Monitor TDC可以以ping-pong模式工作，交替输出不同数字锁相环的信号的时间信息，片外软件处理模块Software收到信息后可以轮询调整不同分频器的分频比。
在其他实施例中，处理模块61可以采用片内处理模块Processor，相较于片外软件处理模块Software，采用片内处理模块Processor可以省去芯片内和芯片外之间相互传输数据的过程，节约时间。
本发明还公开了一种芯片，包括上述的时钟电路。
实施例2
如图3所示，可以单独补偿第二数控振荡器DCO2的第二频率控制字FCW2，或者同时补偿第一数控振荡器DCO1的第一频率控制字FCW1和第二数控振荡器DCO2的第二频率控制字FCW2。
一实施例中，若需同时补偿第一数控振荡器DCO1的第一频率控制字FCW1和第二数控振荡器DCO2的第二频率控制字FCW2，则补偿模块60还包括第一加法器62和第二加法器63。第一加法器62的第一端与第一数字环路滤波器DLPF1的输出端相连，第一加法器62的第二端与处理模块61的输出端相连，第一加法器62的输出端与第一数控振荡器DCO1的输入端相连，第二加法器63的第一端与第二数字环路滤波器DLPF2的输出端相连，第二加法器63的第二端与处理模块61的输出端相连，第二加法器63的输出端与第二数控振荡器DCO2的输入端相连。
若需单独补偿第二数控振荡器DCO2的第二频率控制字FCW2，则补偿模块60包括第二加法器63，第二加法器63的第一端与第二数字环路滤波器DLPF2的输出端相连，第二加法器63的第二端与处理模块61的输出端相连，第二加法器63的输出端与第二数控振荡器DCO2的输入端相连。
处理模块61可以选择片内处理模块Processor或者片外软件处理模块Software。
在输出信号OUT2的频率随温度发生变化的情况下，处理模块61基于第一参考时钟信号REF1的时间信息Tref1、第一分频信号FB1的时间信息Tfb1、第二参考时钟信号REF2的时间信息Tref2和第二分频信号FB2的时间信息Tfb2产生频率控制字的误差信息来单独叠加到第二数控振荡器DCO2的输入端，补偿第二数控振荡器DCO2的第二频率控制字FCW2以使第二数控振荡器DCO2产生新的频率控制字，使输出信号OUT2的频率始终保持稳定；处理模块61基于第一参考时钟信号REF1的时间信息Tref1、第一分频信号FB1的时间信息Tfb1、第二参考时钟信号REF2的时间信息Tref2和第二分频信号FB2的时间信息Tfb2产生频率控制字的误差信息，同时叠加到第一数控振荡器DCO1和第二数控振荡器DCO2的输入端，则同时补偿第一数控振荡器DCO1的第一频率控制字FCW1和第二数控振荡器DCO2的第二频率控制字FCW2以使第一数控振荡器DCO1和第二数控振荡器DCO2产生新的频率控制字，使输出信号OUT1和输出信号OUT2的频率始终保持稳定。
本发明还公开了一种芯片，包括上述的时钟电路。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员在不脱离本发明范围和精神的情况下能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (10)

1.一种时钟电路，其特征在于，包括：
第一数字锁相环，包括依次相连的第一鉴频鉴相器、第一数字环路滤波器、第一数控振荡器和第一分频器；
第二数字锁相环，包括依次相连的第二鉴频鉴相器、第二数字环路滤波器、第二数控振荡器和第二分频器；
第一参考时钟产生模块，用于产生输送至第一鉴频鉴相器的第一参考时钟信号；
***时钟产生模块，用于产生输送至第一数控振荡器和第二数控振荡器的***时钟信号；以及
补偿模块，用于基于第一参考时钟信号与第一分频器产生的第一分频信号之间的时间信息补偿第二分频器的分频比或者同时补偿第一分频器和第二分频器的分频比或者补偿第二数控振荡器的频率控制字或者同时补偿第一数控振荡器和第二数控振荡器的频率控制字。
2.如权利要求1所述的时钟电路，其特征在于，所述第一参考时钟产生模块包括温度补偿晶体振荡器或者恒温晶体振荡器。
3.如权利要求1所述的时钟电路，其特征在于，所述***时钟产生模块包括产生***时钟信号的***时钟模块以及与***时钟模块相连的时钟源。
4.如权利要求3所述的时钟电路，其特征在于，所述时钟源包括晶体谐振器或者晶体振荡器。
5.如权利要求1所述的时钟电路，其特征在于，所述补偿模块包括选择器、时间数字转换器和处理模块，所述选择器的第一输入端与第一参考时钟产生模块的输出端相连，所述选择器的第二输入端与第一分频器的输出端相连，所述选择器的第三输入端与第二参考时钟产生模块的输出端相连，所述选择器的第四输入端与第二分频器的输出端相连，所述时间数字转换器的输入端与选择器的输出端相连，所述处理模块的输入端与时间数字转换器的输出端相连，所述处理模块的输出端与第二分频器相连或者同时与第一分频器和第二分频器相连。
6.如权利要求5所述的时钟电路，其特征在于，所述处理模块包括片外软件处理模块或片内处理模块。
7.如权利要求1所述的时钟电路，其特征在于，所述第二数字锁相环设置有多个。
8.如权利要求1所述的时钟电路，其特征在于，所述时钟电路还包括：
第二参考时钟产生模块，用于产生输送至第二鉴频鉴相器的第二参考时钟信号；所述补偿模块用于基于第一参考时钟信号、第二参考时钟信号、第一分频器产生的第一分频信号以及第二分频器产生的第二分频信号之间的时间信息补偿第二分频器的分频比或者同时补偿第一分频器和第二分频器的分频比或者补偿第二数控振荡器的频率控制字或者同时补偿第一数控振荡器和第二数控振荡器的频率控制字。
9.如权利要求5所述的时钟电路，其特征在于，所述补偿模块还包括第二加法器，所述第二加法器的第一端与第二数字环路滤波器的输出端相连，所述第二加法器的第二端与处理模块的输出端相连，所述第二加法器的输出端与第二数控振荡器的输入端相连。
10.如权利要求5所述的时钟电路，其特征在于，所述补偿模块还包括第一加法器和第二加法器，所述第一加法器的第一端与第一数字环路滤波器的输出端相连，所述第一加法器的第二端与处理模块的输出端相连，所述第一加法器的输出端与第一数控振荡器的输入端相连，所述第二加法器的第一端与第二数字环路滤波器的输出端相连，所述第二加法器的第二端与处理模块的输出端相连，所述第二加法器的输出端与第二数控振荡器的输入端相连。
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