CN116940705B - 成膜方法和成膜装置 - Google Patents

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Abstract

本发明提高覆膜的台阶覆盖性。本发明使用具有第一电极、第二电极、第一供电源、第二供电源、相位调节器的成膜装置。第一供电源包含：输出第一高频电力的第一高频电源，和在第一高频电源与第一电极之间连接的第一匹配电路器。第二供电源包含输出与第一高频电力周期相同且比第一高频电力低的第二高频电力的第二匹配电路器。从第二高频电源输出第二高频电力，并且操作相位调节器对第一高频电力的相位与第二高频电力的相位设置相位差θ。检测在第二高频电源的输出阻抗与第二高频电源所连接的负载侧阻抗匹配的状态下的、与相位差θ相应的第二高频电力的电压值Vpp和第一可变电容的电容值C1。组合相位差θ的规定范围中的电压值Vpp和电容值C1来选择。

Description

成膜方法和成膜装置
技术领域
本发明涉及成膜方法和成膜装置。
背景技术
在以3D-NAND型闪存为代表的电子设备中，存在多层化不断发展而其层数日益增加的倾向。因此，针对该多层结构所包含的覆膜(例如，绝缘层)的成膜方法变得特别重要。
作为形成覆膜的方法，存在成膜速度较高且示出良好的膜厚分布的溅射法。其中，存在向溅射靶侧和基板侧供给高频电力，通过进行各个高频电源的相位控制，提高成膜速度、膜厚分布的溅射法(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开平08-302467号公报。
发明内容
发明要解决的问题
但是，通过上述成膜方法形成的覆膜，其填充性能有时根据向基板侧供给的高频电力的相位而变化。因此，需要求出使覆膜的台阶覆盖性的提高的最优条件。
鉴于以上这样的情况，本发明的目的在于，提供提高覆膜的台阶覆盖性的成膜方法和成膜装置。
用于解决问题的方案
为了实现上述目的，在本发明的一个方式的成膜方法中，使用具有第一电极、第二电极、第一供电源、第二供电源、以及相位调节器的成膜装置。
第一电极包含溅射靶。
第二电极与上述第一电极相向，能够对基板进行支承。
第一供电源包含：输出第一高频电力的第一高频电源，和在上述第一高频电源与上述第一电极之间连接的第一匹配电路器。
第二供电源包含：第二高频电源，其输出与上述第一高频电力周期相同且比上述第一高频电力低的第二高频电力；和第二匹配电路器，其在上述第二高频电源与上述第二电极之间连接，包含与上述第二高频电源连接的输入端、与上述第二电极连接的输出端、在上述输入端与接地电位之间连接的第一可变电容、以及在上述输入端与上述输出端之间串联连接的第二可变电容。
相位调节器调节从上述第一高频电源输出且向上述第一匹配电路器输入的上述第一高频电力和从上述第二高频电源输出且向上述第二匹配电路器输入的上述第二高频电力的各自的相位。
从上述第一高频电源输出上述第一高频电力，在上述第一电极与上述第二电极之间形成放电等离子体。
从上述第二高频电源输出上述第二高频电力，并且操作上述相位调节器对上述第一高频电力的相位与上述第二高频电力的相位设置相位差θ。
检测上述第二高频电源的输出阻抗与上述第二高频电源所连接的负载侧阻抗匹配的状态下的、与上述相位差θ相应的上述第二高频电力的电压值Vpp和上述第一可变电容的电容值C1。
通过组合上述相位差θ的规定范围中的上述电压值Vpp和上述电容值C1来选择，在上述基板形成溅射膜。
根据这样的成膜方法，可以形成台阶覆盖性优异的溅射膜。
在上述的成膜方法中，也可以通过使上述第二高频电力的相位相对于上述第一高频电力的相位延迟，形成上述相位差θ，
通过使上述相位差θ变化，取得与上述相位差θ相应的上述电压值Vpp的分布曲线和上述电容值C1的分布曲线，
将上述相位差θ设定在从上述电压值Vpp的分布曲线的上述电压值Vpp为最低的相位差θ1加30度至加50度的第一范围中，或者将上述相位差θ设定在从上述电压值Vpp的分布曲线的上述电压值Vpp为最大的相位差θ2加10度至减10度的第二范围中，在上述输出阻抗与上述负载侧阻抗匹配的状态下，在上述基板形成上述溅射膜。
根据这样的成膜方法，可以形成台阶覆盖性优异的溅射膜。
在上述的成膜方法中，也可以以上述第一范围或上述第二范围使上述相位差θ呈阶段性变化，在上述基板形成上述溅射膜。
根据这样的成膜方法，可以形成低损伤且台阶覆盖性优异的溅射膜。
在上述的成膜方法中，也可以在所述第一范围或所述第二范围在所述基板形成所述溅射膜之后，在所述相位差θ小于所述第二范围且大于所述第一范围的第三范围在所述基板形成所述溅射膜。
根据这样的成膜方法，可以形成低损伤且台阶覆盖性优异的溅射膜。
在上述的成膜方法中，所述第三范围也可以为从所述相位差θ2减50度至减30度的范围。
根据这样的成膜方法，可以形成低损伤且台阶覆盖性优异的溅射膜。
为了实现上述目的，在本发明的一个方式的成膜装置中，
在上述控制装置中，从上述第一高频电源输出上述第一高频电力，在上述第一电极与上述第二电极之间形成放电等离子体，从上述第二高频电源输出上述第二高频电力，并且操作上述相位调节器对上述第一高频电力的相位与上述第二高频电力的相位设置相位差θ，将检测上述第二高频电源的输出阻抗与上述第二高频电源所连接的负载侧阻抗匹配的状态下的、与上述相位差θ相应的上述第二高频电力的电压值Vpp和上述第一可变电容的电容值C1的数据存储。
上述控制装置通过组合上述相位差θ的规定区域中的上述电压值Vpp和上述电容值C1来选择，在上述基板形成溅射膜。
根据这样的成膜装置，可以形成台阶覆盖性优异的溅射膜。
在上述的成膜装置中，也可以在上述控制装置中，通过使上述第二高频电力的相位相对于上述第一高频电力的相位延迟，形成上述相位差θ，通过使上述相位差θ变化，存储与上述相位差θ相应的上述电压值Vpp的分布曲线和上述电容值C1的分布曲线。
上述控制装置也可以将上述相位差θ设定在从上述电压值Vpp的分布曲线的上述电压值Vpp为最低的相位差θ1加30度至加50度的第一范围中，或者将上述相位差θ设定在从上述电压值Vpp的分布曲线的上述电压值Vpp为最大的相位差θ2加10度至减10度的第二范围中，在上述输出阻抗与上述负载侧阻抗匹配的状态下，在上述基板形成上述溅射膜。
根据这样的成膜装置，可以形成台阶覆盖性优异的溅射膜。
在上述的成膜装置中，也可以以上述第一范围或上述第二范围使上述相位差θ呈阶段性变化，在上述基板形成上述溅射膜。
根据这样的成膜装置，可以形成低损伤且台阶覆盖性优异的溅射膜。
在上述的成膜装置中，也可以在所述第一范围或所述第二范围在所述基板形成所述溅射膜之后，在所述相位差θ小于所述第二范围且大于所述第一范围的第三范围在所述基板形成所述溅射膜。
根据这样的成膜装置，可以形成低损伤且台阶覆盖性优异的溅射膜。
在上述的成膜装置中，所述第三范围也可以为从所述相位差θ2减50度至减30度的范围。
根据这样的成膜装置，可以形成低损伤且台阶覆盖性优异的溅射膜。
发明效果
如上所述，根据本发明，可以提供提高覆膜的台阶覆盖性的成膜方法和成膜装置。
附图说明
图1是示出本实施方式的成膜装置的一个例子的示意性结构框图。
图2的(a)是说明电压值Vpp的分布曲线的一个例子的图表。图2的(b)是说明电容值C1的分布曲线的一个例子的图表。
图3的(a)是形溅射膜之前的凹形图案的剖面SEM图像。图3的(b)～图3的(e)是在凹形图案形成溅射膜之后的溅射膜的剖面SEM图像。
图4是试验A中的电压值Vpp、电容值C1的分布曲线。
图5是在凹形图案形成溅射膜之后的溅射膜的剖面SEM图像。
图6是变形例2的电压值Vpp、电容值C1的分布曲线。
图7的(a)、(b)是示出变形例2的成膜方法的示意性剖面。图7的(c)是在凹形图案形成溅射膜之后的溅射膜的剖面SEM图像。
具体实施方式
下面，参照附图，对本发明的实施方式进行说明。此外，有时对相同的构件或具有相同功能的构件标注相同的附图标记，在说明该构件后适当省略说明。此外，以下所示的数值是例示，不限于该例子。
(成膜装置)
图1是示出本实施方式的成膜装置的一个例子的示意性结构框图。
成膜装置1具有电极11(第一电极)、电极12(第二电极)、供电源21(第一供电源)、供电源22(第二供电源)、相位调节器50、以及控制装置60。
电极11包含溅射靶111、背板(支承板)112。溅射靶111包含在基板121溅射成膜的覆膜材料。作为覆膜材料，可举出例如氧化铝、氧化硅等绝缘物、铝等金属。背板112例如由导电性金属构成。
电极12与电极11相向。电极12作为能够对基板121进行支承的支承台而发挥功能。电极12也可以在对基板121进行支承的支承面上设置有静电吸盘。基板121包含半导体晶圆、硅氧化物层等。在基板121与电极11相向的成膜面上形成线宽和间距(line andspace)、通孔等图案。
供电源21包含高频电源31(第一高频电源)、匹配电路器41(第一匹配电路器)。高频电源31输出第一高频电力。第一高频电力典型地是13.56MHz的RF电力，能够输出例如100W～5000W。
匹配电路器41在高频电源31与电极11之间连接。匹配电路器41包含输入端415、输出端416、可变电容411、可变电容412、以及电感413。输入端415与高频电源31连接。输出端416与电极11连接。可变电容411在输入端415与接地电位之间连接。可变电容412在输入端415与输出端416之间串联连接。电感413在输入端415与输出端416之间与可变电容412串联连接。匹配电路器41通过控制装置60分别驱动可变电容411和可变电容412，对高频电源31的输出阻抗与高频电源31所连接的负载侧阻抗(电极11侧阻抗)进行自动匹配。
高频电源31所连接的负载侧阻抗包含电极11、电极11与匹配电路器41之间的线缆、放电等离子体、收容电极11、12的真空腔室(未图示)等。
供电源22包含高频电源32(第二高频电源)和匹配电路器42(第二匹配电路器)。高频电源32输出与第一高频电力周期相同且比第一高频电力低的第二高频电力。第二高频电力典型地是13.56MHz的RF电力，能够输出50W～500W。另外，高频电力只要为相同频带则不限于该例子。
匹配电路器42在高频电源32与电极12之间连接。匹配电路器42包含输入端425、输出端426、可变电容421(第一可变电容)、可变电容422(第二可变电容)、以及电感423。输入端425与高频电源32连接。输出端426与电极12连接。可变电容421在输入端425与接地电位之间连接。可变电容422在输入端425与输出端426之间串联连接。电感423在输入端425与输出端426之间与可变电容422串联连接。匹配电路器42通过控制装置60分别驱动可变电容421和可变电容422，对高频电源32的输出阻抗与高频电源32所连接的负载侧阻抗(电极12侧阻抗)进行自动匹配。
高频电源32所连接的负载侧阻抗包含电极12、电极12与匹配电路器42之间的线缆、放电等离子体、收容电极11、12的真空腔室(未图示)等。
这里，可变电容421的电容由电容值C1(最大1000pF)表示，可变电容422的电容(最大500pF)由电容值C2表示。此外，在匹配电路器42中配备有通过输出端426检测匹配电路器42内的高频电力的电压值Vpp(Voltage peak to peak，峰间电压)、电压值Vdc(Voltagedirect current，直流电压)的传感器424。电压值Vpp的意思是交流电压的最大电压与最小电压的差。电压值Vdc的意思是在施加于电极12的电压值Vpp的电压整体上以固定的电压浮动的状态下，Vpp的最大值与最小值的中间点的电压。电压值Vdc也被称为失调电压(offset电压)、偏置电压(bias电压)。在RF放电的情况下，一般电压值Vdc是比等离子体电位(Vp)低的电位。例如，如果等离子体电位为正电位，则电压值Vdc为比该正电位低的电位或负电位。
另外，在匹配电路器42中，可变电容421主要应用于高频电源32的输出阻抗与高频电源32所连接的负载侧阻抗的匹配，可变电容422主要应用于电压波的相位与电流波的相位的匹配。因此，即使在高频电源32的输出阻抗与高频电源32所连接的负载侧阻抗匹配的状态下，根据可变电容421的电容值C1，第二高频电力从输入端425优先向输出端426供给，或第二高频电力的一部分向接地电位释放，或者不到达输出端426而向接地电位释放。例如，可变电容421的电容值C1相对越大，第二高频电力从输入端425更优先地向输出端426供给。
在供电源22中，高频电源32具有显示部，在该显示部示出电压值Vpp、电压值Vdc、电容值C1、以及电容值C2。此外，将这些值发送至控制装置60，存储于控制装置60内的存储部(未图示)。另外，这样的传感器424也可以在匹配电路器41中配备。
相位调节器50能够调节从高频电源31输出且向匹配电路器41输入的第一高频电力的相位。相位调节器50能够调节从高频电源32输出且向匹配电路器42输入的第二高频电力的相位。相位调节器50能够设置第一高频电力的相位与第二高频电力的相位的相位差θ。
控制装置60控制供电源21、供电源22、以及相位调节器50。控制装置60可以与供电源21、供电源22、以及相位调节器50独立地设置，也可以将其一部分组装在供电源21、供电源22、以及相位调节器50中的任一者。控制装置60具有存储数据的存储部、对数据进行运算处理的运算部等。
(成膜方法)
在本实施方式中，预先取得与相位差θ相应的电压值Vpp和电容值C1各自的分布曲线。在取得该分布曲线的阶段，也可以使用虚拟基板(dummy基板)来作为基板121。
首先，从高频电源31输出第一高频电力，在电极11与电极12之间形成放电等离子体。作为放电气体，应用例如氩。通过匹配电路器41使高频电源31的输出阻抗与高频电源31所连接的负载侧阻抗(电极11侧阻抗)匹配。
接下来，从高频电源32输出第二高频电力，并且通过操作相位调节器50来设置第一高频电力的相位与第二高频电力的相位的相位差θ。这里，各个第一高频电力和第二高频电力不变化，各自的电力为固定值。此外，第二高频电力比第一高频电力低，例如设定为第一高频电力的1/10～1/2。
接下来，保持在电极11与电极12之间形成了放电等离子体的状态，通过匹配电路器42检测高频电源32的输出阻抗与高频电源32所连接的负载侧阻抗(电极12侧阻抗)匹配的状态下的、与相位差θ相应的第二高频电力的电压值Vpp和可变电容421的电容值C1。然后，通过使相位差θ变化，取得在高频电源32的输出阻抗与高频电源32所连接的负载侧阻抗匹配的状态下的、与相位差θ相应的电压值Vpp的分布曲线(图2的(a))以及与相位差θ相应的电容值C1的分布曲线(图2的(b))。
这里，通过相位调节器50使第二高频电力的相位相对于第一高频电力的相位延迟来形成相位差θ，该相位差θ可以在0度～360度的范围中适当变更。例如，在从0度变更相位差θ的情况下，从0度每隔规定的间隔，例如以10度的间隔，变更为10度、20度···、360度。然后，通过组合变更的相位差θ的规定范围中的电压值Vpp和电容值C1来选择，在基板121形成溅射膜。这里，在基板121形成溅射膜的意思是，在形成于基板121的凹形图案(线宽和间距、通孔等)填充溅射膜，在凹形图案外的基板121的表面形成溅射膜。对于在凹形图案外的基板121的表面成膜的溅射膜，也可以在形成了溅射膜之后，根据需要，通过化学机械抛光(CMP)等方法作为剩余部分去除。
如上所述，图2的(a)是说明电压值Vpp的分布曲线的一个例子的图表。图2的(b)是说明电容值C1的分布曲线的一个例子的图表。在图2的(a)中，横轴是相位差θ，纵轴是电压值Vpp。在图2的(b)中，横轴是相位差θ，纵轴是电容值C1。从高频电源31输出的第一高频电力为4000W，从高频电源32输出的第二高频电力为400W。此外，减压环境使用氩气且为0.1～4.0Pa。溅射靶/基板之间的距离为50～90mm。另外，在图表中示出的Vdc越高，则意味着施加于电极12的偏置电位在负偏置侧越强。
例如，在图2的(a)中，示出了试验A和试验B这两个试验中的电压值Vpp的分布曲线。试验A是使用输出如下第二高频电力的高频电源作为高频电源32的情况下的分布曲线，所述第二高频电力的相位与从高频电源31输出的第一高频电力的相位同步。
另一方面，试验B是使用输出如下第二高频电力的高频电源作为高频电源32的情况的分布曲线，所述第二高频电力的相位比高频电源31输出的第一高频电力的相位领先50度。其具有与如下情况相同的含义，即成膜装置1的维护等使高频电源32与匹配电路器42之间的线缆的长度变长了与作为的相位差的50度相当的量。另外，在试验B中，在与试验A不同的成膜室取得电压值Vpp和电容值C1的分布曲线。
在试验A中，存在如下倾向：在相位差θ为0度附近，电压值Vpp高，随着相位差θ增加，电压值Vpp逐渐下降。而且，存在如下倾向：在相位差θ为60度处，电压值Vpp为最低值，之后，随着相位差θ增加，电压值Vpp逐渐上升。另一方面，在试验B中也存在如下倾向：在相位差θ为60度附近，电压值Vpp较高，随着相位差θ增加，电压值Vpp逐渐下降。而且，存在如下倾向：在相位差θ为110度处，电压值Vpp为最低值，之后，随着相位差θ增加，电压值Vpp逐渐上升。
这样，在试验A和试验B各自的电压值Vpp的分布曲线中，描绘出向下凸的曲线。
此外，在图2的(b)中示出试验A和试验B的电容值C1的p的分布曲线。在试验A中，存在如下倾向，在相位差θ为0度附近，电容值C1低，之后，随着相位差θ增加，电容值C1逐渐上升。另一方面，在试验B中也存在如下倾向，在相位差θ为60度附近，电容值C1低，之后，随着相位差θ增加，电容值C1逐渐上升。
在本实施方式中，利用这些分布曲线，将相位差θ设定在从电压值Vpp的分布曲线的电压值Vpp为最低的相位差θ1加30度至加50度的第一范围中，在基板121形成溅射膜。
例如，在试验A中，电压值Vpp为最低的相位差θ1为50度，第一范围为80度～100度的范围。此外，在试验B中，电压值Vpp为最低的相位差θ1为100度，第一范围为130度～150度的范围。在本实施方式中，采用属于这样的第一范围的电压值Vpp和电容值C1，在基板121形成溅射膜。
(评价)
对采用属于第一范围的电压值Vpp和电容值C1的情况下的溅射膜与采用不属于第一范围的电压值Vpp和电容值C1的情况下的溅射膜的区别进行说明。
图3的(a)～图3的(e)是剖面SEM图像，图3的(a)是形成溅射膜之前的凹形图案的剖面SEM图像。在图3的(a)中示出由硅氧化物构成的深度为240nm，长宽比为1.0的凹形图案。箭头A所示的部分是凹形图案的底部与侧壁以大致90度交叉的端部，箭头B所示的部分是侧壁的最上端。此外，图3的(b)～图3的(e)是在凹形图案形成了溅射膜之后的溅射膜的剖面SEM图像。在图3的(b)～图3的(e)中示出在该凹形图案填充了作为溅射膜的氧化铝膜后的状态。
例如，作为应用不属于第一范围的相位差θ的情况的溅射膜，在图3的(b)中示出在试验B中的相位差为60度(在将电压值Vpp的分布曲线的最低值作为基准的情况下，最低值的左侧的相位差θ)的SEM图像，在图3的(c)中示出在试验B中的相位差为100度(电压值Vpp的分布曲线的最低值)的SEM图像。在这些氧化铝膜中，向箭头A所示的端部的蔓延不佳，在端部出现氧化铝膜呈锐角状凹陷的现象。在试验A中也可以观察到这样的倾向。此外，确认到箭头C所示的开口部变窄，当继续成膜时，膜在上部封闭，形成空洞。
另一方面，作为采用属于第一范围的相位差θ的情况的溅射膜，在图3的(d)中示出在试验A中的相位差为100度的SEM图像，在图3的(e)中示出在试验B中的相位差为140度的SEM图像。可知，在这些氧化铝膜中，在端部氧化铝膜不会呈锐角状凹陷，在该端部，形成台阶覆盖性优异的氧化铝膜。此外可知，即使在凹形图案的长宽比为0.2～1.0的情况下，在采用不属于第一范围的相位差θ的情况下，向箭头A所示的端部的蔓延不佳，另一方面，通过采用属于第一范围的相位差θ，形成台阶覆盖性优异的氧化铝膜。
换言之，由于电压值Vpp的分布曲线向下凸，因此虽然在第一范围外也存在与属于第一范围的电压值Vpp相同的电压值，但不选择该第一范围外的电压值Vpp，即使是相同值的电压值Vpp，通过组合属于第一范围的电压值Vpp和作为相对高的电容值的电容值C1来选择，形成台阶覆盖性优异的氧化铝膜。这里，在第一范围中，电容值C1设定为大于电容值C2。
接下来，利用试验A对相位差θ从100度进一步增加的情况的结果进行说明。
在图4中示出了试验A中的电压值Vpp、电容值C1的分布曲线。在图4中，横轴是相位差θ，作为左侧纵轴，示出了电压值Vpp、以及除电压值Vpp之外的电压值Vdc。此外，作为右侧纵轴，示出电容值C1。此外，在图4中，还示出了上述相位差θ为0度～110度的情况的分布曲线。
在相位差θ大于100度而成为110度～240度时，电容值C1超出了最大电容值1000pF，发生无法将高频电源32的输出阻抗与高频电源32所连接的负载侧阻抗匹配的现象。在该非匹配区域(110～240度)中，电压值Vpp、电压值Vdc均变得不稳定。
另一方面，在相位差θ大于240度而成为250度时，高频电源32的输出阻抗与高频电源32所连接的负载侧阻抗再次匹配。之后，随着相位差θ增加，电压值Vpp逐渐上升，在相位差θ为300度处，电压值Vpp为最大值，之后，随着相位差θ增加，电压值Vpp逐渐减少。此外可知，在相位差θ为250度附近，电容值C1高，之后，随着相位差θ增加，电容值C1逐渐减少。另外可知，电压值Vdc在电压值Vpp上升的240度～290度的范围中逐渐减少。
如此可知，在相位差θ为250度～360度处，电压值Vpp的分布曲线描绘出向上凸的曲线。
如此可以确认，在向电极11供给的高频电压的波形的相位与向电极12供给的高频电压的波形一致的相位差θ的区域(称为同相位区域(in-phase region))中，电压值Vpp向下凸，电容值C1向右上升，与此相对，在与向电极12供给的高频电压的波形错开的相位差θ的区域(称为非同相位区域(anti-phase region))中，电压值Vpp向上凸，电容值C1向右下降。
在本实施方式中，在相位差θ为250度～360度的区域中，将相位差θ设定在从电压值Vpp的分布曲线的电压值Vpp为最大的相位差θ2加10度至减10度的第二范围，在基板121形成溅射膜。例如，电压值Vpp为最大的相位差θ2为300度，第二范围为290度～310度的范围。这里，在第二范围中，电容值C1设定为大于电容值C2。
对采用属于第二范围的电压值Vpp和电容值C1的情况下的溅射膜与采用不属于第二范围的电压值Vpp和电容值C1的情况下的溅射膜的区别进行说明。
图5的(a)、(b)是在图3的(a)所示的凹形图案形成了溅射膜之后的溅射膜的剖面SEM图像。
例如，作为不属于第一范围和第二范围的溅射膜的例子，示出在相位差260度的条件下在空的凹形图案开始进行成膜的情况的例子。在图5的(a)中示出相位差260度的SEM图像。在该情况下，电压值Vdc大于50(V)且由箭头B所示的凹形图案的最上端被蚀刻，在该最上端确认了氧化铝膜为平面(facet)状。
另一方面，作为属于第二范围的溅射膜的例子，在图5的(b)中示出相位差为300度的SEM图像。可知，在该氧化铝膜中，向端部的蔓延良好，在端部氧化铝膜没有呈锐角状凹陷，在该端部形成台阶覆盖性优异的氧化铝膜。另外，在相位差θ大于310度时，在端部确认了氧化铝膜呈锐角状凹陷。
如此可知，即使从高频电源31输出的第一高频电力和从高频电源32输出的第二高频电力都是固定电力，通过操作相位差θ，也会改变溅射膜对于凹形图案的填充性能。特别是通过将相位差θ设定在从电压值Vpp的分布曲线为最小值的相位差θ1加30度至加50度的第一范围中，可以形成示出优异的台阶覆盖性的溅射膜。或者，可知，通过将相位差θ设定在从电压值Vpp的分布曲线为最大值的相位差θ2加10度至减10度的第二范围中，形成示出优异的台阶覆盖性的溅射膜。
另外，对电极11与匹配电路器41之间且电极11的正上方的位置418(图1)和电极12与匹配电路器42之间且电极12的正下方的位置428的高频电力的波形进行示波器观察的结果是，确认了，在0度～110度处，向电极11供给的高频电压的波形的相位与向电极12供给的高频电压的波形一致，在250度～360度处，向电极11供给的高频电压的波形的相位与向电极12供给的高频电压的波形错开。
在控制装置60中存储有预先求出的电压值Vpp和电容值C1的分布曲线的数据。控制装置60通过组合相位差θ的规定区域中的电压值Vpp和电容值C1来选择，在基板121形成溅射膜。
例如，控制装置60通过控制相位调节器50，将相位差θ设定在从电压值Vpp的分布曲线的电压值Vpp为最低的相位差θ1加30度至加50度的第一范围(电压值Vpp：80～130(V)，电容值C1：600pF以上)，或者将相位差θ设定在从电压值Vpp的分布曲线的电压值Vpp为最大的相位差θ2加10度至减10度的第二范围(电压值Vpp：260～280(V)，电容值C1：600～900(pF)，Vdc：50(V)以下)，在高频电源32的输出阻抗与负载侧阻抗匹配的状态下，在基板121形成溅射膜。
由此，形成示出对凹形图案优异的台阶覆盖性的溅射膜。
(变形例1)
也可以在第一范围或第二范围中，使相位差θ呈阶段性变化，在基板121形成溅射膜。在使相位差θ呈阶段性变化时，从高频电源31输出的第一高频电力维持相同的电力。例如，与电容值C1的增加相应地，存在电压值Vdc增加的倾向。而且，电压值Vdc越大，作为溅射膜的基底的凹形图案越容易因溅射颗粒受到损伤。
因此，也可以在溅射成膜开始后，立即设定为电压值Vdc变低的相位差θ，在凹形图案形成溅射膜，在使规定的厚度的溅射膜填充凹形图案后，变更相位差θ，例如，设定为成膜速度更快的相位差θ，进行溅射成膜。
(变形例2)
图6是变形例2的电压值Vpp、电容值C1的分布曲线。在变形例2中，除了第一和第二范围之外还利用第三范围来作为相位差θ的范围。
如图5的(b)的例子那样，在以相位差为260度的条件在空的凹形图案开始进行成膜的情况下，凹形图案的最上端被蚀刻。但是，在采用使相位差θ呈阶段性变化的工艺的情况下，通过在阶段性的步骤的后半步骤中采用包含相位差260度作为相位差θ的第三范围内的成膜，能够得到优异的台阶覆盖性。
例如，在第一范围或第二范围在基板121形成了溅射膜之后，在第三范围在基板121形成溅射膜。这里，第三范围是相位差θ小于第二范围且大于第一范围的范围。例如，第三范围是从相位差θ2减50度至减30度的范围。第三范围中的电容值C1为875pF～1000pF。另外，在从第一范围或第二范围的成膜切换为第三范围的成膜时，从高频电源31输出的第一高频电力维持相同电力。
图7的(a)、(b)是示出变形例2的成膜方法的示意性剖面。此外，图7的(c)是在凹形图案形成了溅射膜之后的溅射膜的剖面SEM图像。图7的(c)所示的凹形图案122的长宽比与图3的(a)所示的凹形图案的长宽比相同。
例如，如图7的(a)所示，作为第一个步骤，在相位差θ为第一范围或第二范围的条件下，在由硅氧化物构成的凹形图案122形成氧化铝膜等溅射膜125。由此，在凹形图案122内形成溅射膜125。在第一个步骤中，不将在凹形图案122的全部内部填充溅射膜125，而是以在凹形图案122内保持残留未充填部分的状态填充溅射膜125。例如，第一个步骤中的目标膜厚设定为在没有形成凹形图案122的部分(场部分)堆积的溅射膜125的膜厚为凹形图案122的开口宽度的40％～60％。这里，开口宽度的意思是，在凹形图案122为线宽和间距的情况下，是在排列设置线宽和间距的方向上切断凹形图案122的情况的凹形图案122的最上端处的开口宽度，在通孔的情况下，是通孔的最上端处的最大直径。此外，在第一个步骤中，通过溅射膜125覆盖(保护)凹形图案122的最上端122c。
这里，在凹形图案122中，从凹形图案122的底部开始堆积溅射膜125，并且也从凹形图案122的侧壁开始堆积溅射膜125。因此，在凹形图案122内形成的溅射膜125中，在溅射膜125的中央附近形成溅射膜125凹陷的凹部125b。
在采用不使相位差θ呈阶段性变化的工艺的情况下，换言之，在相位差θ保持第一范围或第二范围的状态继续成膜的情况下，为了用溅射膜125填满凹形图案122直至凹部125b消失，需要在基板121成膜厚度为凹形图案122的深度以上的溅射膜125。然而，随着在基板121成膜的溅射膜125的厚度增加，成为之后工序中的CMP处理的负担。此外，凹部125b的凹形图案的长宽比越高则越容易形成，在保持第一范围或第二范围不变的状态下继续成膜时，在溅射膜125会出现凹部125b作为空洞残留的现象。
因此，在变形例2中，在图7的(a)的状态下停止第一范围或第二范围的成膜，来作为下一个步骤，以相位差θ为第三范围进行溅射成膜。例如，在形成了溅射膜125之后，在溅射膜125之上以相位差θ为第三范围的条件形成溅射膜126。该状态在图7的(b)中示出。
在第三范围中，存在与电容值C1的增加相应地，第二高频电力更优先经由输出端426向电极12供给，电压值Vdc比第一范围和第二范围增加的倾向。因此，在溅射颗粒向基板121上堆积的同时，通过施加于基板121的偏置电位向基板121引入离子(例如正离子)颗粒，也会出现由离子颗粒引起的溅射膜的物理蚀刻。这里，在溅射颗粒向基板121上的堆积比由离子颗粒引起的溅射膜的物理蚀刻更占优势地发挥作用时，溅射膜一边被物理蚀刻，一边在基板121形成溅射膜。
由此，在第三范围的溅射成膜中，通过蚀刻效果进一步拓大凹部125b的宽度。此外，在覆盖凹形图案122的最上端122c的溅射膜125中，由于蚀刻效果，会发生所谓的膜减少(膜厚变薄的现象)。由于凹部125b的宽度进一步扩大，因此溅射膜向凹部125b的填充变得更容易。进而，由溅射膜125保护凹形图案122的最上端122c，因此最上端122c没有被蚀刻而维持原形。
因此，即使凹形图案122为高长宽比，在形成溅射膜126后，也可以通过溅射膜125和覆盖溅射膜125的溅射膜126，在凹形图案122内形成内部没有空洞的溅射膜127。通过内部没有空洞的溅射膜127良好地填充凹形图案122，也可以由图7的(c)所示的剖面SEM图像确认。
在变形例2中，可以在进行相位差θ为第一范围的成膜后，进行相位差θ为第三范围的成膜，也可以在进行相位差θ为第二范围的成膜后，进行相位差θ为第三范围的成膜。
这里，在从第一范围的相位差θ切换为第三范围的相位差θ时，只要使相位差θ从第一范围增加至第三范围即可。但是，在使相位差θ从第一范围过渡至第三范围的情况下，不得不使相位差θ在到达第三范围之前通过非匹配区域。因此，在该方法中，需要在进行第一范围的成膜后，采用暂时停止等离子体放电，从第一范围的相位差θ切换为第三范围的相位差θ的成膜处理。
另一方面，为了从第二范围的相位差θ切换为第三范围的相位差θ，只要使相位差θ从第二范围减少至第三范围即可。在该情况下，即使使相位差θ从第二范围过渡至第三范围，由于在第二范围与第三范围之间没有非匹配区域，因此不需要通过非匹配区域。因此，在进行第二范围的成膜后，能够不停止等离子体放电而使相位差θ连续变化地切换为第三范围。
以上，说明了本发明的实施方式，但是本发明并不仅限于上述实施方式，当然能够施加各种变更。各实施方式不限于独立的方式，能够在技术上尽可能地结合。
附图标记说明
1：成膜装置；
11：电极；
111：溅射靶；
112：背板；
12：电极；
121：基板；
122c：最上端；
122：凹形图案；
125、126、127：溅射膜；
125b：凹部；
21、22：供电源；
31、32：高频电源；
41、42：匹配电路器；
411、412、421、422：可变电容；
413、423：电感；
415、425：输入端；
416、426：输出端；
424：传感器；
50：相位调节器；
60：控制装置。

Claims (8)

1.一种成膜方法，使用成膜装置成膜，其中，
所述成膜装置具有：
第一电极，其包含溅射靶；
第二电极，其与所述第一电极相向，能够对基板进行支承；
第一供电源，其包含：输出第一高频电力的第一高频电源，和在所述第一高频电源与所述第一电极之间连接的第一匹配电路器；
第二供电源，其包含：第二高频电源，其输出与所述第一高频电力周期相同且比所述第一高频电力低的第二高频电力；和第二匹配电路器，其在所述第二高频电源与所述第二电极之间连接，包含与所述第二高频电源连接的输入端、与所述第二电极连接的输出端、在所述输入端与接地电位之间连接的第一可变电容、以及在所述输入端与所述输出端之间串联连接的第二可变电容；以及
相位调节器，其调节从所述第一高频电源输出且向所述第一匹配电路器输入的所述第一高频电力和从所述第二高频电源输出且向所述第二匹配电路器输入的所述第二高频电力的各自的相位，
所述成膜方法使用所述成膜装置，
从所述第一高频电源输出所述第一高频电力，在所述第一电极与所述第二电极之间形成放电等离子体，
从所述第二高频电源输出所述第二高频电力，并且操作所述相位调节器对所述第一高频电力的相位与所述第二高频电力的相位设置相位差θ，
检测所述第二高频电源的输出阻抗与所述第二高频电源所连接的负载侧阻抗匹配的状态下的、与所述相位差θ相应的所述第二高频电力的电压值Vpp和所述第一可变电容的电容值C1，
通过使所述第二高频电力的相位相对于所述第一高频电力的相位延迟，形成所述相位差θ，
通过使所述相位差θ变化，取得与所述相位差θ相应的所述电压值Vpp的分布曲线和所述电容值C1的分布曲线，
将所述相位差θ设定在从所述电压值Vpp的分布曲线的所述电压值Vpp为最低的相位差θ1加30度至加50度的第一范围中，或者将所述相位差θ设定在从所述电压值Vpp的分布曲线的所述电压值Vpp为最大的相位差θ2加10度至减10度的第二范围中，通过组合所述电压值Vpp和所述电容值C1来选择，在所述输出阻抗与所述负载侧阻抗匹配的状态下，在所述基板形成所述溅射膜，
所述电压值Vpp是交流电压的最大电压与最小电压的差。
2.根据权利要求1所述的成膜方法，其中，
在所述第一范围或所述第二范围使所述相位差θ呈阶段性变化，在所述基板形成所述溅射膜。
3.根据权利要求1或2所述的成膜方法，其中，
在所述第一范围或所述第二范围在所述基板形成所述溅射膜之后，
在所述相位差θ小于所述第二范围且大于所述第一范围的第三范围在所述基板形成所述溅射膜。
4.根据权利要求3所述的成膜方法，其中，
所述第三范围为从所述相位差θ2减50度至减30度的范围。
5.一种成膜装置，其具有：
第一电极，其包含溅射靶；
第二电极，其与所述第一电极相向，能够对基板进行支承；
第一供电源，其包含：输出第一高频电力的第一高频电源，和在所述第一高频电源与所述第一电极之间连接的第一匹配电路器；
第二供电源，其包含：第二高频电源，其输出与所述第一高频电力周期相同且比所述第一高频电力低的第二高频电力；和第二匹配电路器，其在所述第二高频电源与所述第二电极之间连接，包含与所述第二高频电源连接的输入端、与所述第二电极连接的输出端、在所述输入端与接地电位之间连接的第一可变电容、以及在所述输入端与所述输出端之间串联连接的第二可变电容；
相位调节器，其调节从所述第一高频电源输出且向所述第一匹配电路器输入的所述第一高频电力和从所述第二高频电源输出且向所述第二匹配电路器输入的所述第二高频电力的各自的相位；以及
控制装置，其控制所述第一供电源、所述第二供电源、以及所述相位调节器，
在所述控制装置中，
从所述第一高频电源输出所述第一高频电力，在所述第一电极与所述第二电极之间形成放电等离子体，
从所述第二高频电源输出所述第二高频电力，并且操作所述相位调节器来对所述第一高频电力的相位与所述第二高频电力的相位设置相位差θ，
将检测所述第二高频电源的输出阻抗与所述第二高频电源所连接的负载侧阻抗匹配的状态下的、与所述相位差θ相应的所述第二高频电力的电压值Vpp和所述第一可变电容的电容值C1的数据存储，
在所述控制装置中，
通过使所述第二高频电力的相位相对于所述第一高频电力的相位延迟，形成所述相位差θ，
通过使所述相位差θ变化，存储与所述相位差θ相应的所述电压值Vpp的分布曲线和所述电容值C1的分布曲线，
所述控制装置将所述相位差θ设定在从所述电压值Vpp的分布曲线的所述电压值Vpp为最低的相位差θ1加30度至加50度的第一范围中，或者将所述相位差θ设定在从所述电压值Vpp的分布曲线的所述电压值Vpp为最大的相位差θ2加10度至减10度的第二范围中，通过组合所述电压值Vpp和所述电容值C1来选择，在所述输出阻抗与所述负载侧阻抗匹配的状态下，在所述基板形成所述溅射膜，
所述电压值Vpp是交流电压的最大电压与最小电压的差。
6.根据权利要求5所述的成膜装置，其中，
在所述第一范围或所述第二范围使所述相位差θ呈阶段性变化，在所述基板形成所述溅射膜。
7.根据权利要求5或6所述的成膜装置，其中，
在所述第一范围或所述第二范围在所述基板形成所述溅射膜之后，
在所述相位差θ小于所述第二范围且大于所述第一范围的第三范围在所述基板形成所述溅射膜。
8.根据权利要求7所述的成膜装置，其中，
所述第三范围是从所述相位差θ2减50度至减30度的范围。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003213409A (ja) * 2002-01-21 2003-07-30 Hitachi High-Technologies Corp 成膜方法および装置
CN101523569A (zh) * 2006-10-06 2009-09-02 东京毅力科创株式会社 等离子体蚀刻装置和等离子体蚀刻方法
CN102031504A (zh) * 2005-02-03 2011-04-27 三菱重工食品包装机械株式会社 成膜装置,匹配器以及阻抗控制方法
JP2012518722A (ja) * 2009-02-19 2012-08-16 富士フイルム株式会社 インピーダンス整合回路網による物理的蒸着

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4740952B1 (zh) * 1969-11-18 1972-10-17
US3906767A (en) * 1974-05-31 1975-09-23 Mitsubishi Heavy Ind Ltd Hydraulic roll-gap control system
JPS6057402B2 (ja) * 1981-05-21 1985-12-14 三菱重工業株式会社 圧延機
US4687125A (en) * 1984-06-19 1987-08-18 Mitsubishi Jukogyo Kabushiki Kaisha Apparatus for changing the traveling direction of a web-like material
JPS6120621A (ja) * 1984-07-06 1986-01-29 Mitsubishi Heavy Ind Ltd ストリツプの形状矯正方法
US5556501A (en) * 1989-10-03 1996-09-17 Applied Materials, Inc. Silicon scavenger in an inductively coupled RF plasma reactor
US6251792B1 (en) * 1990-07-31 2001-06-26 Applied Materials, Inc. Plasma etch processes
JP2775656B2 (ja) * 1991-09-30 1998-07-16 株式会社島津製作所 成膜装置
JP3209922B2 (ja) 1996-06-17 2001-09-17 株式会社日立製作所 成膜装置および成膜方法
JP4627835B2 (ja) * 2000-03-23 2011-02-09 キヤノンアネルバ株式会社 スパッタリング装置及び薄膜形成方法
JP3640609B2 (ja) * 2000-10-16 2005-04-20 アルプス電気株式会社 プラズマ処理装置，プラズマ処理システムおよびこれらの性能確認システム，検査方法
JP4903610B2 (ja) * 2007-03-27 2012-03-28 東京エレクトロン株式会社 プラズマ処理装置
JP2013143442A (ja) * 2012-01-10 2013-07-22 Ulvac Japan Ltd デバイスの製造方法および製造装置
KR102168064B1 (ko) * 2013-02-20 2020-10-20 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 방법
JP6163064B2 (ja) * 2013-09-18 2017-07-12 東京エレクトロン株式会社 成膜装置及び成膜方法
JP6374647B2 (ja) * 2013-11-05 2018-08-15 東京エレクトロン株式会社 プラズマ処理装置
US10115567B2 (en) * 2014-09-17 2018-10-30 Tokyo Electron Limited Plasma processing apparatus
SG11201704051SA (en) * 2014-12-03 2017-06-29 Ulvac Inc Target assembly
CN111556905A (zh) * 2017-12-27 2020-08-18 株式会社爱发科 溅射方法及溅射装置
JP2019210525A (ja) * 2018-06-06 2019-12-12 株式会社アルバック 防着板、および、スパッタ装置
US11114279B2 (en) * 2019-06-28 2021-09-07 COMET Technologies USA, Inc. Arc suppression device for plasma processing equipment
US11189464B2 (en) * 2019-07-17 2021-11-30 Beijing E-town Semiconductor Technology Co., Ltd. Variable mode plasma chamber utilizing tunable plasma potential
US11935730B2 (en) * 2019-08-01 2024-03-19 Lam Research Corporation Systems and methods for cleaning an edge ring pocket
US11545364B2 (en) * 2020-08-24 2023-01-03 Tokyo Electron Limited Pulsed capacitively coupled plasma processes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003213409A (ja) * 2002-01-21 2003-07-30 Hitachi High-Technologies Corp 成膜方法および装置
CN102031504A (zh) * 2005-02-03 2011-04-27 三菱重工食品包装机械株式会社 成膜装置,匹配器以及阻抗控制方法
CN101523569A (zh) * 2006-10-06 2009-09-02 东京毅力科创株式会社 等离子体蚀刻装置和等离子体蚀刻方法
JP2012518722A (ja) * 2009-02-19 2012-08-16 富士フイルム株式会社 インピーダンス整合回路網による物理的蒸着

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