CN116936359A - 具有阻挡层的p-GaN栅HEMT器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种具有阻挡层的p‑GaN栅HEMT器件及其制备方法。所述制备方法包括：提供外延结构的步骤，所述外延结构包括沿指定方向依次设置的第一半导体层、第二半导体层和第三半导体层；制作与所述外延结构配合的源极、漏极和栅极的步骤；并且，所述制备方法还包括：在所述第三半导体层上设置阻挡层，之后采用等离子体对所述第三半导体层进行处理，以将所述第三半导体层的栅源区域和栅漏区域内的半导体材料转化为高阻材料。本发明提供的方法能够有效减小等离子体处理对材料带来的注入损伤，制备工艺简单，耗时短，且制成的HEMT器件表面漏电小、关态损耗低、耐压高、动态性能稳定。
Description
技术领域
本发明涉及一种HEMT器件，具体涉及一种具有等离子体处理阻挡层的p-GaN栅HEMT器件及其制备方法，属于半导体器件技术领域。
背景技术
第三代半导体材料具有更宽的禁带宽度、更高的导热率、更高的抗辐射能力、更大的电子饱和漂移率等特性。氮化物半导体作为重要的第三代半导体材料，其禁带宽度大，电子迁移率高，高击穿电场，电子饱和漂移速度高，广泛应用于工业、电力***、交通运输、通讯、消费电子等领域。
AlGaN/GaN半导体异质结因为自发极化和压电极化可以形成高浓度(＞1013cm-2)和高电子迁移率(＞103cm2/V·s)的二维电子气。基于氮化物半导体异质结的这一特性制备的高电子迁移率晶体管(HEMT)作为功率开关器件，它的工作频率可以达到10MHz。耗尽型HEMT需要在栅极施加负偏置来耗尽栅极下的二维电子气，才能将HEMT关断，这样会增加电路设计的复杂性，因此在电路中需要增强型的HEMT。p-GaN栅结构是实现增强型器件的一种方法，通过对栅漏和栅源之间的p-GaN层进行氢等离子体处理，使p-GaN层转变为高阻层，从而在AlGaN/GaN异质结沟道中会重新形成二维电子气，而栅下未经等离子体处理的p-GaN层和n-A1GaN势垒层形成p-n结，利用p-n结形成空间电荷区耗尽栅下的二维电子气，由此阻断源漏之间的导通，进而实现增强型HEMT器件。
利用氢等离子体处理实现增强型HEMT器件可以避免刻蚀p-GaN技术方案中A1GaN势垒层受到的刻蚀损伤，然而，通过氢等离子体钝化p-GaN层的方案存在以下问题：①氢等离子体处理工艺会在p-GaN层表面引入等离子体损伤，产生晶格缺陷，引入大量表面态，导致器件产生严重的表面漏电，增加关态损耗；②氢等离子体处理工艺功率难以控制，功率过大会导致更多的表面等离子体损伤，以及过大的氢等离子体注入深度，影响二维电子气沟道中电子的输运特性，降低输出电流密度，引发较严重的电流回滞效应。
发明内容
本发明的主要目的在于提供一种具有等离子体处理阻挡层(如下简称阻挡层)的p-GaN栅HEMT器件及其制备方法，以克服现有技术的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明的一个方面提供了一种具有阻挡层的p-GaN栅HEMT器件的制备方法，包括：
制作外延结构的步骤，所述外延结构包括沿指定方向依次设置的第一半导体层、第二半导体层和第三半导体层，所述第一半导体层与第二半导体层配合形成异质结，所述第三半导体层用于耗尽所述异质结中位于第三半导体层下方的二维电子气；以及
制作与所述外延结构配合的源极、漏极和栅极的步骤；
进一步的，所述制备方法还包括：
在所述外延结构上设置阻挡层，并使所述阻挡层至少覆盖所述第三半导体层的栅源区域和栅漏区域，之后采用等离子体对所述第三半导体层进行处理，以将所述第三半导体层的栅源区域和栅漏区域内的半导体材料转化为高阻材料。
本发明的另一方面还提供了一种采用上述方法制成的p-GaN栅HEMT器件。
与现有技术相比，本发明提供的p-GaN栅HEMT器件的制备方法，可以实现可控性较高的等离子体处理工艺，同时可以有效减小等离子体处理对器件带来的注入损伤，降低器件关态漏电、提升输出电流密度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中一种具有高阻帽层的p-GaN栅增强型HEMT器件的结构示意图；
图2是本发明一典型实施例中提供的一种具有阻挡层及高阻帽层p-GaN栅增强型HEMT器件的结构示意图；
图3a至图3f示出了本发明一典型实施例中提供的一种具有阻挡层的p-GaN栅增强型HEMT器件的制备流程示意图；
图4a至图4d分别示出了本发明一典型实施例中提供的一种具有阻挡层的p-GaN栅增强型HEMT器件的转移、输出、耐压、动态特性测试结果。
具体实施方式
鉴于现有技术的缺陷，本案发明人经长期研究和大量实践，得以提出本发明的技术方案，如下将对该技术方案、其实施过程及原理作进一步解释说明。
本发明的一些实施例提供的一种具有阻挡层的p-GaN栅HEMT器件的制备方法包括：
制作外延结构的步骤，所述外延结构包括沿指定方向依次设置的第一半导体层、第二半导体层和第三半导体层，所述第一半导体层与第二半导体层配合形成异质结，所述第三半导体层用于耗尽所述异质结中位于第三半导体层下方的二维电子气；以及
制作与所述外延结构配合的源极、漏极和栅极的步骤；
并且，所述制备方法还包括：
在所述外延结构上设置阻挡层，并使所述阻挡层至少覆盖所述第三半导体层的栅源区域和栅漏区域，之后采用等离子体对所述第三半导体层进行处理，以将所述第三半导体层的栅源区域和栅漏区域内的半导体材料转化为高阻材料。
其中，所述外延结构可以是选用MOCVD、PECVD、MBE等方式在衬底上生长形成。所述衬底可以是蓝宝石衬底、硅衬底、氮化镓单晶衬底等，且不限于此。
在一个实施例中，所述的制备方法具体包括：先在所述外延结构层上制作源极、漏极、栅极，之后设置所述阻挡层，并使所述阻挡层连续覆盖所述源极、漏极、栅极及第三半导体层。
在一个实施例中，所述第一半导体层为该HEMT器件的沟道层，其材质可以是GaN或其它III-V族化合物。
在一个实施例中，所述第二半导体层为该HEMT器件的势垒层，其材质可以是A1GaN或其它III-V族化合物。
在一个实施例中，所述第三半导体层为该HEMT器件的盖帽层，其材质可以是p-GaN或其它p型III-V族化合物。
在一个实施例中，所述阻挡层的材质可以选自绝缘材料，例如氧化物(氧化硅、氧化铝等)或氮化物(氮化硅、氮化铝)等。
在一个实施例中，所述阻挡层的材质可以选自绝缘材料，厚度可以为2～10nm。
进一步的，可采用物理气相沉积(如原子层沉积)或化学气相沉积(如MOCVD、PECVD等)方式在所述第三半导体层表面形成所述阻挡层。
在一个实施例中，所述的制备方法具体包括：采用等离子体对所述第三半导体层进行处理后，再将形成的器件结构于350～450℃退火处理3～10min，从而将所述第三半导体层的栅源区域和栅漏区域内的半导体材料转化为高阻材料。
在一个实施例中，所述等离子体包括氢等离子体、氮等离子体或氧等离子体，且不限于此。
在一个实施例中，所述等离子体的功率为2～100W，处理时间为2～10min。
在一个实施例中，所述制备方法具体包括：
在所述第三半导体层上设置第一掩膜，并利用所述第一掩膜将所述第三半导体层与源极、漏极对应的区域去除，以暴露出所述第二半导体层表面与源极、漏极对应的区域，并在暴露出的第二半导体层表面上制作源极、漏极；
在剩余的第三半导体层上设置第二掩膜，并利用所述第二掩膜使所述剩余的第三半导体层表面与栅极对应的区域暴露出，并在暴露出的第三半导体层表面上制作栅极。
在一个实施例中，所述制备方法还包括：在所述阻挡层上开设窗口，以至少使所述源极、漏极和栅极的局部区域暴露出。
本发明的一些实施例还提供了一种采用所述的方法制成的具有阻挡层的p-GaN栅HEMT器件。
在一个实施例中，所述具有阻挡层的p-GaN栅HEMT器件包括：
沿指定方向依次设置的第一半导体层和第二半导体层，所述第一半导体层与第二半导体层配合形成异质结；
第三半导体层，其具有第一区域和第二区域，所述第一区域为栅下区域，所述第二区域为栅源区域和栅漏区域，所述第一区域由半导体材料组成并用于耗尽所述异质结中位于栅极下方的二维电子气，所述第二区域由高阻材料形成，所述高阻材料是由所述半导体材料经等离子体处理后形成；
阻挡层，其至少覆设在所述第三半导体层的第二区域上；
源极、漏极和栅极，所述源极和漏极通过所述异质结内的二维电子气电连接，所述栅极设置在所述第三半导体层上并位于所述源极和漏极之间。
其中，所述阻挡层连续覆盖所述源极、漏极、栅极及第三半导体层，且所述阻挡层上开设有窗口，所述源极、漏极和栅极的至少局部区域自所述窗口处露出。
其中，所述阻挡层的厚度为2～10nm。
其中，所述阻挡层的材质选自绝缘材料，例如氧化硅、氧化铝、氮化硅、氮化铝等，且不限于此。
下面将结合附图及具体实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。以及除非特别说明的之外，以下实施例中所涉及到的制备工艺均为本领域技术人员已知的现有工艺，其具体的工艺参数可以根据情况进行设定，在此不作具体的限制。
实施例
请参阅图2，本实施例提供的一种具有等离子体处理阻挡层的p-GaN栅增强型HEMT器件包括衬底10、设置于衬底10上的外延结构以及与所述外延结构配合的源极、漏极和栅极。
具体的，所述外延结构包括依次设置于衬底10上的GaN沟道层20(即所述的第一半导体层)、AlGaN势垒层30(即所述的第二半导体层)和P-GaN盖帽层40(即所述的第三半导体层)，所述栅极设置于P-GaN盖帽层40上，所述源极、漏极设置于GaN沟道层20上且位于所述栅极的两侧，所述栅极和源极之间以及栅极和漏极之间的AlGaN势垒层30上设置有高阻GaN层50。
具体的，高阻GaN层50是由P-GaN盖帽层40的局部转化而成的。
具体的，所述器件的表面还设置有阻挡层60，且所述阻挡层60上开设有窗口，所述源极、漏极和栅极的局部区域自所述窗口处露出。
请参阅图3a至图3f所示，一种制备所述p-GaN栅HEMT器件的方法包括如下步骤：
1)提供衬底10，并通过金属有机化合物化学气相沉积(MOCVD)、分子束外延(MBE)或氢化物气相外延(HVPE)等外延技术在衬底10上依次外延生长GaN沟道层20、AlGaN势垒层30和P-GaN盖帽层40，如图3a所示；
2)在P-GaN层盖帽40上设置第一掩膜版(未在图中示出)，并利用第一掩膜版将P-GaN盖帽层40与源极和漏极对应的区域去除，从而使AlGaN势垒层30的表面与源极和漏极对应的区域暴露出，并通过电子束蒸发技术在暴露出的AlGaN势垒层30的表面上沉积金属Ti/Al/Ni/Au，形成源极和漏极，如图3b所示；
3)在剩余的P-GaN盖帽层40上设置第二掩膜版(未在图中示出)，并利用第二掩膜版使P-GaN盖帽层40的表面与栅极对应的区域暴露出，并通过电子束蒸发技术在暴露出的P-GaN盖帽层40的表面上沉积金属Ni/Au，形成栅极，如图3c所示；
4)通过原子层沉积技术或化学气相沉积技术在步骤3)中所形成的器件表面沉积厚度为2～10nm的氧化硅、氧化铝、氮化硅或氮化铝薄膜形成薄膜阻挡层60，如图3d所示；
5)利用ICP设备对所述器件表面进行等离子体处理，采用的等离子体为氢等离子体、氮等离子体、氧等离子体，等离子体处理的条件可以为：2W、10min，5W、8min，10W、6min，20W、5min，50W、3min，100W、2min，等等，处理完之后进行退火处理，退火处理的条件可以为：450℃、3min，420℃、5min，380℃、8min，350℃、10min，350℃、5min，等等，从而将栅极和源极之间以及栅极和漏极之间的P-GaN盖帽层40转化为高阻GaN层50，如图3e所示，其中所述等离子体处理可以采用氢等离子体、氮等离子体或者氧等离子体中的任意一种：
6)利用光刻技术和RIE刻蚀技术在阻挡层60上开设窗口，从而使源极、漏极和栅极的局部区域暴露出，以便对制备的器件进行测试，如图3f所示。
本实施例制备的p-GaN栅增强型HEMT器件可以被定义为实施例产品。
对比例
本对比例提供的一种p-GaN栅增强型HEMT器件的结构与实施例基本相同，但省略了阻挡层。相应的，本对比例提供的一种p-GaN栅增强型HEMT器件的制作方法也与实施例基本相同，区别仅在于，省略了步骤4)。
本对比例制备的p-GaN栅增强型HEMT器件可以被定义为对比例产品。
分别对实施例产品和对比例产品进行测试，结果显示，实施例产品的器件表面关态漏电比对比例产品平均降低约4个数量级，输出电流平均升高约20％，导通电阻平均降低约50％，400Vstress下动态因子平均从约1.5降到平均约1.1。
另外，取对比例产品中的一个样品(定义为样品A，sampleA)和实施例产品中的一个样品(定义为样品B，sample B)进行进一步的测试，该两个器件的转移、输出、耐压、动态特性分别如图4a-图4d所示。图4a中ION/IOFF为开关比。图4b中栅极电压VG范围0V到8V，步进+2V。图4c中的测试条件为：衬底接地，栅极电压VG和漏极电压VS接0V电位。图4d中，关态栅极电压(OFF-state)VGS＝0V，开态栅极电压(ON-state)VGS＝6V，开关切换时间(ON-OFFswithing time)：200μs，关态加压时间(stress time)：10ms，衬底接地(substrategrounded)。其中，样品B包括在GaN单晶衬底上依次生长的厚度约200nm的GaN沟道层、厚度约20nm的AlGaN势垒层和厚度约70nm的P-GaN盖帽层，其中的阻挡层为厚度约5nm的氧化铝薄膜，且在制备过程中采用氢等离子体，等离子体处理条件为50W、3min，退火处理条件为350℃、5min。样品A的结构与样品B基本相同，但不具有阻挡层，在制备过程中采用的等离子体处理条件、退火处理条件也与样品B一致。
本发明以上实施例通过先在p-GaN盖帽层上形成一层等离子体处理阻挡层，再利用氢等离子体处理p-GaN盖帽层，使栅极和源极之间以及栅极和漏极之间的p-GaN盖帽层高阻化，实现了增强型HEMT器件的同时，将氢等离子体处理时对p-GaN盖帽层表面严重的注入损伤基本转移到阻挡层上，减小了HEMT器件由大量表面缺陷引起的表面漏电，同时可防止过多的氢等离子体注入到沟道中而使沟道界面产生过多的界面态，进而引发电流崩塌效应。
应当理解，本发明的技术方案不限于上述具体实施案例的限制，凡是在不脱离本发明宗旨和权利要求所保护的范围情况下，根据本发明的技术方案做出的技术变形，均落于本发明的保护范围之内。
Claims (10)
1.一种具有阻挡层的p-GaN栅HEMT器件的制备方法，包括：
制作外延结构的步骤，所述外延结构包括沿指定方向依次设置的第一半导体层、第二半导体层和第三半导体层，所述第一半导体层与第二半导体层配合形成异质结，所述第三半导体层用于耗尽所述异质结中位于第三半导体层下方的二维电子气；以及
制作与所述外延结构配合的源极、漏极和栅极的步骤；
其特征在于，所述制备方法还包括：
在所述外延结构上设置阻挡层，并使所述阻挡层至少覆盖所述第三半导体层的栅源区域和栅漏区域，之后采用等离子体对所述第三半导体层进行处理，以将所述第三半导体层的栅源区域和栅漏区域内的半导体材料转化为高阻材料。
2.根据权利要求1所述的制备方法，其特征在于，具体包括：先在所述外延结构层上制作源极、漏极、栅极，之后设置所述阻挡层，并使所述阻挡层连续覆盖所述源极、漏极、栅极及第三半导体层。
3.根据权利要求1所述的制备方法，其特征在于：所述阻挡层的厚度为2～10nm；和/或，所述阻挡层的材质选自绝缘材料。
4.根据权利要求1所述的制备方法，其特征在于，具体包括：采用物理和/或化学气相沉积方式在所述外延结构表面形成所述阻挡层。
5.根据权利要求1所述的制备方法，其特征在于，具体包括：采用等离子体对所述第三半导体层进行处理后，再将形成的器件结构于350～450℃退火处理3～10min，从而将所述第三半导体层的栅源区域和栅漏区域内的半导体材料转化为高阻材料。
6.根据权利要求1所述的制备方法，其特征在于：所述等离子体包括氢等离子体、氮等离子体或氧等离子体；和/或，所述等离子体的功率为2w～100W，处理时间为2min～10min。
7.根据权利要求1所述的制备方法，其特征在于，还包括：在所述阻挡层上开设窗口，以至少使所述源极、漏极和栅极的局部区域暴露出。
8.一种具有阻挡层的p-GaN栅HEMT器件，其特征在于，它由权利要求1-7中任一项所述的方法制成。
9.一种具有阻挡层的p-GaN栅HEMT器件，其特征在于，包括：
沿指定方向依次设置的第一半导体层和第二半导体层，所述第一半导体层与第二半导体层配合形成异质结；
第三半导体层，其具有第一区域和第二区域，所述第一区域为栅下区域，所述第二区域为栅源区域和栅漏区域，所述第一区域由半导体材料组成并用于耗尽所述异质结中位于栅极下方的二维电子气，所述第二区域由高阻材料形成，所述高阻材料是由所述半导体材料经等离子体处理后形成；
阻挡层，其至少覆设在所述第三半导体层的第二区域上；
源极、漏极和栅极，所述源极和漏极通过所述异质结内的二维电子气电连接，所述栅极设置在所述第三半导体层上并位于所述源极和漏极之间。
10.根据权利要求9所述的p-GaN栅HEMT器件，其特征在于：所述阻挡层连续覆盖所述源极、漏极、栅极及第三半导体层，且所述阻挡层上开设有窗口，所述源极、漏极和栅极的至少局部区域自所述窗口处露出；和/或，所述阻挡层的厚度为2～10nm；和/或，所述阻挡层的材质选自绝缘材料。
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