CN116932441B - 一种并行接口及可降低延时校准复杂度的延时校准方法 - Google Patents

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Abstract

本发明涉及一种并行接口及可降低延时校准复杂度的延时校准方法。所述并行接口包括：并行接口本体，包括数据发送部以及数据接收部，其中，数据发送部包括N个相互独立的发送通道，数据接收部包括N个相互独立的接收通道；通道对齐调整电路，包括与数据发送部适配连接的发送选择处理部、与数据接收部适配连接的接收选择处理部、用于频率测量的测频电路以及延时校准状态控制用的通道对齐控制状态机，利用测频电路测量表征当前环形振荡环路延迟状态的频率值，并将所测量的频率值加载至通道对齐控制状态机。本发明可降低并行接口的复杂度，以及降低并行接口在延时校准时的复杂度，且可提高并行接口间延迟校准时灵活性。

Description

一种并行接口及可降低延时校准复杂度的延时校准方法
技术领域
本发明涉及一种并行接口及针对并行接口的延时校准方法，尤其是一种并行接口及可降低延时校准复杂度的延时校准方法。
背景技术
相对于串行接口，并行接口可以利用多个信道/通道(lane)同时传输一个字，但这要求经所有lane到达接收侧的延迟需保持相同，以保证接收侧的数据不会出现错位的情况。为保证经所有lane后的延迟一致，在没有设计校准功能时，一般是通过控制多个lane的走线长度来保证延迟一致，但实际情况中，各个lane之间长度很难保证完全一致，从而导致经各个lane到达接收侧的时间并不一致，也即会出现并行数据的错位。
为了克服以上问题，现有技术中，一般是在发送端/接收端增加可控延迟单元，并基于一定的自动校准算法，以实现基于并行接口的数据通道对齐。下面对现有技术中三种常见实现数据通道对齐的方式进行具体接收说明。
第一种数据通道对齐方案，具体为：通过预先定义的同步字实现通道对齐方案。该方案主要在接收侧引入DDL(Digital Delay Line，数控延迟单元)，先实现位校正，然后通过发送预先定义好的同步字，调整接收侧DDL的延迟值，来实现各通道的数据对齐功能。对该方案，可参考文献为：黄万伟，汪斌强，曹晓磊.动态相位调整技术在FPGA中的设计与实现[J].电子技术应用，2009，35(5):58–61。
第二种数据通道对齐方案，具体为：基于读写训练延迟的闭环校准方法。该方案中，在时钟或者数据端添加数控延迟单元，通过读写反馈来搜索数据有效窗口的低值和高值，来调整时钟和数据的延迟。
数据对齐通道时，具体工作过程为：首先，DDL的延迟值设置为最小值，发送端发送一组数据到接收端，然后接收端再将发送的数据回传到发送端，回传的数据和原始数据进行比较，直到出现先数据差异和后数据一致的突变时，说明搜索到了数据有效窗口的左边界，记录此时的DDL延迟控制值；然后，继续增加DDL的延迟值，直到出现先数据一致和数据差异的突变时，说明搜索到了数据有效窗口的右边界，记录此时的延迟值。
对左边界记录的延迟值和右边界记录的延迟值求平均，此时，计算得到延迟值的平均值即为DDL的控制值。
由上述说明可知，对第二种数据通道对齐方案，其特点是调节过程周期较长，且需要双方都包含收发电路，以保证数据的回传验证。对该方案，可参考文献为：陆辰鸿，胡越黎，周俊.基于训练方式的存储器时钟信号的自适应同步[J].上海大学学报(自然科学版)，2015，21(4):393–401。
第三种数据通道对齐方案，具体为：基于特定延迟的开环校准方法。该方案中，在数据或者时钟端添加一个固定延迟单元，固定延迟设置值通过事先的计算得到，特点是实现简单，但延迟确定后就难以再调节。对该方案，可参考公开号为CN101809869A的申请所公开的技术方案。
由上述说明可知，对上述方案并行接口的通道对齐方案中，第一种方案包含主流的校准过程，但校准的过程也需要双方较复杂的状态机来协同。第二种方案中，需要双方都包含收发电路，且为双向传输的类型，减小了其应用的范围。校准的过程也需要状态机基于较复杂的处理来协同。第三种方案中，基于预先设定的延迟，环境变化时，延迟值可能就会不恰当，导致采样错误，不够灵活。
因此，由上述说明可知，在进行延时校准时，并行接口较为复杂，且校准过程也较为复杂，难以满足实际应用场景的需求。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种并行接口及可降低延时校准复杂度的延时校准方法，其可降低并行接口的复杂度，以及降低并行接口在延时校准时的复杂度，且可提高并行接口间延迟校准时灵活性。
按照本发明提供的技术方案，一种并行接口，所述并行接口包括：
并行接口本体，包括数据发送部以及数据接收部，其中，数据发送部包括N个相互独立的发送通道，数据接收部包括N个相互独立的接收通道；
通道对齐调整电路，包括与数据发送部适配连接的发送选择处理部、与数据接收部适配连接的接收选择处理部、用于频率测量的测频电路以及延时校准状态控制用的通道对齐控制状态机，其中，
通道对齐控制状态机通过发送选择处理部选择目标发送通道，并配置所选择目标发送通道处于数据发送状态或发送校准状态，且通道对齐控制状态机通过接收选择处理部选择目标接收通道，并配置所选择目标接收通道处于数据接收状态或接收校准状态；
基于所选定处于发送校准状态的发送通道以及处于接收校准状态的接收通道配置形成环形振荡环路，利用测频电路测量表征当前环形振荡环路延迟状态的频率值，并将所测量的频率值加载至通道对齐控制状态机，以使得通道对齐控制状态机基于所接收的频率值进行延时校准。
所述数据发送部包括N个发送器，基于每一发送器形成一对应独立的发送通道，其中，对任一发送器，包括至少一个数据发送端以及至少一个发送校准端；
发送选择处理部，包括环形振荡器、发送选择开关单元以及发送N路解复用器，其中，
发送选择开关单元的第一通道经环形振荡器单元与接收选择处理部的输出端连接，发送选择开关的第二通道直接与接收选择处理部的输出端连接；
发送选择开关单元的输出端与发送N路解复用器的输入端连接，发送N路解复用器的N个通道分别与N个发送器的发送校准端连接；
通过发送N路解复用器选择一发送器的发送校准端，且通道对齐控制状态机同时配置所述发送器选择所述发送校准端时，则基于所述发送器形成的发送通道处于发送校准状态。
对数据接收部，包括N个接收器，基于每一接收器形成一独立的接收通道，其中，
对任一接收器，包括依次连接的接收元件、数控延迟单元以及接收解复用器，接收解复用器包括至少一个数据接收端以及至少一个接收校准端；
接收选择处理部包括接收N路复用器，接收N路复用器的N个通道分别与数据接收部内N个接收解复用器的接收校准端连接，接收N路复用器的输出端与测频电路、环形振荡器以及发送选择开关单元适配连接；
通过接收N路复用器选择一接收器的接收校准端，且通过通道对齐控制状态机控制所述接收器同时选择接收校准端时，则基于所述接收器形成的接收通道处于接收校准状态。
所述环形振荡器包括M个依次串接的反相器元件，其中，
第一个反相器元件的输入端与接收选择处理部的输出端连接，最后一个反相器元件的输出端与发送选择开关单元连接。
所述测频电路，包括门控开关元件以及计数器元件，其中，
门控开关元件的一端与接收选择处理部的输出端连接，门控开关元件的另一端与计数器元件的CLK端连接，计数器元件的计数输出端与通道对齐控制状态机连接。
一种可降低延时校准复杂度的延时校准方法，用于对至少2个可形成通信连接关系的并行接口延时校准，所述并行接口为所述的并行接口，所述延时校准方法包括：
将一并行接口的数据发送部、数据接收部分别与另一并行接口的数据接收部、数据发送部对应适配连接，以将两个所述并行接口对准连接，其中，一并行接口内的数据发送部与另一并行接口内的数据接收部对应连接形成一数据并行传输信道；
基于一数据并行传输信道配置成待校准信道，基于另一对应数据并行传输信道配置成基准信道，且基于待校准信道、基准信道将所述两个并行接口配置成环形振荡环路，其中，
待校准信道包括N个子信道，N个子信道中有n个待校准子信道，n≤N；
基准信道为所对应数据并行传输信道内选定并保持的一个子信道，所述基准信道内的发送通道配置处于发送校准状态，且所述基准信道内的接收通道配置处于接收校准状态；
在环形振荡环路内，将待校准信道相对应的数据发送部所在的并行接口配置为发送侧接口，将另一并行接口配置为接收侧接口；
基于发送侧接口、接收侧接口内相应的通道对齐调整电路依次选择切换所述待校准信道内的待校准子信道，且在每次选择切换一个待校准子信道后，基于相应的测频电路对环形振荡环路进行频率测量，其中，对所选择的待校准子信道，构成所述待校准子信道的发送通道处于发送校准状态，且构成所述待校准子信道的接收通道处于接收校准状态；
当所有的待校准子信道均被选择且对所对应的环形振荡环路均频率测量后，分别确定发送侧接口对应的频率状态和/或接收侧接口对应的频率状态；
基于发送侧接口的频率状态和/或接收侧接口的频率状态，对待校准子信道进行延时校准，以使得基于n个待校准子信道对应的发送侧接口的频率状态和/或接收侧接口的频率状态均达到预设校准状态。
所述基于发送侧接口的频率状态和/或接收侧接口的频率状态，对待校准子信道进行延时校准时，还包括：
当发送侧接口的频率状态和/或接收侧接口的频率状态未达到预设校准状态时，至少对接收侧接口内相应数控延迟单元的延迟值调整；
基于对接收侧接口内相应数控延迟单元的延迟值调整，执行第i个待校准子信道的选择切换以及切换后的频率测量过程，直至发送侧接口的频率状态以及接收侧接口的频率状态均达到预设校准状态；其中，i＝1，2，…，n；
发送侧接口的频率状态和/或接收侧接口的频率状态均达到预设校准状态时，至少包括基于n个待校准子信道的n个测量频率处于稳定状态。
两个并行接口对准连接后，至少连接形成两个数据并行传输信道，其中，
对每个数据并行传输信道，分别执行作为基准信道对另一个相应数据并行传输信道的延时校准过程。
配置成环形振荡环路时，发送侧接口内的通道对齐控制状态机配置发送选择开关单元选择所连接的环形振荡器，以及
所述接收侧接口内的通道对齐控制状态机配置发送选择开关单元直接选择所连接的接收选择处理部。
发送侧接口利用所述发送侧接口内测频电路进行频率测量时，包括：
在选择一发送通道并基于所选择的发送通道形成待校准子信道后，发送侧接口内的通道对齐控制状态机对测频电路的频率测量监测，当测频电路的测量频率出现频率跳变并在所测量的频率平稳后，通道对齐控制状态机控制发送N路解复用器切换选择另一用于形成待校准子信道的发送通道，直至所有待校准子信道均被切换选择，并在选择切换后基于测频电路执行频率测量；
当测频电路的频率测量在预设时间阈值未出现跳变时，通道对齐控制状态机进入异常处理，以基于所述异常处理判断环形振荡环路无法振荡的异常状态。
本发明的优点：在并行接口内设置通道对齐调整电路，通过通道对齐调整电路可进行频率测量，通过通道对齐控制状态机可实现对延时校准的过程控制，可降低并行接口的复杂度；延时校准时，通过频率测量，表征待校准信道内子信道的延迟值，根据频率状态，接收侧接口内的通道对齐控制状态机调整接收器内数控延迟单元的延迟值，直至发送侧接口的频率状态以及接收侧接口的频率状态均达到预设校准状态，简化了延时校正的调整过程，以及降低并行接口在延时校准时的复杂度，且可提高并行接口间延迟校准时灵活性。
附图说明
图1为本发明并行接口的一种实施例结构框图。
图2为本发明环形振荡器的一种实施例原理图。
图3为本发明发送选择开关单元的一种实施例原理图。
图4为本发明发送N路解复用器的一种实施例原理图。
图5为本发明发送器的一种实施例原理图。
图6为本发明接收器的一种实施例原理图。
图7为本发明接收N路复用器的一种实施例原理图。
图8为本发明测频电路的一种实施例原理图。
图9为本发明两个并行接口对准连接的一种实施例原理图。
图10为本发明发送侧接口在延时校准时的一种实施例工作流程图。
图11为本发明接收侧接口在延时校准时的一种实施例工作流程图。
附图标记说明：110-测频电路、111-门控开关元件、112-计数器元件、120-通道对齐控制状态机、130-环形振荡器、131-反相器元件、140-发送选择开关单元、141-二路复用器、150-发送N路解复用器、151-1至N开关单元、160-数据发送部、1611-发送二选一开关单元、1612-发送元件、170-数据接收部、1711-接收元件、1712-数控延迟单元、1713-接收解复用器、180-接收N路复用器、181-N选1开关单元。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
为了降低并行接口的复杂度，以及降低并行接口在延时校准时的复杂度，对可降低延时校准复杂度的并行接口，本发明的一种实施例中，所述并行接口包括：
并行接口本体，包括数据发送部160以及数据接收部170，其中，数据发送部160包括N个相互独立的发送通道，数据接收部170包括N个相互独立的接收通道；
通道对齐调整电路，包括与数据发送部160适配连接的发送选择处理部、与数据接收部170适配连接的接收选择处理部、用于频率测量的测频电路110以及延时校准状态控制用的通道对齐控制状态机120，其中，
通道对齐控制状态机120通过发送选择处理部选择目标发送通道，并配置所选择发送通道处于数据发送状态或发送校准状态，且通道对齐控制状态机120通过接收选择处理部选择目标接收通道，并配置所选择接收通道处于数据接收状态或接收校准状态；
基于所选定处于发送校准状态的发送通道以及处于接收校准状态的接收通道配置形成环形振荡环路，利用测频电路110测量表征当前环形振荡环路延迟状态的频率值，并将所测量的频率值加载至通道对齐控制状态机120，以使得通道对齐控制状态机120基于所接收的频率值进行延时校准。
对并行接口，包括可实现并行数据收发的并行接口本体以及用于延时校准用的通道对齐调整电路。并行接口本体，一般可包括至少一个数据发送部160以及至少一个数据接收部170，其中，数据发送部160可实现数据以并行的向外发送，数据接收部170可实现数据以并行方式接收。本发明的一种实施例中，数据发送部160包括N个相互独立发送通道，此时，可实现N位数据的并行发送；数据接收部170包括N个相互独立的接收通道，此时，可实现N位数据的并行接收；此处，N的大小可根据需要选择，以能满足实际的应用需求为准。
数据发送部160内的每个发送通道均可配置处于数据发送状态或发送校准状态，因此，上述中的目标发送通道即为N个发送通道中的一个，其中，数据发送状态即为正常实现数据发送，发送校准状态即为可基于当前发送通道进行延时校准，基于发送校准状态的发送通道进行延时校准的方式以及过程下述会进行详细说明。同理，数据接收部170内的每个接收通道均可配置处于数据接收状态或接收校准状态，数据接收状态即为正常实现数据接收，接收校准状态即为可基于当前接收通道进行延时校准。
为了能实现对并行接口本体进行延时校准，本发明的一种实施例中，通过发送选择处理部与数据发送部160适配连接，以利用发送选择处理部至少实现对数据发送部160内发送通道的选择与切换，此外，通道对齐控制状态机120也需与数据发送部160连接，以基于发送选择处理部以及通道对齐控制状态机120配置所选择发送通道处于数据发送状态或发送校准状态。当然，发送选择处理部对数据发送部160内不同发送通道的选择与切换，也由通道对齐控制状态机120控制。
同理，通过接收选择处理部与数据接收部170适配连接，以利用接收选择处理部至少实现对数据接收部170内接收通道的选择与切换，此外，通道对齐控制状态机120也需要与数据接收部170连接，以基于接收选择处理部以及通道对齐控制状态机120配置所选择接收通道处于数据接收状态或接收校准状态，由此，目标接收通道也即为N个接收通道中的一个。接收选择处理部对数据接收部170内接收通道的选择与切换，也由通道对齐控制状态机120控制。
对一并行接口本体延时校准时，选择并配置一目标发送通道处于发送校准状态，以及，选择并配置一目标接收通道处于接收校准状态，以基于所选定处于发送校准状态的发送通道以及处于接收校准状态的接收通道配置形成环形振荡环路。在形成环形振荡环路后，则可利用测频电路110测量表征当前环形振荡环路延迟状态的频率值，并将所测量的频率值加载至通道对齐控制状态机120，通道对齐控制状态机120基于所接收的频率值进行延时校准；由此，可降低并行接口的复杂度，以及降低并行接口在延时校准时的复杂度。通道对齐控制状态机120基于频率值进行延时校准的具体情况，下面会进行具体的过程说明。
本发明的一种实施例中，所述测频电路110，包括门控开关元件111以及计数器元件112，其中，
门控开关元件111的一端与接收选择处理部的输出端连接，门控开关元件111的另一端与计数器元件112的CLK端连接，计数器元件112的计数输出端与通道对齐控制状态机120连接。
图8中示出了测频电路110的一种实施例，门控开关元件111、计数器元件112均可采用现有常用的形式，如门控开关元件111可为CMOS传输门或钟控门等形式，门控开关元件111的类型可根据实际需求选择，图中，td为计数器元件112的计数使能端保持有效的时间，计数器元件112的计数使能端以及计数输出端均与通道对齐控制状态机120连接，也即计时器元件的计数使能由通道对齐控制状态机120控制，基于计数器元件112的计数输出可得到频率值。当不需要测频电路110测频工作时，可通过门控开关元件111实现计数器元件112计数时钟的停止触发，具体利用可控开关元件111控制计数器元件112工作状态方式与现有相一致，此处不再赘述。
对于频率值，即为在单位时间中的计数数值。利用计数器元件112进行测频原理为：当计数使能端维持一定的时间td，计数脉冲的CLK端触发计数器元件112进行计数累加(如每次计数累加1)，当计数使能端无效后，停止计数，此计数值即可表征频率值。而重新测量频率时，清空当前计数值，重新计数即可。
本发明的一种实施例中，所述数据发送部160包括N个发送器161，基于每一发送器161形成一对应独立的发送通道，其中，对任一发送器161，包括至少一个数据发送端以及至少一个发送校准端；
发送选择处理部，包括环形振荡器130、发送选择开关单元140以及发送N路解复用器150，其中，
发送选择开关单元140的第一通道经环形振荡器单元130与接收选择处理部的输出端连接，发送选择开关140的第二通道直接与接收选择处理部的输出端连接；
发送选择开关单元140的输出端与发送N路解复用器150的输入端连接，发送N路解复用器150的N个通道分别与N个发送器的发送校准端连接；
通过发送N路解复用器150选择一发送器的发送校准端，且通道对齐控制状态机120同时配置所述发送器161选择发送校准端时，则基于所述发送器161形成的发送通道处于发送校准状态。
一般地，数据发送部160内的发送器161优选采用相同的形式，利用一发送器161形成一个发送通道，则N个发送器161形成N个发送通道，也即形成图1中的通道1发送器161～通道N发送器161。N个发送通道相互独立，具体是指一发送通道的状态与其他发送通道的状态不相关，如将一发送通道配置为数据发送状态时，则其他发送通道可配置为数据发送状态或发送校准状态。在延时校准时，对数据发送部160内的N个发送通道，仅可选择并配置一个发送通道处于发送校准状态。
图5中示出了数据发送部160内一发送器161的电路原理图，图中，发送器161包括发送二选一开关单元1611以及发送元件1612，发送二选一开关单元1611可选用常用的二路复用器，则利用发送二选一开关单元1611的两个选择端可分别形成一个数据发送端以及一个发送校准端。二选一开关单元1611的输出端与发送元件1612的输入端连接，发送元件1612可选用现有常用的发送器件，以利用发送元件1612提供数据发送能力。图5中，发送二选一开关单元1611具有选择控制端sel3，所述选择控制端sel3与通道对齐控制状态机120的输出端连接，利用通道对齐控制状态机120可实现控制发送二选一开关单元1611选择数据发送端或发送校准端。
图1中示出了发送选择处理部的一种实施例，图中，包括环形振荡器130、发送选择开关单元140以及发送N路解复用器150，其中，发送N路解复用器150至少具有N个通道，发送N路解复用器150的N个通道与N个发送器161相应的发送校准端连接，当然，发送N路解复用器150内的通道数量也可以大于N个，发送N路解复用器150的通道数量可根据需要选择，优选与数据发送部160内发送通道的数量相一致。
通道对齐控制状态机120可控制发送选择开关单元140选择环形振荡器130或选择接收选择处理部，同时，通道对齐控制状态机120可控制发送N路解复用器150选择数据发送部160内相应的发送通道，N路解复用器150选择相应的发送通道后，则可实现发送选择开关单元140与相应发送通道的连接，如通道对齐控制状态机120控制发送N路解复用器150选择通道1发送器161的发送校准端时，则发送选择开关单元140的输出端实现与通道1发送器161的发送校准端连接，进而实现环形振荡器130或接收选择处理部与通道1发送器161的发送校准端连接，其他情况可参考此处的说明，此处不再一一列举说明。
通道对齐控制状态机120控制发送N路解复用器150选择一发送器161的发送校准端，且通道对齐控制状态机120通过选择控制端sel3也使得所述发送器161选择所述发送校准端时，则可将所述发送器161形成的发送通道配置处于发送校准状态。如控制发送N路解复用器150选择通道1发送器161的发送校准端，同时，通道对齐控制状态机120控制通道1发送器161也选择所述发送校准端时，则基于通道1发送器161所形成的发送通道则处于发送校准状态。
数据发送部160内的N个发送通道均不处于发送校准状态时，则可利用N个发送通道实现N位数据的并行发送；此时，通道对齐控制状态机120需控制每个发送通道的发送器161均同时选择数据发送端。
本发明的一种实施例中，所述环形振荡器130包括M个依次串接的反相器元件131，其中，
第一个反相器元件131的输入端与接收选择处理部的输出端连接，最后一个反相器元件131的输出端与发送选择开关单元140连接。
图2中示出了环形振荡器130的一种实施例，一般地，环形振荡器130内反相器元件131的个数M以3～5为宜，图中，环形振荡器130包括三个反相器元件131的实施例。反相器元件131可采用现有常用的反相器形式。对依次串接的M个反相器元件131，第一个反相器131的输入端与接收选择处理部的输出端连接，最后一个反相器元件131的输出端与发送选择开关单元140的通道端连接，以实现环形振荡器130与接收选择处理部以及发送选择开关单元140间的适配连接。
图3中示出了发送选择开关单元140的一种实施例，图中，发送选择开关单元140可选用二路复用器141，二路复用器141可采用现有常用的形式，当然，发送选择开关单元140也可以选用多路复用器，发送选择开关单元140的形式可根据需要选择，以至少能实现对环形振荡器130以及接收选择处理部的选择为准。
二路复用器141的两个输入端形成两个待选通道，也即可形成发送选择开关单元140的第一通道与第二通道，二路复用器141的两个输入端分别与环形振荡器130的输出端以及接收选择处理部的输出端连接。二路复用器141具有选择控制端sel1，二路复用器141的选择控制端sel1与通道对齐控制状态机120的输出端连接，通过通道对齐控制状态机120可控制二路复用器141选择环形振荡器130或接收选择处理部，并在选择后形成加载到发送N路解复用器150的输出。
图4中示出了发送N路解复用器150的一种实施例，图中，发送N路解复用器150可选用1至N开关单元151，由上述说明可知，发送N路解复用器150还可以采用其他的形式，具体能实现选择数据发送部160内的N个发送通道为准。1至N开关单元151具有选择控制端sel2，1至N开关单元151的选择控制端sel2与通道对齐控制状态机120的输出端连接，通过通道对齐控制状态机120控制1至N开关单元151的选择状态，如上述所述，分别选择相应发送器161内发送二选一开关单元1611的发送校准端，也即选择发送器161内发送二选一开关单元1611的发送校准端与发送选择开关单元140输出端连接。通过1至N开关单元151选择不同发送器161内发送二选一开关单元1611的发送校准端时，即实现对数据发送部160内不同发送通道的选择切换。
本发明的一种实施例中，对数据接收部170，包括N个接收器171，基于每一接收器171形成一对应独立的接收通道，其中，
对任一接收器171，包括依次连接的接收元件1711、数控延迟单元1712以及接收解复用器1713，接收解复用器1713包括至少一个数据接收端以及至少一个接收校准端；
接收选择处理部包括接收N路复用器180，接收N路复用器180的N个通道分别与数据接收部内N个接收解复用器1713的接收校准端连接，接收N路复用器180的输出端与测频电路110、环形振荡器130以及发送选择开关单元140适配连接；
通过接收N路复用器180选择一接收器171的接收校准端，且通过通道对齐控制状态机120控制所述接收器171同时选择接收校准端时，则基于所述接收器171形成的接收通道处于接收校准状态。
一般地，数据接收部170内的接收器171优选采用相同的形式，利用一接收器171形成一个接收通道，则N个接收器171形成N个接收通道，也即形成图1中的通道1接收器171～通道N接收器171。N个接收通道相互独立，具体是指一接收通道的状态与其他发送通道不相关，如将一接收通道配置为数据接收状态时，则其他发送通道可配置为数据接收状态或接收校准状态。在延时校准时，对数据接收部170内的N个接收通道，仅可选择并配置一接收通道处于接收校准状态。
图6中示出了接收器171的一种实施例，图中，接收器171包括接收元件1711、数控延迟单元1712以及接收解复用器1713，接收元件1711、数控延迟单元1712以及接收解复用器1713依次连接，接收元件1711用于接收另一并行接口发送的数据，接收元件1711接收的数据经数控延迟单元1712后进入接收解复用器1713，接收元件1711、数控延迟单元1712均可采用现有常用的形式，数控延迟单元1712内的延迟值可由通道对齐控制状态机120调控。
接收解复用器1713可采用二路解复用器，接收解复用器1713采用二路解复用器时，包括一个数据接收端以及一个接收校准端，接收解复用器1713具有选择控制端sel4，接收解复用器1713的选择控制端sel4与通道对齐控制状态机120的输出端连接，以通过通道对齐控制状态机120控制接收解复用器1713的状态，当通道对齐控制状态机120控制接收解复用器1713选择数据接收端时，则可实现正常的并行数据接收；当通道对齐控制状态机120控制接收解复用器1713选择数据校准端时，则可使得当前接收器171形成的接收通道处于接收校准状态，当然，还需要接收N路复用器180选择当前接收器171内接收解复用器1713的接收校准端。
图7中示出了接收N路复用器180的一种实施例，接收N路复用器180可采用N选1开关单元181，N选1开关单元181具有N个通道，N选1开关单元181的N个通道分别与N个接收器171内接收解复用器1713的接收校准端连接。N选1开关单元181具有选择控制端sel5，N选1开关单元181的选择控制端sel5与通道对齐控制状态机120的输出端连接，N选1开关单元181的输出端作为接收选择处理部的输出端。
通道对齐控制状态机120可控制N选1开关单元181选择相应接收器171内接收解复用器1713的接收校准端连接，也即可控制接收器171内接收解复用器1713的接收校准端与测频电路110、环形振荡器130以及发送选择开关单元140。当通道对齐控制状态机120控制所有N个接收器171内接收解复用器1713均选择数据接收端时，则可以利用数据接收部170实现N位数据的并行接收。在延时校准时，通道对齐控制状态机120仅配置一个接收通道处于接收校准状态。
本发明的一种实施例中，提供了一种可降低延时校准复杂度的方法，用于对至少2个可形成通信连接关系的并行接口延时校准，所述并行接口为所述的并行接口，所述延时校准方法包括：
将一并行接口的数据发送部160、数据接收部170分别与另一并行接口的数据接收部170、数据发送部160对应适配连接，以将两个所述并行接口对准连接，其中，一并行接口内的数据发送部160与另一并行接口内的数据接收部170对应连接形成一数据并行传输信道；
基于一数据并行传输信道配置成待校准信道，基于另一对应数据并行传输信道配置成基准信道，且基于待校准信道、基准信道将所述两个并行接口配置成环形振荡环路，其中，
待校准信道包括N个子信道，N个子信道中有n个待校准子信道，n≤N；
基准信道为所对应数据并行传输信道内选定并保持的一个子信道，所述基准信道内的发送通道配置处于发送校准状态，且所述基准信道内的接收通道配置处于接收校准状态；
在环形振荡环路内，将待校准信道相对应的数据发送部所在的并行接口配置为发送侧接口，将另一并行接口配置为接收侧接口；
基于发送侧接口、接收侧接口内相应的通道对齐调整电路依次选择切换所述待校准信道内的待校准子信道，且在每次选择切换一个待校准子信道后，基于相应的测频电路110对环形振荡环路进行频率测量，其中，对所选择的待校准子信道，构成所述待校准子信道的发送通道处于发送校准状态，且构成所述待校准子信道的接收通道处于接收校准状态；
当所有的待校准子信道均被选择且对所对应的环形振荡环路均频率测量后，分别确定发送侧接口对应的频率状态和/或接收侧接口对应的频率状态；
基于发送侧接口的频率状态和/或接收侧接口的频率状态，对待校准子信道进行延时校准，以使得基于n个待校准子信道对应的发送侧接口的频率状态和/或接收侧接口的频率状态均达到预设校准状态。
对图1中所示的并行接口延时校准时，一般至少需要两个并行接口，并将两个并行接口对准连接，如图9示出了两个并行接口对准连接的一种实施例。对准连接时，一并行接口的数据发送部160、数据接收部170分别与另一并行接口的数据接收部170、数据发送部160适配连接，其中，将一个数据发送部160以及一数据接收部170对应连接可形成数据并行传输信道，根据两个并行接口的说明可知，两个并行接口对准连接时，可形成两个数据并行传输信道，且每个数据并行传输信道均包括N个子信道，每个子信道包括一个发送信道以及与所述发送信道连接的接收信道。一种实施例中，N个子信道中有n个待校准子信道，n≤N。
由上述说明可知，两个对准连接的并行接口，均可处于主发送或主接收状态，但在延时校准时，只能对一个数据并行传输信道进行延时校准。对数据并行传输信道，由于均包括一数据发送部160以及一数据接收部170，对数据并行传输信道延时校准时，具体是指调控所述数据接收部170内相应接收通道的数控延迟单元1712的延迟值，以避免经数据接收部170接收的数据产生错位的情况。
两个并行接口对准连接形成的两个数据并行传输信道，基于一数据并行传输信道配置成待校准信道，基于另一对应数据并行传输信道配置成基准信道，也即对两个数据并行传输信道逐个延时校准；也即对每个数据并行传输信道，分别执行作为基准信道对另一个相应数据并行传输信道的延时校准；具体地，如两个数据并行传输信道分别为第一数据并行传输信道以及第二数据并行传输信道，对第一数据并行传输信道延时校准时，则基于第一数据并行传输信道配置成待校准信道，基于第二数据并行传输信道配置得到基准信道。对第一数据并行传输信道延时校准完成且对第二数据并行数据传输信道进行延时校准时，则基于第一数据并行传输信道配置成基准信道，而基于第二数据并行数据信道配置成待校准信道。
由上述说明可知，延时校准时，主要对形成数据并行传输信道内数据接收部170内相应数控延迟单元1712的延迟值调节，因此，延时校准时，为沿数据收发方向对数据并行传输信道逐个延时校准，此处，数据收发方向是指在待校准信道，发送通道指向接收通道的方向。
本发明的一种实施例中，基于一数据并行传输信道配置成待校准信道后，将另一对应数据并行传输信道的一子信道选定并保持作为基准信道，也即基准信道为相应数据并行传输信道的一个子信道，且对待校准信道延时校准过程中，所选定的子信道保持不变，也即在延时校准过程中，基准信道保持不变。
图9中，接口A内的数据发送部160与接口B内的数据接收部170配置形成待校准信道时，则将接口A内通道1接收器171与接口B内通道1发送器161间连接形成的信道选定为基准信道；同理，接口A内的数据接收部170与接口B内数据发送部160配置形成待校准信道时，则接口A内通道1发送器161与接口B内通道1接收器171连接形成的信道选定为基准信道，当然，基准信道还可以选择其他的子信道，具体情况可参考上述说明。
具体实施时，对基准信道，构成所述基准信道的发送通道处于发送校准状态，且构成所述基准信道的接收通道处于接收校准状态；如图9中，将接口A内通道1接收器171与接口B内通道1发送器161间连接形成的信道选定为基准信道时，则接口A内通道1接收器171配置为接收校准状态，且接口B内通道1发送器161配置处于发送校准状态。其他配置为基准信道的情况，可参考此处说明，不再一一举例说明。
为了能利用测频电路110测量的频率值进行延时校准，需基于待校准信道、基准信道将所述两个并行接口配置成环形振荡环路，在环形振荡环路内，将待校准信道相对应数据发送部160所在的并行接口配置为发送侧接口，将另一并行接口配置为接收侧接口，如图9中，将接口A内的数据发送部160与接口B内数据接收部170间连接形成的数据并行传输信道配置为待校准信道时，则接口A为发送侧接口，接口B为接收侧接口，其他的情况可参考此处说明。
本发明的一种实施例中，配置成环形振荡环路时，发送侧接口内的通道对齐控制状态机12配置发送选择开关单元140选择所连接的环形振荡器130，以及
所述接收侧接口内的通道对齐控制状态机120配置发送选择开关单元140直接选择所连接的接收选择处理部。
在环形振荡环路内，仅有一个环形振荡器130处于选定工作状态。图9中，当接口A为发送侧接口且接口B为接收侧接口时，则形成的环形振荡环路为接口A内的环形振荡器130-接口A内发送选择开关单元140-接口A内发送N路解复用器150-接口A内数据发送部160-接口B内数据接收部170-接口B内接收N路复用器180-接口B内发送选择开关单元140-接口B内发送N路解复用器150-接口B内数据发送部160-接口A内数据接收部170-接口A内接收N路复用器180-接口A内环形振荡器130。
由图9可知，接口A内的测频电路110、接口B内的测频电路110均与所述环形振荡环路连接，因此，接口A、接口B内的测频电路110可同步进行频率测量。对于其他形成环形振荡环路的情况，可参考此处说明。
延时校准时，基于发送侧接口、接收侧接口内相应的通道对齐调整电路依次选择切换所述待校准信道内的子信道，如发送侧接口通过所述发送侧接口内的通道对齐调整电路选择通道1发送器161处于发送校准状态时，则接收侧接口通过所述接收侧接口内的通道对齐调整电路选择通道1接收器171处于接收校准状态，也即选择通道1发送器161与通道1接收器171连接形成的子信道，其他子信道的选择切换情况可参考此处说明，直至所有的子信道均被选择。
在每次选择切换一个子信道后，发送侧接口、接收侧接口基于相应的测频电路110同时进行频率测量，所有的子信道均选择切换后，分别确定发送侧接口以及接收侧接口相对应的频率状态，此处，对发送侧接口而言，通过发送侧接口内的通道对齐控制状态机120确定发送侧接口内测频电路110的频率状态，对接收侧接口而言，通过接收侧接口内通道对齐控制状态机120确定接收侧接口内测频电路110的频率状态。
由上述说明可知，对形成的环形振荡环路，基准信道保持恒定，而待校准信道不断选择切换，因此，利用测频电路110测量的频率值可表征当前环形振荡环路延迟值的频率值。具体地，由于发送侧接口内的测频电路110与接收侧接口内的测频电路110均对同一环形振荡环路频率测量，则对任一当前环形振荡环路，发送侧接口内测频电路110测量的频率与接收侧接口内测频电路110所测量的频率相一致，此处，测量的频率相一致是指两者测量的频率相等或两者的差值位于一个允许的数值范围内。由一待校准子信道切换至另一待校准子信道时，测频电路110测量的频率置零，以在切换至另一待校准子信道时，测频电路110以零频率为初始值重新开始频率测量。
由上述说明可知，在利用频率表征环形振荡环路的延迟值时，当待校准子信道分别切换与测频后，即可得到基于n个待校准子信道的环形振荡环路相对应的n个表征延迟值的频率值。
本发明的一种实施例中，在延时校准过程中，还存在发送侧接口的频率状态和/或接收侧接口的频率状态未达到预设校准状态的情况，此时，当发送侧接口的频率状态和/或接收侧接口的频率状态未达到预设校准状态时，至少对接收侧接口内相应数控延迟单元1712的延迟值调整；其中，所述未达到预设校准状态，具体是指n个频率值不稳定，此处，n个频率值不稳定具体是指n个频率值不相等，或者存在任意两个频率值的差值超过允许的差值阈值，差值阈值的情况可根据需要选择，以能满足实际的延时校准需求为准。
由上述说明可知，对接收侧接口内相应数控延迟单元1712的延迟值调整，具体调整由接收侧接口内的通道对齐控制状态机120控制对相应数控延迟单元1712的延迟值(如图11中的DDL)调整，对不同数控延迟单元1712的延迟值调整时，具体以尽可能靠近或选择接收侧接口内测频电路110所测量频率值的最小值方向调整，此时，对待校准信道校准后，形成待校准信道的数据并行传输信道的延时校准误差最小。
测频电路110所测量的频率值的最小值，可由接收侧接口内通道对齐控制状态机120比较后确定。基于所确定的最小频率值，可确定与最小频率值对应数控延迟单元1712的延迟值，此时，通道对齐控制状态机120可将所确定的延迟值作为目标延迟值，将校准信道内其他子信道对应数控延迟单元1712的延迟值配置或设置为目标延迟值。
基于对接收侧接口内相应数控延迟单元1712的延迟值调整，重复上述待校准信道内所有待校准子信道的选择切换以及选择切换后的频率测量，直至发送侧接口的频率状态以及接收侧接口的频率状态均达到预设校准状态，也即执行第i个待校准子信道的选择切换以及切换后的频率测量过程，直至发送侧接口的频率状态以及接收侧接口的频率状态均达到预设校准状态；其中，i＝1，2，…，n；此时，即完成对待校准信道的延时校准。
具体地，发送侧接口的频率状态和/或接收侧接口的频率状态均达到预设校准状态时，至少包括基于n个待校准子信道的n个测量频率处于稳定状态。其中，处于频率稳定状态具体是指基于n个待校准子信道的测量频率值相等，或任意两个测量频率值的差值均不超过允许的差值阈值。
由上述说明可知，发送侧接口的频率状态与接收侧接口的频率状态相同或有微小区别，因此，可对发送侧接口的频率状态和/或接收侧接口的频率状态是否达到预设校准状态进行判断。
本发明的一种实施例中，发送侧接口利用所述发送侧接口内测频电路110进行频率测量时，包括：
在选择一用于形成待校准子信道的发送通道后，发送侧接口内的通道对齐控制状态机120对测频电路110的频率测量监测，当测频电路110的频率出现频率跳变并在所测量的频率平稳后，通道对齐控制状态机120控制发送N路解复用器150切换选择用于形成待校准子信道的发送通道，直至所有的待校准子信道均被切换选择，并在选择切换后基于测频电路110执行频率测量；
当测频电路110的频率测量在预设时间阈值未出现跳变时，通道对齐控制状态机120进入异常处理，以基于异常处理判断环形振荡环路无法振荡的异常状态。
由上述说明可知，在形成环形振荡环路时，在发送侧接口内环形振荡器130作用下，会自行振荡。因此，若测频电路110的频率测量在预设时间阈值未出现跳变时，则说明出现异常情况，则通道对齐控制状态机120进入异常处理，其中，发送侧接口以及接收侧接口均会进行上述的频率跳变检测过程。具体实施时，所述异常处理包括发送侧接口或接收侧接口的自回环测试，通过自回环测试的目的主要确定发送侧接口、接收侧接口内数据发送部160和/数据接收部170是否异常或损坏。
具体地，测频电路110在频率测量时，频率跳变是通道对齐控制状态机120进行上述工作的触发条件，因此，通过测频电路110可实现接收侧接口、发送侧接口内通道对齐控制状态机120的握手；此处，触发通道对齐控制状态机120的工作，具体包括对待校准信道内的子信道选择与切换，通道对齐控制状态机120的工作触发具体情况，参考上述说明，此处不再赘述。
预设时间阈值，一般设置为***时钟的20～100个时钟的时间，预设时间阈值设置的越大，则异常处理判断的精度越高。测频电路110的频率出现频率跳变并在所测量的频率平稳，具体是指测频电路110测量的频率形成稳定的状态，所形成的稳定状态具体包括稳定在一频率值或在一频率值附近波动。本发明的一种实施例中，监测测频电路110的频率出现频率跳变且所测量的频率平稳，具体监测的时间一般不超过预设时间阈值。
自回环测试，具体是指对发送侧接口或接收侧接口内部测试，此时，发送侧接口内的数据发送部160与所述发送侧接口内的数据接收部170对准连接，或者，接收侧接口内的数据发送部160与所述接收侧接口内的数据接收部170对准连接，也即可实现发送侧接口或接收侧接口的自回环测试连接状态。自回环测试，主要目的为检测发送侧接口或接收侧接口内数据发送部160、数据接收部170是否出现损坏。在配置自回环测试连接状态后，可采用本技术领域常用的技术手段实现自回环测试，自回环测试的方式以及具体过程可与现有相一致。
当自回环测试确定发送侧接口或接收侧接口异常时，则需更换异常的并行接口。当自回环测试确定发送侧接口或接收侧接口均正常时，则需对发送侧接口与接收侧接口的连接状态等判断，如测频电路110测量的频率为0，可能是数据并行传输通道断路，也可能是没有达到振荡的条件，此时，可通过调整接收侧接口内数控延迟单元1712的DDL，并在调整，再由测频电路110进行频率测量，若测频电路110测量的频率跳变后，则可进行正常延时校准，否则，说明数据并行传输信道存在问题，或可判断对准连接的发送侧接口以及接收侧接口无法进行正常的延时校准。
基于上述说明可知，图10中给出了在延时校准时，发送侧接口的一种实施例工作流程，图中，k即为发送侧接口内发送通道的编号，如k＝1时，即为基于通道1发送器161形成的发送通道，k＝N时，即为基于通道N发送器161形成的发送通道，此时，发送侧接口内发送通道依次选择并配置为相应的待校准子信道，也即待校准子信道为N个，即有：n＝N。
发送侧接口内的通道对齐控制状态机120选择切换一发送通道并基于所选择发送通道配置为相应的待校准子信道时，测频电路110均进行频率测量，因此，在整个延时校准过程中，发送侧接口内的测频电路110共实现N次的频率测量，也即将N个频率值加载到发送侧接口内的通道对齐控制状态机120内。
在延时校准过程中，在切换一个待校准子信道后，通道对齐控制状态机120都对发送侧接口内测频电路110的频率测量监测，具体监测以及监测出现异常的情况，可参考上述说明。
实现N个频率值测量后，发送侧接口内通道对齐控制状态机120对所接收的N个频率值计算，所述计算可为计算任一两个频率值的差值，或直接比较N个频率值，具体以能判断N个频率值是否处于稳定状态为准，N个频率值处于稳定状态的情况可参考上述说明。当N个频率值稳定时，则延时校准结束，否则，重复上述待校准子信道内发送通道的选择切换、选择切换后的频率测量以及对N个频率值的计算与判断是否稳定过程，直至通道对齐控制状态机120判定N个频率值稳定。
图11中，示出了接收侧接口的一种实施例工作流程，由上述说明可知，接收侧接口的工作与发送侧接口工作流程相对应，当图10中N个发送通道分别被选择并作为待校准子信道的发送通道时，则接收侧接口内N个接收通道分别被选择并作为待校准子信道的接收通道，也即具体以能形成所需的待校准子信道为准。
与图10中发送侧接口工作流程不同的时，当接收侧接口内通道对齐控制状态机120对所接收N个频率值计算并判断为不稳定状态时，则需要依照上述方式调整相应数控延迟单元1712的延迟值，并在调整相应数控延迟单元1712的延迟值后，与发送侧接口相对应依次进行待校准子信道内接收通道的选择切换、选择切换后的频率测量以及对N个频率值的计算与判断是否稳定过程，直至通道对齐控制状态机120判定N个频率值处于稳定状态。
当待校准信道内待校准子信道的数量n小于N时，此时，图10和图11中，k的取值与所选择的待校准子信道相关，如n个待校准子信道分别为基于通道1发送器161形成的发送通道～通道n发送器161形成的发送通道，以及通道1接收器171～通道n接收器171形成的接收通道时，则k的最大取值为n，其他实施例中，k的取值与数量n的对应关系，可根据所选择子待校准子信道的序号相关，具体延时校准方式以及过程均可参考上述说明，此处不再赘述。

Claims (8)

1.一种并行接口，其特征是，所述并行接口包括：
并行接口本体，包括数据发送部以及数据接收部，其中，数据发送部包括N个相互独立的发送通道，数据接收部包括N个相互独立的接收通道；
通道对齐调整电路，包括与数据发送部适配连接的发送选择处理部、与数据接收部适配连接的接收选择处理部、用于频率测量的测频电路以及延时校准状态控制用的通道对齐控制状态机，其中，
通道对齐控制状态机通过发送选择处理部选择目标发送通道，并配置所选择目标发送通道处于数据发送状态或发送校准状态，且通道对齐控制状态机通过接收选择处理部选择目标接收通道，并配置所选择目标接收通道处于数据接收状态或接收校准状态；
对两个对准连接的并行接口，基于所选定处于发送校准状态的发送通道以及处于接收校准状态的接收通道配置形成环形振荡环路，利用测频电路测量表征当前环形振荡环路延迟状态的频率值，并将所测量的频率值加载至通道对齐控制状态机，以使得通道对齐控制状态机基于所接收的频率值进行延时校准；
发送选择处理部，包括环形振荡器、发送选择开关单元以及发送N路解复用器，其中，
发送选择开关单元的第一通道经环形振荡器单元与接收选择处理部的输出端连接，发送选择开关的第二通道直接与接收选择处理部的输出端连接；
所述环形振荡器包括M个依次串接的反相器元件，其中，
第一个反相器元件的输入端与接收选择处理部的输出端连接，最后一个反相器元件的输出端与发送选择开关单元连接；
所述测频电路，包括门控开关元件以及计数器元件，其中，
门控开关元件的一端与接收选择处理部的输出端连接，门控开关元件的另一端与计数器元件的CLK端连接，计数器元件的计数输出端与通道对齐控制状态机连接。
2.根据权利要求1所述的并行接口，其特征是：所述数据发送部包括N个发送器，基于每一发送器形成一对应独立的发送通道，其中，对任一发送器，包括至少一个数据发送端以及至少一个发送校准端；
发送选择开关单元的输出端与发送N路解复用器的输入端连接，发送N路解复用器的N个通道分别与N个发送器的发送校准端连接；
通过发送N路解复用器选择一发送器的发送校准端，且通道对齐控制状态机同时配置所述发送器选择所述发送校准端时，则基于所述发送器形成的发送通道处于发送校准状态。
3.根据权利要求2所述的并行接口，其特征是：对数据接收部，包括N个接收器，基于每一接收器形成一独立的接收通道，其中，
对任一接收器，包括依次连接的接收元件、数控延迟单元以及接收解复用器，接收解复用器包括至少一个数据接收端以及至少一个接收校准端；
接收选择处理部包括接收N路复用器，接收N路复用器的N个通道分别与数据接收部内N个接收解复用器的接收校准端连接，接收N路复用器的输出端与测频电路、环形振荡器以及发送选择开关单元适配连接；
通过接收N路复用器选择一接收器的接收校准端，且通过通道对齐控制状态机控制所述接收器同时选择接收校准端时，则基于所述接收器形成的接收通道处于接收校准状态。
4.一种可降低延时校准复杂度的延时校准方法，其特征是，用于对至少2个可形成通信连接关系的并行接口延时校准，所述并行接口为权利要求1～权利要求3中任一项所述的并行接口，所述延时校准方法包括：
将一并行接口的数据发送部、数据接收部分别与另一并行接口的数据接收部、数据发送部对应适配连接，以将两个所述并行接口对准连接，其中，一并行接口内的数据发送部与另一并行接口内的数据接收部对应连接形成一数据并行传输信道；
基于一数据并行传输信道配置成待校准信道，基于另一对应数据并行传输信道配置成基准信道，且基于待校准信道、基准信道将两个并行接口配置成环形振荡环路，其中，
待校准信道包括N个子信道，N个子信道中有n个待校准子信道，n≤N；
基准信道为所对应数据并行传输信道内选定并保持的一个子信道，所述基准信道内的发送通道配置处于发送校准状态，且所述基准信道内的接收通道配置处于接收校准状态；
在环形振荡环路内，将待校准信道相对应的数据发送部所在的并行接口配置为发送侧接口，将另一并行接口配置为接收侧接口；
基于发送侧接口、接收侧接口内相应的通道对齐调整电路依次选择切换所述待校准信道内的待校准子信道，且在每次选择切换一个待校准子信道后，基于相应的测频电路对环形振荡环路进行频率测量，其中，对所选择的待校准子信道，构成所述待校准子信道的发送通道处于发送校准状态，且构成所述待校准子信道的接收通道处于接收校准状态；
当所有的待校准子信道均被选择且对所对应的环形振荡环路均频率测量后，分别确定发送侧接口对应的频率状态和/或接收侧接口对应的频率状态；
基于发送侧接口的频率状态和/或接收侧接口的频率状态，对待校准子信道进行延时校准，以使得基于n个待校准子信道对应的发送侧接口的频率状态和/或接收侧接口的频率状态均达到预设校准状态。
5.根据权利要求4所述的方法，其特征是，所述基于发送侧接口的频率状态和/或接收侧接口的频率状态，对待校准子信道进行延时校准时，还包括：
当发送侧接口的频率状态和/或接收侧接口的频率状态未达到预设校准状态时，至少对接收侧接口内相应数控延迟单元的延迟值调整；
基于对接收侧接口内相应数控延迟单元的延迟值调整，执行第i个待校准子信道的选择切换以及切换后的频率测量过程，直至发送侧接口的频率状态以及接收侧接口的频率状态均达到预设校准状态；其中，i＝1，2，…，n；
发送侧接口的频率状态和/或接收侧接口的频率状态均达到预设校准状态时，至少包括基于n个待校准子信道的n个测量频率处于稳定状态。
6.根据权利要求4所述的方法，其特征是，两个并行接口对准连接后，至少连接形成两个数据并行传输信道，其中，
对每个数据并行传输信道，分别执行作为基准信道对另一个相应数据并行传输信道的延时校准过程。
7.根据权利要求4所述的方法，其特征是，配置成环形振荡环路时，发送侧接口内的通道对齐控制状态机配置发送选择开关单元选择所连接的环形振荡器，以及
所述接收侧接口内的通道对齐控制状态机配置发送选择开关单元直接选择所连接的接收选择处理部。
8.根据权利要求4所述的方法，其特征是，发送侧接口利用所述发送侧接口内测频电路进行频率测量时，包括：
在选择一发送通道并基于所选择的发送通道形成待校准子信道后，发送侧接口内的通道对齐控制状态机对测频电路的频率测量监测，当测频电路的测量频率出现频率跳变并在所测量的频率平稳后，通道对齐控制状态机控制发送N路解复用器切换选择另一用于形成待校准子信道的发送通道，直至所有待校准子信道均被切换选择，并在选择切换后基于测频电路执行频率测量；
当测频电路的频率测量在预设时间阈值未出现跳变时，通道对齐控制状态机进入异常处理，以基于所述异常处理判断环形振荡环路无法振荡的异常状态。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117478107B (zh) * 2023-12-28 2024-02-27 芯光智网集成电路设计(无锡)有限公司 延迟校准方法、发送端及源同步通信***

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009110172A1 (ja) * 2008-03-04 2009-09-11 パナソニック株式会社 時間デジタル変換器、デジタルｐｌｌ周波数シンセサイザ、送受信装置、受信装置
CN106656173A (zh) * 2016-12-26 2017-05-10 上海迦美信芯通讯技术有限公司 一种振荡器的频率校准电路及其频率校准方法
CN108155964A (zh) * 2017-12-21 2018-06-12 南京理工大学 基于训练序列的fpga多通道串行数据动态对齐方法
CN113900369A (zh) * 2021-10-13 2022-01-07 中国科学院微电子研究所 一种时间数字转换器、校准方法及芯片
CN115865255A (zh) * 2022-11-29 2023-03-28 无锡芯光互连技术研究院有限公司 一种时钟和数据延迟校准电路及方法
CN115941398A (zh) * 2022-12-01 2023-04-07 电子科技大学 一种跨芯片互连***及lvds并行数据软硬件协同校准方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009110172A1 (ja) * 2008-03-04 2009-09-11 パナソニック株式会社 時間デジタル変換器、デジタルｐｌｌ周波数シンセサイザ、送受信装置、受信装置
CN106656173A (zh) * 2016-12-26 2017-05-10 上海迦美信芯通讯技术有限公司 一种振荡器的频率校准电路及其频率校准方法
CN108155964A (zh) * 2017-12-21 2018-06-12 南京理工大学 基于训练序列的fpga多通道串行数据动态对齐方法
CN113900369A (zh) * 2021-10-13 2022-01-07 中国科学院微电子研究所 一种时间数字转换器、校准方法及芯片
CN115865255A (zh) * 2022-11-29 2023-03-28 无锡芯光互连技术研究院有限公司 一种时钟和数据延迟校准电路及方法
CN115941398A (zh) * 2022-12-01 2023-04-07 电子科技大学 一种跨芯片互连***及lvds并行数据软硬件协同校准方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
高速、高精度脉冲延迟电路设计与应用;黄从开;;电子质量(第03期);全文 *
黄从开 ; .高速、高精度脉冲延迟电路设计与应用.电子质量.2008,(第03期),全文. *

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