CN117478107B - 延迟校准方法、发送端及源同步通信*** - Google Patents

延迟校准方法、发送端及源同步通信*** Download PDF

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Abstract

本发明涉及集成电路中的高速通信接口技术领域，具体公开了一种延迟校准方法、发送端及源同步通信***，包括：并行序列发生器，用于产生第一校准码和第二校准码；滑窗电路，用于对并行序列发生器产生的第二校准码产生可调延迟值；数控延迟单元，用于对并行序列发生器产生的第一校准码产生可调延迟值；延迟校准状态机，根据第一检测模式进入位定时状态以及根据第二检测模式进入字定时状态，以及在位定时状态下根据第一误码信息对数控延迟单元的延迟值进行调整，在字定时状态下根据第二误码信息对滑窗电路的延迟值进行调整。本发明提供的发送端能够解决了数控延迟单元在发送端进行位定时和字定时的问题。

Description

延迟校准方法、发送端及源同步通信***
技术领域
本发明涉及集成电路中的高速通信接口技术领域，尤其涉及一种延迟校准方法、发送端及源同步通信***。
背景技术
现有技术中，并行接口通过多个通道传输数据，接收侧采样数据，要求多个接收通道的到达时间在一个有效窗口，否则会出现采样错误。由于电路印制板互连线等差异，会出现各个到达时间不一致的情况，从而产生通道不对齐等情况。这时需要引入延迟对齐机制，来使通道对齐，保证传输正确。
现有的技术方案，主要是在环路中引入数控延迟单元来进行通道对齐，实现的过程也主要集中在接收侧进行。例如，第一种实现通道对齐的方案是通过预先定义的同步字实现，该方案主要在接收侧引入数控延迟单元，先实现位校正，然后通过发送预先定义好的同步字，调整接收侧的数控延迟单元的延迟值，来实现各通道的数据对齐功能。
第二种实现通道对齐的方案是基于读写训练延迟的闭环校准方法，具体为在时钟或者数据端添加可控延迟电路，通过读写反馈来搜索数据有效窗口的低值和高值，来调整时钟和数据的延迟。具体的工作过程：首先，数控延迟单元的延迟值设置为最小值，发送端发送一组数据到接收端，然后接收端再将发送的数据回传到发送端，回传的数据和原始数据进行比较，直到出现先数据差异和后数据一致的突变时，说明搜索到了数据有效窗口的左边界，记录此时的数控延迟单元的延迟控制值；然后，继续增加数控延迟单元的延迟值，直到出现先数据一致和数据差异的突变时，说明搜索到了数据有效窗口的右边界，记录此时的延迟值，然后左边界记录的延迟值和右边界记录的延迟值求平均，就是数控延迟单元的控制值。该方案的特点是调节过程周期较长，且需要双方都在同一个PAD上包含收发电路，以保证数据的回传验证。
第三种实现通道对齐的方案是基于特定延迟的开环校准方法，具体为在数据或者时钟端添加一个固定延迟单元，固定延迟设置值通过预先的计算得到，特点是实现简单，但延迟确定后就难以再调节。
针对上述现有技术中的几种方案，其中第一种实现方案主要解决数控延迟单元在接收侧的情况，但数控延迟单元在发送侧时就无能为力，无法再进行通道的对齐过程；第二种实现方案的数控延迟单元主要在发送侧，可以解决数控延迟单元在发送侧的问题，但只能单工通信，无法双向同时通信来交换数据；第二种实现方案中，基于开环的数控延迟单元来实现通道对齐，需要预先设定延迟值，无后续校准功能，而该方案仅适合在低速，变化不大的场景使用。
因此，针对数控延迟单元在发送侧为主的校准流程中，尤其是双工通信时，现有技术中的方案缺乏有效的反馈机制以反映误码信息实现校准电路的校准。因此，如何能够解决数控延迟单元位于发送侧时的延迟校准成为本领域技术人员亟待解决的技术问题。
发明内容
本发明提供了一种延迟校准方法、发送端及源同步通信***，解决相关技术中存在的数控延迟单元位于发送端时缺乏相应的延迟校准的问题。
作为本发明的第一个方面，提供一种发送端，其中，包括：
并行序列发生器，用于在延迟校准状态机工作于位定时状态时产生第一校准码，以及在延迟校准状态机工作于字定时状态时产生第二校准码；
滑窗电路，用于对并行序列发生器产生的第二校准码产生可调延迟值；
数控延迟单元，用于对并行序列发生器产生的第一校准码产生可调延迟值；
延迟校准状态机，包括位定时状态和字定时状态，用于执行延时校准方法，其中，所述延时校准方法，包括：
在启动时，设置滑窗电路的初始延迟值和数控延迟单元的初始延迟值；
保持所述滑窗电路的初始延迟值不变，在确定并行序列检测器处于第一检测模式时，控制所述延迟校准状态机进入位定时状态，在所述位定时状态下，当所述延迟校准状态机根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元的延迟值，直至根据并行序列检测器针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，将此时数控延迟单元对应的延迟值确定为第一匹配延迟值；所述并行序列检测器能够根据接收到的第一校准码产生第一匹配码；
保持所述数控延迟单元的延迟值维持在所述第一匹配延迟值，控制所述延迟校准状态机进入字定时状态，在确定所述并行序列检测器处于第二检测模式时，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路的延迟值确定为第二匹配延迟值；所述并行序列检测器能够根据接收到的第二校准码产生第二匹配码；
控制源同步通信***以发送端的数控延迟单元的可调延迟值为第一匹配延迟值，以及滑窗电路的可调延迟值为第二匹配延迟值工作，并控制所述延迟校准状态机退出位定时状态及字定时状态。
进一步地，所述滑窗电路包括多级级联连接的滑窗延迟单元，
每级滑窗延迟单元均包括D触发器和第一数据选择器，从第二级滑窗延迟单元开始，每级滑窗延迟单元的D触发器的输入端连接前一级滑窗延迟单元的D触发器的输出端，每级滑窗延迟单元的D触发器的输出端与同级的第一数据选择器的第一输入端连接，每级滑窗延迟单元的D触发器的时钟信号端用于输入时钟信号，
每级滑窗延迟单元的第一数据选择器的第二输入端连接前一级滑窗延迟单元的第一数据选择器的输出端，每级滑窗延迟单元的选择控制端用于输入延迟控制字信号，
其中，第一级滑窗延迟单元的D触发器的输入端和第一级滑窗延迟单元的第一数据选择器的第二输入端均用于输入序列发生器的输出信号，最后一级滑窗延迟单元的第一数据选择器的输出端用于输出滑窗电路的可调延迟值。
进一步地，所述数控延迟单元包括粗调电路和精调电路，所述粗调电路的输出端与所述精调电路的输入端连接，所述粗调电路的输入端为所述数控延迟单元的输入端，所述精调电路的输出端为所述数控延迟单元的输出端，
所述粗调电路用于在位定时状态时对初始延迟值进行第一延迟粒度计算，以获得第一粒度延迟值，其中所述第一粒度延迟值的计算公式为：
，
其中，表示第一粒度延迟值，/>表示粗调电路的固有延迟值，/>表示粗调电路的延迟控制码，/>表示粗调电路的延迟步进值；
所述精调电路用于在位定时状态时对所述第一粒度延迟值进行第二延迟粒度计算，以获得第二粒度延迟值，所述第一粒度延迟值的延迟粒度大于第二粒度延迟值的延迟粒度，其中所述第二粒度延迟值的计算公式为：
，
其中，表示第一粒度延迟值，/>表示精调电路的固有延迟值，表示精调电路的延迟控制字，/>表示精调电路的延迟步进值；
所述第一粒度延迟值和第二粒度延迟值之和为所述数控延迟单元的延迟值。
进一步地，所述粗调电路包括多级级联的粗调单元，每级粗调单元均包括第二数据选择器和延迟单元，每级延迟单元的输入端均连接前一级延迟单元的输出端，每级第二数据选择器的第一输入端均连接前一级第二数据选择器的输出端，每级第二数据选择器的第二输入端均连接同级的延迟单元的输出端；
第一级延迟单元的输入端和第一级第二数据选择器的第一输入端连接，且均为所述粗调电路的输入端；最后一级第二数据选择器的输出端为所述粗调电路的输出端；
所述精调电路包括多级级联的三态门阵列，从第二级三态门阵列开始，每级三态门阵列的输入端均连接前一级三态门阵列的输出端，第一级三态门阵列的输入端为所述精调电路的输入端，最后一级三态门阵列的输出端为所述精调电路的输出端；每级三态门阵列均包括多个输入端相连接以及输出端相连接的三态门。
进一步地，所述并行序列发生器包括n个级联的D触发器，用于生成PRBS码；
当n为7时，所述PRBS码为PRBS7码，且PRBS7码的生成多项式为x7 + x6+ 1，所述并行序列发生器包括7个级联的D触发器，该生成多项式表征：第六D触发器的输出端和第七D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第七D触发器输出所述PRBS7码；
当n为9时，所述PRBS码为PRBS9码，且PRBS9码的生成多项式为x9+ x5+ 1，所述并行序列发生器包括9个级联的D触发器，该生成多项式表征：第五D触发器的输出端和第九D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第九触发器输出所述PRBS9码；
当n为15时，所述PRBS码为PRBS15码，且PRBS15码的生成多项式为x15+ x14+ 1，所述并行序列发生器包括15个级联的D触发器，该生成多项式表征：第十四D触发器的输出端和第十五D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第十五D触发器输出所述PRBS15码；
当n为23时，所述PRBS码为PRBS23码，且PRBS23码的生成多项式为x23+ x18+ 1，所述并行序列发生器包括23个级联的D触发器，该生成多项式表征：第十八D触发器的输出端和第二十三D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第二十三D触发器输出所述PRBS23码；
当n为31时，所述PRBS码为PRBS31码，且PRBS31码的生成多项式为x31+ x28+ 1，所述并行序列发生器包括31个级联的D触发器，该生成多项式表征：第二十八D触发器的输出端和第三十一D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第三十一D触发器输出所述PRBS31码。
作为本发明的另一个方面，提供一种源同步通信***，其中，包括接收端和前文所述的发送端，所述发送端和接收端通信连接，
所述接收端至少包括并行序列检测器，所述并行序列检测器的码型配置与所述发送端的并行序列发生器的码型配置相同；
所述并行序列检测器能够检测所述发送端发出的第一校准码及第二校准码，并根据检测到的第一校准码或第二校准码生成误码信息。
进一步地，所述并行序列检测器包括多个级联的D触发器；
当并行序列发生器生成的PRBS码为PRBS7码时，所述并行序列检测器包括7个级联的D触发器，第六D触发器的输出端和第七D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS9码时，所述并行序列检测器包括9个级联的D触发器，第五D触发器的输出端和第九D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS15码时，所述并行序列检测器包括15个级联的D触发器，第十四D触发器的输出端和第十五D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS23码时，所述并行序列检测器包括23个级联的D触发器，第十八D触发器的输出端和第二十三D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS31码时，所述并行序列检测器包括31个级联的D触发器，第二十八D触发器的输出端和第三十一D触发器的输出端进行异或运算后获得第一异或运算结果；
当所述并行序列检测器处于第一检测模式时，所述并行序列检测器的第一异或运算结果为根据接收到的第一校准码生成的第一校准码预测值，且所述并行序列检测器能够根据所述第一校准码与第一校准码预测值进行异或运算后获得第一误码信息；
当所述并行序列检测器处于第二检测模式时，所述并行序列检测器的第一异或运算结果反馈至第一D触发器的输入端进行循环，最后一个D触发器的输出结果与接收到的第二校准码进行异或运算后获得第二误码信息。
作为本发明的另一个方面，提供一种延迟校准方法，其中，应用于前文所述的源同步通信***中，所述延迟校准方法包括：
启动延迟校准状态机，并设置滑窗电路的初始延迟值和数控延迟单元的初始延迟值；
保持所述滑窗电路的初始延迟值不变，在确定并行序列检测器处于第一检测模式时，控制所述延迟校准状态机进入位定时状态，在所述位定时状态下，当所述延迟校准状态机根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元的延迟值，直至根据并行序列检测器针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，将此时数控延迟单元对应的延迟值确定为第一匹配延迟值；所述并行序列检测器能够根据接收到的第一校准码产生第一匹配码，并行序列发生器能够在所述位定时状态下产生第一校准码；
保持所述数控延迟单元的延迟值维持在所述第一匹配延迟值，控制所述延迟校准状态机进入字定时状态，在确定所述并行序列检测器处于第二检测模式时，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路的延迟值确定为第二匹配延迟值；所述并行序列检测器能够根据接收到的第二校准码产生第二匹配码，所述并行序列发生器能够在所述字定时状态下产生第二校准码；
控制所述源同步通信***以发送端的数控延迟单元的延迟值为第一匹配延迟值，以及滑窗电路的延迟值为第二匹配延迟值工作，并控制所述延迟校准状态机退出位定时状态及字定时状态。
进一步地，当所述延迟校准状态机根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元的延迟值，直至根据并行序列检测器针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，将此时数控延迟单元对应的延迟值确定为第一匹配延迟值，包括：
接收所述并行序列检测器返回的第一误码信息，其中，所述第一校准码依次经过所述滑窗电路和所述数控延迟单元输出至所述并行序列检测器，所述并行序列检测器能够在第一检测模式下产生针对第一校准码的第一匹配码，并根据所述第一校准码与第一匹配码的匹配结果生成第一误码信息；
判断所述第一误码信息的电平状态；
若所述第一误码信息为高电平，则对所述数控延迟单元的当前延迟值进行调整，并重复执行接收并行序列检测器返回的第一误码信息的步骤，直至获得的所述第一误码信息为低电平；
当连续预设周期接收到的所述第一误码信息的电平状态均为低电平时，确定所述数控延迟单元所对应的当前延迟值为数控延迟单元的第一匹配延迟值。
进一步地，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路的延迟值确定为第二匹配延迟值，包括：
接收所述并行序列检测器返回的第二误码信息，其中，所述第二校准码依次经过所述滑窗电路和所述数控延迟单元输出至所述并行序列检测器，所述并行序列检测器能够在第二检测模式下产生针对第二校准码的第二匹配码，并根据所述第二校准码与第二匹配码的匹配结果生成第二误码信息；
判断所述第二误码信息的电平状态；
若所述第二误码信息为高电平，则对所述滑窗电路的当前延迟值进行调整，并重复执行接收并行序列检测器返回的第二误码信息的步骤；
当连续预设周期接收到的所述第二误码信息的电平状态均为低电平时，确定所述滑窗电路所对应的当前延迟值为滑窗电路的第二匹配延迟值。
本发明提供的发送端，通过延迟校准状态机根据接收端的序列检测器的第一检测模式进入位定时状态以及根据接收端的序列检测器的第二检测模式进入字定时状态，以及在位定时状态下根据接收端的序列检测器输出的第一误码信息对所述数控延迟单元的延迟值进行调整，在字定时状态下根据接收端的序列检测器输出的第二误码信息对所述滑窗电路的延迟值进行调整，因此该发送端通过延迟校准状态机先进行位定时控制，然后进行字定时控制，解决了现有方案中数控延迟单元在发送端时无法进行位定时和字定时的问题，最终应用在源同步通信***中时能够实现源同步通信***的通道对齐。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。
图1为本发明提供的发送端的结构框图。
图2为本发明提供的位定时过程示意图。
图3为本发明提供的字定时过程示意图。
图4a为本发明提供的延迟校准状态的运行流程图。
图4b为本发明提供的位定时状态下的流程图。
图4c为本发明提供的字定时状态下的流程图。
图5为本发明提供的滑窗电路的电路原理图。
图6a为本发明提供的数控延迟单元的电路原理图。
图6b为本发明提供的延迟单元的具体电路原理图。
图7a为本发明提供的产生PRBS7码的并行序列发生器的电路原理图。
图7b为本发明提供的产生PRBS9码的并行序列发生器的电路原理图。
图7c为本发明提供的产生PRBS15码的并行序列发生器的电路原理图。
图7d为本发明提供的产生PRBS23码的并行序列发生器的电路原理图。
图7e为本发明提供的产生PRBS31码的并行序列发生器的电路原理图。
图8为本发明提供的源同步通信***的结构框图。
图9a为本发明提供的位定时过程中序列检测器的工作过程示意图。
图9b为本发明提供的字定时过程中序列检测器的工作过程示意图。
图9c为本发明提供的异或逻辑电路的电路原理示意图。
图10a为本发明提供的PRBS9的序列检测时并行序列检测器处于第一检测模式时的结构示意图。
图10b为本发明提供的PRBS9的序列检测时并行序列检测器处于第二检测模式时的结构示意图。
图11为本发明提供的延迟校准方法的流程图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种发送端，图1是根据本发明实施例提供的发送端10的结构框图，如图1所示，包括：
并行序列发生器100，用于在延迟校准状态机工作于位定时状态时产生第一校准码，以及在延迟校准状态机工作于字定时状态时产生第二校准码；
在本发明实施例中，所述并行序列发生器100可以产生特定模式的码型，例如伪随机二进制编码（PRBS）和自定义数据模式等，该并行序列发生器100主要产生一种可以自检验的编码，为后级的校准提供激励信号。
具体地，由于后级的延迟校准状态机的工作状态包括位定时状态和字定时状态，因此，针对位定时状态，并行序列发生器100可以产生第一校准码，针对字定时状态可以产生第二校准码。
滑窗电路200，用于对并行序列发生器产生的第二校准码产生可调延迟值；
在本发明实施例中，所述滑窗电路200能够对发送端多通道的数据进行若干个整数周期的延迟，具体来说，在本发明实施例中可以针对下文描述的字定时过程产生可调延迟值。
数控延迟单元300，用于对并行序列发生器产生的第一校准码产生可调延迟值；
在本发明实施例中，数控延迟单元300能够实现对数据或者时钟的相位进行调整，以实现不同延迟值的输出，进而实现下文描述的位定时过程。
延迟校准状态机400，包括位定时状态和字定时状态，用于执行延时校准方法。
应当理解的是，所述延迟校准状态机400能够对并行序列发生器100、滑窗电路200和数控延迟单元300进行控制，进而实现位对齐和字对齐过程。
在本发明实施例中，延迟校准状态机中的延时校准方法，包括：
在启动时，设置滑窗电路200的初始延迟值和数控延迟单元的初始延迟值；此处需要说明的是，滑窗电路的初始延迟值和数控延迟单元的初始延迟值通常均为0。即便在滑窗电路不为0的情况下，其初始延迟值也通常很小，后续的数控延迟单元还可以进行补偿，因此滑窗电路的初始延迟值可以忽略不计。
保持所述滑窗电路200的初始延迟值不变，在确定并行序列检测器100处于第一检测模式时，控制所述延迟校准状态机400进入位定时状态，在所述位定时状态下，当所述延迟校准状态机400根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元300的延迟值，直至根据并行序列检测器100针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，如误码信息为低电平，且预设周期内检测到的误码信息均保持低电平，将此时数控延迟单元300对应的延迟值确定为第一匹配延迟值；所述并行序列检测器能够根据接收到的第一校准码产生第一匹配码；
保持所述数控延迟单元300的延迟值维持在所述第一匹配延迟值，控制所述延迟校准状态机400进入字定时状态，在确定所述并行序列检测器处于第二检测模式时，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路200的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路200的延迟值确定为第二匹配延迟值；所述并行序列检测器能够根据接收到的第二校准码产生第二匹配码；
控制源同步通信***以发送端的数控延迟单元300的可调延迟值为第一匹配延迟值，以及滑窗电路的可调延迟值为第二匹配延迟值工作，并控制所述延迟校准状态机退出位定时状态及字定时状态。
在本发明实施例中，该发送端应用在源同步通信***中，由于源同步通信***是多通道同步通信***，接收端的采样时钟或者通道的延迟，可能不会处于有效采样窗口内，为增加可靠性，故需要在接收侧对时钟进行重定时。重定时的过程为发送侧发送预先定义的编码，接收侧不断检测这种编码，同时数控延迟单元在指定的控制周期进行延迟扫描，直到接收侧检测出预先定义的编码为止。这时重定时就完成了，这个过程可以称为位定时过程。如图2所示，此时时钟的采样位置处于有效采样窗口之间。但对于多通道时，还会存在通道间比特偏移的情况，故还需要进行通道间延迟对齐的过程，这个过程可以称为字定时过程。如图3所示，此时通道间的偏移已经校准完毕。
因此，本发明提供的发送端，通过延迟校准状态机根据接收端的序列检测器的第一检测模式进入位定时状态以及根据接收端的序列检测器的第二检测模式进入字定时状态，以及在位定时状态下根据接收端的序列检测器输出的第一误码信息对所述数控延迟单元的延迟值进行调整，在字定时状态下根据接收端的序列检测器输出的第二误码信息对所述滑窗电路的延迟值进行调整，因此该发送端通过延迟校准状态机先进行位定时控制，然后进行字定时控制，解决了数控延迟单元在发送端进行位定时和字定时的问题，最终应用在源同步通信***中时能够实现源同步通信***的通道对齐。
应当理解的是，在本发明实施例中，延迟校准状态机400主要对序列发生器100、滑窗电路200、数控延迟单元300和序列检测器之间进行状态协调。延迟校准状态机主要包括位定时状态和字定时状态，如图4a所示，延迟校准状态机的运行流程如下：
S1：延迟校准状态机启动，进行一些初始化设置，发送端将并行序列发生器的测试激励设置为预设码型，滑窗电路和数控延迟单元都设置为最小延迟（此处最小延迟即为初始延迟值，通常初始延迟值设置为0）输出。接收端设置序列检测器为第一检测模式。
S2：进入位定时状态。位定时状态为对两侧的接收进行重定时，确保时钟采样时，处于有效的采样窗口。如图4b所示，位定时状态下调整的具体过程为：
S201：发送端的并行序列发生器，进行第一校准码的输出。
S202：接收端的序列检测器工作在第一检测模式，进行第一校准码的匹配，并反馈第一校准码的匹配结果返回发送端。
S203：发送端对接收回的第一误码信息进行判断，如果第一误码信息的电平为高，则调整数控延迟单元的延迟，再次进入步骤S201；反之，如果电平为低，则连续监测若干个时钟周期，一直保持低电平，则确定为保持稳定，则认为该通道位定时完成，跳出位定时状态，进入S3字定时状态。
S3：进入字定时状态。字定时状态用于对通道偏移进行校准。矫正通道间偏移。如图4c所示，字定时状态下调整的具体过程为：
S301：数控延迟单元的延迟值，保持位定时状态的值不变。滑窗电路直通输出，此时滑窗电路不引入延迟。接收端的序列检测器检测器工作在第二检测模式。
此处应当理解的是，在滑窗电路的初始延迟值为0时能够直通输出不引入延迟，即并行序列发生器发出的第一校准码在滑窗电路中能够通过旁路模式通过后进而到数控延迟单元，因此滑窗电路不会对第一校准码产生延迟调整。
S302：发送端序列发生器的校准码输出，通过滑窗电路、数控延迟单元后，经过信道后，到达接收端的序列检测器。接收端序列检测器使用内部的序列产生器产生的码型和接收到的实时码型进行比较，以进行第二校准码的匹配，并反馈第二校准码的匹配结果至发送端。
S303：发送端对接收到的第二误码信息进行判断，如果第二误码信息的电平为高，则调整对应通道的滑窗电路的延迟，然后再次进入步骤S302。如果第二误码信息的电平为低，则连续监测若干个时钟周期后，还是均保持稳定，则认为该通道位定时完成，跳出该通道的字定时状态。
S4：延迟校准状态结束，进入其他的工作状态。
具体地，如图5所示，所述滑窗电路200包括多级级联连接的滑窗延迟单元210，
每级滑窗延迟单元210均包括D触发器211和第一数据选择器212，从第二级滑窗延迟单元开始，每级滑窗延迟单元的D触发器211的输入端连接前一级滑窗延迟单元的D触发器211的输出端，每级滑窗延迟单元的D触发器211的输出端与同级的第一数据选择器212的第一输入端连接，每级滑窗延迟单元的D触发器211的时钟信号端用于输入时钟信号，
每级滑窗延迟单元的第一数据选择器212的第二输入端连接前一级滑窗延迟单元的第一数据选择器212的输出端，每级滑窗延迟单元的选择控制端用于输入延迟控制字信号，
其中，第一级滑窗延迟单元的D触发器211的输入端和第一级滑窗延迟单元的第一数据选择器212的第二输入端均用于输入序列发生器的输出信号，最后一级滑窗延迟单元的第一数据选择器212的输出端用于输出滑窗电路的可调延迟值。
在本发明实施例中，并行序列发生器100的输出端连接N个通道的滑窗电路的输入，通过延迟控制字，选择不同的第一数据选择器212的路径，实现不同整数周期的延迟。具体滑窗电路的延迟值，code表示延迟控制字，T表示时钟信号CLK的时钟周期。
具体地，如图6a所示，所述数控延迟单元300包括粗调电路310和精调电路320，所述粗调电路310的输出端与所述精调电路320的输入端连接，根据延时校准状态机的延迟调整信号进行粗调及精调，所述粗调电路310的输入端为所述数控延迟单元300的输入端，所述精调电路320的输出端为所述数控延迟单元300的输出端，
所述粗调电路310用于在位定时状态时对初始延迟值进行第一延迟粒度计算，以获得第一粒度延迟值，其中所述第一粒度延迟值的计算公式为：
，
其中，表示第一粒度延迟值，/>表示粗调电路的固有延迟值，/>表示粗调电路的延迟控制码，/>表示粗调电路的延迟步进值；
所述精调电路320用于在位定时状态时对所述第一粒度延迟值进行第二延迟粒度计算，以获得第二粒度延迟值，所述第一粒度延迟值的延迟粒度大于第二粒度延迟值的延迟粒度，其中所述第二粒度延迟值的计算公式为：
，
其中，表示第一粒度延迟值，/>表示精调电路的固有延迟值，表示精调电路的延迟控制字，/>表示精调电路的延迟步进值；
所述第一粒度延迟值和第二粒度延迟值之和为所述数控延迟单元的延迟值。
应当理解的是，数控延迟单元300具体由粗调电路和精调电路组成，对滑窗电路输出的信号先进行粗调然后再进行精调。具体数控延迟单元的总延迟值为粗调电路的第一粒度延迟值和精调电路的第二粒度延迟值之和，总延迟值的计算公式为：
。
在此指出，在数控延迟单元中对粗调部分及精调部分是进行统一编码的，如粗调3位，精调3位，那么对于延时校准状态机而言，在需要获取数控延迟单元的延迟值时，便扫描该包括粗调控制位和精调控制位的控制码，高位代表粗调，低位代表精调。优选地，延时校准状态机可按照由低到高或者由高到低的顺序来扫描该控制码。
同样，在接收到来自延时校准状态机的延迟调整信号时，数控延迟单元以其统一编码所采样的规则读取粗调的控制位及精调的控制位，进而根据粗调的控制位对粗调进行控制，及根据精调的控制位对精调进行控制。
进一步具体地，所述粗调电路310包括多级级联的粗调单元311，每级粗调单元均包括第二数据选择器311a和延迟单元311b，从第二级粗调单元开始，每级延迟单元311b的输入端均连接前一级延迟单元311b的输出端，每级第二数据选择器311a的第一输入端均连接前一级第二数据选择器311a的输出端，每级第二数据选择器311a的第二输入端均连接同级的延迟单元311b的输出端；
第一级延迟单元311b的输入端和第一级第二数据选择器311a的第一输入端连接，且均为所述粗调电路311的输入端；最后一级第二数据选择器311a的输出端为所述粗调电路311的输出端；
所述精调电路320包括多级级联的三态门阵列321，从第二级三态门阵列321开始，每级三态门阵列的输入端均连接前一级三态门阵列321的输出端，第一级三态门阵列的输入端为所述精调电路320的输入端，最后一级三态门阵列的输出端为所述精调电路320的输出端；每级三态门阵列均包括多个输入端相连接以及输出端相连接的三态门。
需要说明的是，在本发明实施例中，每级三态门阵列的控制端可以连接译码器，译码器能够将输入的二进制代码的控制信号转成控制编码输入至对应的三态门阵列的控制端以实现对三态门阵列的控制。
在本发明实施例中，所述延迟单元311b的具体电路原理图如图6b所示。延迟单元311b包括多个缓冲器串联组成，且缓冲器的数量越多则表示延迟越大。
具体地，在本发明实施例中，所述并行序列发生器100包括n个级联的D触发器，用于生成PRBS码。
应当理解的是，所述并行序列发生器100可以产生PRBS编码或自定义码等码型。
以产生PRBS编码为例，产生PRBS的多项式为：
PRBS31：x31 + x28 + 1，
PRBS23：x23 + x18 + 1，
PRBS15：x15 + x14 + 1，
PRBS9：x9 + x5 +1，
PRBS7：x7 +x6 +1。
如图7a所示，当n为7时，所述PRBS码为PRBS7码，且PRBS7码的生成多项式为x7 + x6+ 1，所述并行序列发生器包括7个级联的D触发器，该PRBS7码的生成多项式为x7 + x6+ 1表征的含义是：第六D触发器的输出端和第七D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第七D触发器输出所述PRBS7码；
图7a所示，X1至X7均为D触发器，X6和X7异或输出反馈回X1，至此反馈循环不断输出PRBS7码。
如图7b所示，当n为9时，所述PRBS码为PRBS9码，且PRBS9码的生成多项式为x9+ x5+1，所述并行序列发生器包括9个级联的D触发器，该PRBS9码的生成多项式为x9+ x5+ 1表征的含义是：第五D触发器的输出端和第九D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第九触发器输出所述PRBS9码；
图7b所示，X1至X9均为D触发器，X5和X9异或输出反馈回X1，至此反馈循环不断输出PRBS9码。
如图7c所示，当n为15时，所述PRBS码为PRBS15码，且PRBS15码的生成多项式为x15+x14+ 1，所述并行序列发生器包括15个级联的D触发器，该PRBS15码的生成多项式为x15+ x14+ 1表征的含义是：第十四D触发器的输出端和第十五D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第十五D触发器输出所述PRBS15码；
图7c所示，X1至X15均为D触发器，X14和X15异或输出反馈回X1，至此反馈循环不断输出PRBS15码。
如图7d所示，当n为23时，所述PRBS码为PRBS23码，且PRBS23码的生成多项式为x23+x18+ 1，所述并行序列发生器包括23个级联的D触发器，该PRBS23码的生成多项式为x23+ x18+ 1表征的含义是：第十八D触发器的输出端和第二十三D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第二十三D触发器输出所述PRBS23码；
图7d所示，X1至X23均为D触发器，X18和X23异或输出反馈回X1，至此反馈循环不断输出PRBS23码。
如图7e所示，当n为31时，所述PRBS码为PRBS31码，且PRBS31码的生成多项式为x31+x28+ 1，所述并行序列发生器包括31个级联的D触发器，该PRBS31码的生成多项式为x31+ x28+ 1表征的含义是：第二十八D触发器的输出端和第三十一D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第三十一D触发器输出所述PRBS31码。
图7e所示，X1至X31均为D触发器，X28和X31异或输出反馈回X1，至此反馈循环不断输出PRBS31码。
综上，本发明提供的发送端，通过延迟校准状态机配合数控延迟单元先进行位定时，然后通过延迟校准状态机配合滑窗电路再进行字定时，解决了数控延迟单元在发送端时进行位定时和字定时的问题。
作为本发明的另一实施例，提供一种源同步通信***，如图8所示，包括：发送端10和接收端20，所述发送端10和接收端20通信连接，
所述发送端10包括前文所述的发送端；
所述接收端20至少包括并行序列检测器21，所述并行序列检测器21的码型配置与所述发送端的并行序列发生器100的码型配置相同；
所述并行序列检测器21能够检测所述发送端发出的校准码，并根据检测结果生成误码信息。
在本发明实施例中，源同步通信***包括的发送端为前文所述的发送端，结合前文所述可知，所述发送端能够实现位定时和字定时过程，因此，本发明的源同步通信***能够在发送端设置数控延迟单元时能够实现通道对齐。
具体地，结合图8以及前文发送端的具体描述，具体实现位定时和字定时的过程描述如下：
（1）位定时过程。发送端10的并行序列发生器，产生一种预设的模式码，如PRBS或其他自定义编码，通过滑窗电路，此时由于先执行位定时过程，滑窗电路不进行延迟，数据直接旁路通过（即数据直接通过滑窗电路的旁路模式通过而不进行延迟）。数控延迟单元再进行延迟，此时延迟值设置为一个边界处的值，一般为最小值，然后再通过发送端的驱动器发出，接收端的并行序列检测器进行码型的匹配检测，给出匹配结果，再将误码信息反馈给发送端。发送端的延迟校准状态机再根据反馈回的误码信息，不断调整数控延迟单元的延迟值，以调整发送数据的相位然后再进行下一轮的调整过程。最终当每个通道反馈回来的误码信息保持指定周期的无误码的稳定值时，就认为位定时过程已完成。接收端的一个通道的序列检测器工作过程如图9a所示。
应当理解的是，如图9a所示，序列检测器基于PRBS编码的自检特性，并利用接收的几拍数据作为种子生成下一拍数据。根据生成的下一拍数据和实际接收到的数据进行比较得到误码信息。例如，若比较一致，则误码信息为0，若比较不一致，这误码信息为1。
（2）字定时过程。在位定时完成后，发送端对每个通道的发送数据进行滑窗延迟，数控延迟单元保持位定时的延迟值不变，接收端的并行序列检测器进行码型匹配，反馈误码信息给发送端的延迟校准状态机，以对每个通道的滑窗电路的延迟值进行调整及控制。
需要说明的是，码型匹配的具体过程位为，接收端内部有一个与发送端的并行序列发生器码型配置相同的码型发生器（即序列检测器），此时是没有通道偏移的。接收的实时码型（接收到的位定时的数据）和内部产生的码型（内部的码型发生器产生的码型）进行模式匹配（例如可以通过比较电路进行模式匹配），该比较电路的功能可使用异或逻辑电路实现。接收端的一个通道的序列检测器工作过程如图9b所示。
具体地，所述异或逻辑电路的一个示例如图9c所示，该异或逻辑电路具体由多个开关管组成以实现异或功能，具体工作原理为本领域技术人员所熟知，此处不再赘述。
在本发明实施例中，所述并行序列检测器21包括多个级联的D触发器；
当并行序列发生器生成的PRBS码为PRBS7码时，所述并行序列检测器包括7个级联的D触发器，第六D触发器的输出端和第七D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS9码时，所述并行序列检测器包括9个级联的D触发器，第五D触发器的输出端和第九D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS15码时，所述并行序列检测器包括15个级联的D触发器，第十四D触发器的输出端和第十五D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS23码时，所述并行序列检测器包括23个级联的D触发器，第十八D触发器的输出端和第二十三D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS31码时，所述并行序列检测器包括31个级联的D触发器，第二十八D触发器的输出端和第三十一D触发器的输出端进行异或运算后获得第一异或运算结果；
当所述并行序列检测器处于第一检测模式（即发送端的校准状态机为位定时状态）时，所述并行序列检测器的第一异或运算结果为根据接收到的第一校准码生成的第一校准码预测值，且所述并行序列检测器能够根据所述第一校准码与第一校准码预测值进行异或运算后获得第一误码信息；
当所述并行序列检测器处于第二检测模式（即发送端的校准状态机为字定时状态）时，所述并行序列检测器的第一异或运算结果反馈至第一D触发器的输入端进行循环，最后一个D触发器的输出结果与接收到的第二校准码进行异或运算后获得第二误码信息。
在此指出，在并行序列检测器上，设置有高速通讯接口和低速通讯接口，该高速通讯接口和低速通讯接口均与发送端连接，高速接口用于接收来自接收端的数据信息，如经过若干可调延迟值的第一/第二校准码，而低速通讯接口用于接收来自发送端的控制信息，如对序列检测器的模式的控制信息，优选的，在进行位定时状态或字定时状态进行校准前，可先发送关于模式切换的控制讯息，进而控制序列检测器进入相应的第一检测模式或第二检测模式。
需要说明的是，不同的检测模式，并行序列检测器的结构不同。在本发明实施例中，以PRBS9的序列检测为例，其他PRBS码的结构根据序列发生器的结构做适应性改变。
如图10a所示为并行序列检测器处于第一检测模式时的结构示意图，PRBS的数据接收和PRBS的预测值，进行异或并输出误码信息，以配合发送端完成位定时。
如图10b所示为并行序列检测器处于第二检测模式时的结构示意图。在位定时完成后，还存在通道的偏移，故还需要进行通道偏移的检测。在该方式中，接收数据和接收端内部的PRBS进行比对，当波形一致时，误码信息输出为无，用低电平信号表示。当波形不一致时，输出波形为有，用高电平表示。
综上，本发明提供的源同步通信***，通过采用前文的发送端，能够实现通道对齐。
关于本发明的源同步通信***的具体工作过程可以参照前文的发送端的具体描述，此处不再赘述。
作为本发明的另一实施例，提供一种延迟校准方法，应用于前文所述的源同步通信***中，如图11所示，所述延迟校准方法包括：
S100、启动延迟校准状态机，并设置滑窗电路的初始延迟值和数控延迟单元的初始延迟值；
S200、保持所述滑窗电路的初始延迟值不变，在确定并行序列检测器处于第一检测模式时，控制所述延迟校准状态机进入位定时状态，在所述位定时状态下，当所述延迟校准状态机根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元的延迟值，直至根据并行序列检测器针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，将此时数控延迟单元对应的延迟值确定为第一匹配延迟值；所述并行序列检测器能够根据接收到的第一校准码产生第一匹配码，并行序列发生器能够在所述位定时状态下产生第一校准码；
S300、保持所述数控延迟单元的延迟值维持在所述第一匹配延迟值，控制所述延迟校准状态机进入字定时状态，在确定所述并行序列检测器处于第二检测模式时，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路的延迟值确定为第二匹配延迟值；所述并行序列检测器能够根据接收到的第二校准码产生第二匹配码，所述并行序列发生器能够在所述字定时状态下产生第二校准码；
S400、控制所述源同步通信***以发送端的数控延迟单元的延迟值为第一匹配延迟值，以及滑窗电路的延迟值为第二匹配延迟值工作，并控制所述延迟校准状态机退出位定时状态及字定时状态。
本发明提供的延迟校准方法，根据接收端的序列检测器的第一检测模式进入位定时状态以及根据接收端的序列检测器的第二检测模式进入字定时状态，以及在位定时状态下根据接收端的序列检测器输出的第一误码信息对所述数控延迟单元的延迟值进行调整，在字定时状态下根据接收端的序列检测器输出的第二误码信息对所述滑窗电路的延迟值进行调整。该延迟校准方法在源同步通信***中应用时能够使得数控延迟单元位于发送端时先后通过位定时和字定时过程完成通道对齐，从而解决了数控延迟单元在发送端时的延迟校准过程。另外，本发明的这种延迟校准方法还能够通过传递误码信息实现比特级延迟校准的效果，解决了收发信道延迟对发送端状态机的影响。
作为一种具体地实施方式，当所述延迟校准状态机根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元的延迟值，直至根据并行序列检测器针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，将此时数控延迟单元对应的延迟值确定为第一匹配延迟值，包括：
接收所述并行序列检测器返回的第一误码信息，其中，所述第一校准码依次经过所述滑窗电路和所述数控延迟单元输出至所述并行序列检测器，所述并行序列检测器能够在第一检测模式下产生针对第一校准码的第一匹配码，并根据所述第一校准码与第一匹配码的匹配结果生成第一误码信息；
判断所述第一误码信息的电平状态；
若所述第一误码信息为高电平，则对所述数控延迟单元的当前延迟值进行调整，并重复执行接收并行序列检测器返回的第一误码信息的步骤，直至获得的所述第一误码信息为低电平；
当连续预设周期接收到的所述第一误码信息的电平状态均为低电平时，确定所述数控延迟单元所对应的当前延迟值为数控延迟单元的第一匹配延迟值。
在该实施方式中，通过对并行序列检测器返回的第一误码信息进行判断以确定数控延迟单元的第一匹配延迟值。
应当理解的是，所述预设周期具体可以根据需要进行设定，例如可以为连续5个周期，或者连续10个周期接收到的第一误码信息的电平状态均为低电平，则可以确定数控延迟单元当前所对应的延迟值即为第一匹配延迟值。
作为另一种具体地实施方式，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路的延迟值确定为第二匹配延迟值，包括：
接收所述并行序列检测器返回的第二误码信息，其中，所述第二校准码依次经过所述滑窗电路和所述数控延迟单元输出至所述并行序列检测器，所述并行序列检测器能够在第二检测模式下产生针对第二校准码的第二匹配码，并根据所述第二校准码与第二匹配码的匹配结果生成第二误码信息；
判断所述第二误码信息的电平状态；
若所述第二误码信息为高电平，则对所述滑窗电路的当前延迟值进行调整，并重复执行接收并行序列检测器返回的第二误码信息的步骤；
当连续预设周期接收到的所述第二误码信息的电平状态均为低电平时，确定所述滑窗电路所对应的当前延迟值为滑窗电路的第二匹配延迟值。
在该实施方式中，通过对并行序列检测器返回的第二误码信息进行判断以确定数控延迟单元的第二匹配延迟值。
同理，该实施方式中的预设周期也是根据需要设定，此处并不做限定。
关于本发明的延迟校准方法的具体实施过程可以参照前文的发送端以及源同步通信***的描述，此处不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种发送端，其特征在于，包括：
并行序列发生器，用于在延迟校准状态机工作于位定时状态时产生第一校准码，以及在延迟校准状态机工作于字定时状态时产生第二校准码；
滑窗电路，用于对并行序列发生器产生的第二校准码产生可调延迟值；
数控延迟单元，用于对并行序列发生器产生的第一校准码产生可调延迟值；
延迟校准状态机，包括位定时状态和字定时状态，用于执行延时校准方法，其中，所述延时校准方法，包括：
在启动时，设置滑窗电路的初始延迟值和数控延迟单元的初始延迟值；
保持所述滑窗电路的初始延迟值不变，在确定并行序列检测器处于第一检测模式时，控制所述延迟校准状态机进入位定时状态，在所述位定时状态下，当所述延迟校准状态机根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元的延迟值，直至根据并行序列检测器针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，将此时数控延迟单元对应的延迟值确定为第一匹配延迟值；所述并行序列检测器能够根据接收到的第一校准码产生第一匹配码；
保持所述数控延迟单元的延迟值维持在所述第一匹配延迟值，控制所述延迟校准状态机进入字定时状态，在确定所述并行序列检测器处于第二检测模式时，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路的延迟值确定为第二匹配延迟值；所述并行序列检测器能够根据接收到的第二校准码产生第二匹配码；
控制源同步通信***以发送端的数控延迟单元的可调延迟值为第一匹配延迟值，以及滑窗电路的可调延迟值为第二匹配延迟值工作，并控制所述延迟校准状态机退出位定时状态及字定时状态。
2.根据权利要求1所述的发送端，其特征在于，所述滑窗电路包括多级级联连接的滑窗延迟单元，
每级滑窗延迟单元均包括D触发器和第一数据选择器，从第二级滑窗延迟单元开始，每级滑窗延迟单元的D触发器的输入端连接前一级滑窗延迟单元的D触发器的输出端，每级滑窗延迟单元的D触发器的输出端与同级的第一数据选择器的第一输入端连接，每级滑窗延迟单元的D触发器的时钟信号端用于输入时钟信号，
每级滑窗延迟单元的第一数据选择器的第二输入端连接前一级滑窗延迟单元的第一数据选择器的输出端，每级滑窗延迟单元的选择控制端用于输入延迟控制字信号，
其中，第一级滑窗延迟单元的D触发器的输入端和第一级滑窗延迟单元的第一数据选择器的第二输入端均用于输入序列发生器的输出信号，最后一级滑窗延迟单元的第一数据选择器的输出端用于输出滑窗电路的可调延迟值。
3.根据权利要求1所述的发送端，其特征在于，所述数控延迟单元包括粗调电路和精调电路，所述粗调电路的输出端与所述精调电路的输入端连接，所述粗调电路的输入端为所述数控延迟单元的输入端，所述精调电路的输出端为所述数控延迟单元的输出端，
所述粗调电路用于在位定时状态时对初始延迟值进行第一延迟粒度计算，以获得第一粒度延迟值，其中所述第一粒度延迟值的计算公式为：
，
其中，表示第一粒度延迟值，/>表示粗调电路的固有延迟值，表示粗调电路的延迟控制码，/>表示粗调电路的延迟步进值；
所述精调电路用于在位定时状态时对所述第一粒度延迟值进行第二延迟粒度计算，以获得第二粒度延迟值，所述第一粒度延迟值的延迟粒度大于第二粒度延迟值的延迟粒度，其中所述第二粒度延迟值的计算公式为：
，
其中，表示第一粒度延迟值，/>表示精调电路的固有延迟值，表示精调电路的延迟控制字，/>表示精调电路的延迟步进值；
所述第一粒度延迟值和第二粒度延迟值之和为所述数控延迟单元的延迟值。
4.根据权利要求3所述的发送端，其特征在于，所述粗调电路包括多级级联的粗调单元，每级粗调单元均包括第二数据选择器和延迟单元，从第二级粗调单元开始，每级延迟单元的输入端均连接前一级延迟单元的输出端，每级第二数据选择器的第一输入端均连接前一级第二数据选择器的输出端，每级第二数据选择器的第二输入端均连接同级的延迟单元的输出端；
第一级延迟单元的输入端和第一级第二数据选择器的第一输入端连接，且均为所述粗调电路的输入端；最后一级第二数据选择器的输出端为所述粗调电路的输出端；
所述精调电路包括多级级联的三态门阵列，从第二级三态门阵列开始，每级三态门阵列的输入端均连接前一级三态门阵列的输出端，第一级三态门阵列的输入端为所述精调电路的输入端，最后一级三态门阵列的输出端为所述精调电路的输出端；每级三态门阵列均包括多个输入端相连接以及输出端相连接的三态门。
5.根据权利要求1所述的发送端，其特征在于，所述并行序列发生器包括n个级联的D触发器，用于生成PRBS码；
当n为7时，所述PRBS码为PRBS7码，且PRBS7码的生成多项式为x7 + x6+ 1，所述并行序列发生器包括7个级联的D触发器，该生成多项式表征：第六D触发器的输出端和第七D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第七D触发器输出所述PRBS7码；
当n为9时，所述PRBS码为PRBS9码，且PRBS9码的生成多项式为x9+ x5+ 1，所述并行序列发生器包括9个级联的D触发器，该生成多项式表征：第五D触发器的输出端和第九D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第九触发器输出所述PRBS9码；
当n为15时，所述PRBS码为PRBS15码，且PRBS15码的生成多项式为x15+ x14+ 1，所述并行序列发生器包括15个级联的D触发器，该生成多项式表征：第十四D触发器的输出端和第十五D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第十五D触发器输出所述PRBS15码；
当n为23时，所述PRBS码为PRBS23码，且PRBS23码的生成多项式为x23+ x18+ 1，所述并行序列发生器包括23个级联的D触发器，该生成多项式表征：第十八D触发器的输出端和第二十三D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第二十三D触发器输出所述PRBS23码；
当n为31时，所述PRBS码为PRBS31码，且PRBS31码的生成多项式为x31+ x28+ 1，所述并行序列发生器包括31个级联的D触发器，该生成多项式表征：第二十八D触发器的输出端和第三十一D触发器的输出端进行异或运算后反馈至第一D触发器进行循环，直至第三十一D触发器输出所述PRBS31码。
6.一种源同步通信***，其特征在于，包括接收端和权利要求1至5中任意一项所述的发送端，所述发送端和接收端通信连接，
所述接收端至少包括并行序列检测器，所述并行序列检测器的码型配置与所述发送端的并行序列发生器的码型配置相同；
所述并行序列检测器能够检测所述发送端发出的第一校准码及第二校准码，并根据检测到的第一校准码或第二校准码生成误码信息。
7.根据权利要求6所述的源同步通信***，其特征在于，所述并行序列检测器包括多个级联的D触发器；
当并行序列发生器生成的PRBS码为PRBS7码时，所述并行序列检测器包括7个级联的D触发器，第六D触发器的输出端和第七D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS9码时，所述并行序列检测器包括9个级联的D触发器，第五D触发器的输出端和第九D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS15码时，所述并行序列检测器包括15个级联的D触发器，第十四D触发器的输出端和第十五D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS23码时，所述并行序列检测器包括23个级联的D触发器，第十八D触发器的输出端和第二十三D触发器的输出端进行异或运算后获得第一异或运算结果；
当并行序列发生器生成的PRBS码为PRBS31码时，所述并行序列检测器包括31个级联的D触发器，第二十八D触发器的输出端和第三十一D触发器的输出端进行异或运算后获得第一异或运算结果；
当所述并行序列检测器处于第一检测模式时，所述并行序列检测器的第一异或运算结果为根据接收到的第一校准码生成的第一校准码预测值，且所述并行序列检测器能够根据所述第一校准码与第一校准码预测值进行异或运算后获得第一误码信息；
当所述并行序列检测器处于第二检测模式时，所述并行序列检测器的第一异或运算结果反馈至第一D触发器的输入端进行循环，最后一个D触发器的输出结果与接收到的第二校准码进行异或运算后获得第二误码信息。
8.一种延迟校准方法，其特征在于，应用于权利要求6或7所述的源同步通信***中，所述延迟校准方法包括：
启动延迟校准状态机，并设置滑窗电路的初始延迟值和数控延迟单元的初始延迟值；
保持所述滑窗电路的初始延迟值不变，在确定并行序列检测器处于第一检测模式时，控制所述延迟校准状态机进入位定时状态，在所述位定时状态下，当所述延迟校准状态机根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元的延迟值，直至根据并行序列检测器针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，将此时数控延迟单元对应的延迟值确定为第一匹配延迟值；所述并行序列检测器能够根据接收到的第一校准码产生第一匹配码，并行序列发生器能够在所述位定时状态下产生第一校准码；
保持所述数控延迟单元的延迟值维持在所述第一匹配延迟值，控制所述延迟校准状态机进入字定时状态，在确定所述并行序列检测器处于第二检测模式时，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路的延迟值确定为第二匹配延迟值；所述并行序列检测器能够根据接收到的第二校准码产生第二匹配码，所述并行序列发生器能够在所述字定时状态下产生第二校准码；
控制所述源同步通信***以发送端的数控延迟单元的延迟值为第一匹配延迟值，以及滑窗电路的延迟值为第二匹配延迟值工作，并控制所述延迟校准状态机退出位定时状态及字定时状态。
9.根据权利要求8所述的延迟校准方法，其特征在于，当所述延迟校准状态机根据并行序列检测器针对第一校准码产生的误码信息确定第一校准码与第一匹配码不匹配时，调整数控延迟单元的延迟值，直至根据并行序列检测器针对所述第一校准码产生的误码信息确定第一校准码与第一匹配码匹配且匹配结果保持稳定预设周期，将此时数控延迟单元对应的延迟值确定为第一匹配延迟值，包括：
接收所述并行序列检测器返回的第一误码信息，其中，所述第一校准码依次经过所述滑窗电路和所述数控延迟单元输出至所述并行序列检测器，所述并行序列检测器能够在第一检测模式下产生针对第一校准码的第一匹配码，并根据所述第一校准码与第一匹配码的匹配结果生成第一误码信息；
判断所述第一误码信息的电平状态；
若所述第一误码信息为高电平，则对所述数控延迟单元的当前延迟值进行调整，并重复执行接收并行序列检测器返回的第一误码信息的步骤，直至获得的所述第一误码信息为低电平；
当连续预设周期接收到的所述第一误码信息的电平状态均为低电平时，确定所述数控延迟单元所对应的当前延迟值为数控延迟单元的第一匹配延迟值。
10.根据权利要求8所述的延迟校准方法，其特征在于，位于字定时状态下的延迟校准状态机根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码不匹配时，调整滑窗电路的延迟值，直至根据并行序列检测器针对第二校准码产生的误码信息确定第二校准码与第二匹配码匹配且匹配结果保持稳定预设周期，将此时滑窗电路的延迟值确定为第二匹配延迟值，包括：
接收所述并行序列检测器返回的第二误码信息，其中，所述第二校准码依次经过所述滑窗电路和所述数控延迟单元输出至所述并行序列检测器，所述并行序列检测器能够在第二检测模式下产生针对第二校准码的第二匹配码，并根据所述第二校准码与第二匹配码的匹配结果生成第二误码信息；
判断所述第二误码信息的电平状态；
若所述第二误码信息为高电平，则对所述滑窗电路的当前延迟值进行调整，并重复执行接收并行序列检测器返回的第二误码信息的步骤；
当连续预设周期接收到的所述第二误码信息的电平状态均为低电平时，确定所述滑窗电路所对应的当前延迟值为滑窗电路的第二匹配延迟值。
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