CN116865754A - 一种用于高速列并行单斜模数转换器的比较器及处理方法 - Google Patents
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Abstract
本发明涉及一种用于高速列并行单斜模数转换器的比较器及处理方法，基于CDS技术，能够有效降低SSADC的噪声特性以及比较器延时、斜坡延迟以及计数器偏差等非理想特性，提高了图像质量。本发明将数字CDS技术的两次量化集成至同一个斜坡上进行，减少了额外增加的斜坡所需的时间以及相应的信号建立、复位的时间，极大地减少了SSADC量化时间，提高了读出速度。此外，本发明提出的电容耦合方式可以有效的避免电容耦合信号后，电容一端浮空的情况，减小了其他信号对电容的干扰，使量化结果更准确。
Description
技术领域
本发明属于CMOS图像传感器技术领域，尤其是一种用于高速列并行单斜模数转换器的比较器及处理方法。
背景技术
模数转换器(Analog to Digital Converter,ADC)是CMOS图像传感器的核心模块之一。目前，应用于CMOS图像传感器中的ADC架构主要有三种：像素级ADC、芯片级ADC、列并行ADC。芯片级ADC需要极高速度的ADC来实现高帧率。像素级ADC牺牲部分版图面积以及能耗以提高ADC的帧速率。列并行ADC可以在帧速率、填充因子、硅面积和功耗之间实现良好的折中。
列并行ADC架构主要有三种：单斜ADC(SS ADC)、逐次逼近型ADC(SARADC)、循环型ADC(CyclicADC)。SARADC的转换速度快，但其列阵列中需要较多数字模拟转换器，这造成了版图空间的浪费和较大的功耗。Cyclic ADC的A/D转换速度也很快，但同样会产生较大功耗，且电路设计难大。其中SSADC能够产生高精度、高线性度的斜坡信号，具有电路结构简单、面积小、功耗低的特点，因此被广泛应用于列级ADC架构当中。尤其是在大阵列的CMOS图像传感器的读出电路当中，对于面积、版图绘制面积、列一致程度等方面提出了极高的需求。因此电路结构简单，片上面积较小的SSADC被广泛应用在CMOS图像传感器中。
传统的SSADC结构框图如图1所示，由斜坡发生器、计数器与比较器构成，在如今的SSADC应用过程中，通常使用相关双采样技术(Corretated Double Sampling,CDS)降低噪声，即对目标信号进行两次相关的采样，随后对两次采样结果做差，可以有效的减小噪声特性以及比较器的偏移，时钟偏移、斜坡延迟等误差。在读出电路中可以通过两次相反的计数实现数字域的CDS，但是数字CDS的使用需要额外的斜坡对复位信号进行量化，且量化复位信号时需要复位信号输入比较器，量化像素信号时需要像素信号输入比较器，导致比较器的读出受到像素曝光时间的限制，即SSADC的量化时间受限于行读出时间。而现有的改进方式为：可以在前级电路中加入一级CDS级，即提前将复位信号以及像素信号进行相关双采样并合成一个信号，同时进行数字CDS消除比较器的非理想特性。因此比较器的读出不再受限于行读出时间，改进的比较器结构如图2所示，但在上述读出过程中，由于增加了额外的斜坡，需要更多的时间进行量化以及额外的时间进行信号的建立、复位。同时，CDS电路实现了对像素模块的采样，而比较器实现了对CDS模块的采样，但这也造成了信号耦合之后，比较器的电容C2、C3会产生一段浮空的状态，电容左端不接入任何信号，会对信号的量化过程造成较大的干扰。
发明内容
本发明的目的在于克服现有技术的不足，提出一种用于高速列并行单斜模数转换器的比较器及处理方法，能够实现将数字CDS技术的两个斜坡集成至一个斜坡中进行，有效减少了读出时间，且通过优化电容与开关结构，避免了原结构中浮空状态的产生，减小了寄生效应的影响，提高了量化的准确性。
本发明解决其技术问题是采取以下技术方案实现的：
一种用于高速列并行单斜模数转换器的比较器，包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、四输入比较器A、开关S1、开关S2和开关Srst，其中，比较器的输入信号为单端输入信号，电容C1的一端通过开关S1连接斜坡信号Vramp1，电容C1的另一端连接电容C2的一端，电容C2的另一端分别连接四输入比较器A和四输入比较器A的正极输出，参考电压Vref连接电容C3的一端，电容C3的另一端分别连接四输入比较器A以及通过开关Srst连接电容C2的另一端，电容C4的一侧连接斜坡信号Vramp2，电容C4的另一端的分别连接电容C5的一端以及通过开关S2连接信号Vin，电容C5的另一端分别连接四输入比较器A和四输入比较器A的负极输出端，参考电压Vref连接电容C6的一端，电容C6的另一端分别连接四输入比较器A以及通过开关Srst连接电容C5的另一端。
一种用于高速列并行单斜模数转换器的比较器的处理方法，包括以下步骤：斜坡信号Vramp1通过电容C1和电容C2，Vramp2通过电容C4和电容C5耦合进入四输入比较器A，斜坡信号首先复位至固定电平，随后向上跳变，然后在信号建立稳定之后开始下降，当斜坡下降至与复位电平相同的电平时，四输入比较器A翻转并控制计数器开始计数，信号Vin通过电容C5耦合进来，四输入比较器A开始比较斜坡信号跳变量与像素信号跳变量，当斜坡跳变量耦合至与像素信号跳变量相等时，四输入比较器A再次翻转，控制计数器停止计数，完成数字CDS操作。
一种用于高速列并行单斜模数转换器的比较器，包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、四输入比较器A、开关S1、开关S2和开关Srst，其中，比较器的输入信号为差分输入信号，电容C1的一端通过开关S1连接斜坡信号Vramp1+，电容C1的另一端连接电容C2的一端，电容C2的另一端分别连接四输入比较器A和四输入比较器A的正极输出，电容C3的一端通过开关S1连接斜坡信号Vramp1-，电容C3的另一端连接电容C4的一端，电容C4的另一端分别连接四输入比较器A和电容C2的另一端，电容C5的一端连接斜坡信号Vramp2-，电容C5的另一端分别连接电容C6的一端以及通过开关S2连接信号Vin-，电容C6的另一端分别连接四输入比较器A以及电容C8的另一端，电容C7的一端连接斜坡信号Vramp2+，电容C7的另一端分别连接电容C8的一端以及通过开关S2连接信号Vin+，电容C8的另一端分别连接四输入比较器A以及四输入比较器A的负极输出端。
一种用于高速列并行单斜模数转换器的比较器的处理方法，包括以下步骤：斜坡信号Vramp1+和斜坡信号Vramp1-分别通过电容C1和电容C2、电容C3和电容C4耦合进入四输入比较器A的第一个差分对，由开关S1控制，在第一个差分对完成对非理想特性的量化之后，S1断开，使第一个差分对处于不工作的状态，Vramp2-与Vramp2+通过电容C5和电容C6、电容C7和电容C8耦合进来，输入信号由信号Vin-和信号Vin+分别通过电容C6和电容C8耦合进来，通过开关S2控制，在信号耦合之后，断开开关S2以减轻前级的负载。
本发明的优点和积极效果是：
本发明基于CDS技术，能够有效降低SSADC的噪声特性以及比较器延时、斜坡延迟以及计数器偏差等非理想特性，提高了图像质量。本发明将数字CDS技术的两次量化集成至同一个斜坡上进行，减少了额外增加的斜坡所需的时间以及相应的信号建立、复位的时间，极大地减少了SSADC量化时间，提高了读出速度。此外，本发明提出的电容耦合方式可以有效的避免电容耦合信号后，电容一端浮空的情况，减小了其他信号对电容的干扰，使量化结果更准确。
附图说明
图1是传统SSADC的结构框图。
图2是适应前级具有CDS电路的比较器结构图。
图3是本发明单端输入信号下的比较器结构图。
图4是本发明差分输入信号下的比较器结构图。
图5是本发明比较器的时序图。
图6是本发明两种输入信号情况下的斜坡波形图。
图7是本发明实施例第一级比较器的电路图。
具体实施方式
以下结合附图对本发明做进一步详述。
一种用于高速列并行单斜模数转换器的比较器，包括单端输入信号下的比较器和差分输入信号下的比较器。
如图3所示，单端输入信号下的比较器包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、四输入比较器A、开关S1、开关S2和开关Srst，其中，电容C1的一端通过开关S1连接斜坡信号Vramp1，电容C1的另一端连接电容C2的一端，电容C2的另一端分别连接四输入比较器A和四输入比较器A的正极输出，参考电压Vref连接电容C3的一端，电容C3的另一端分别连接四输入比较器A以及通过开关Srst连接电容C2的另一端，电容C4的一侧连接斜坡信号Vramp2，电容C4的另一端的分别连接电容C5的一端以及通过开关S2连接信号Vin，电容C5的另一端分别连接四输入比较器A和四输入比较器A的负极输出端，参考电压Vref连接电容C6的一端，电容C6的另一端分别连接四输入比较器A以及通过开关Srst连接电容C5的另一端。
单端输入信号下的比较器的处理方法为：斜坡信号Vramp1通过电容C1和电容C2，Vramp2通过电容C4和电容C5耦合进入四输入比较器A，斜坡信号首先复位至固定电平，随后向上跳变，然后在信号建立稳定之后开始下降，斜坡复位电平具有非理想特性信息，包括比较器的偏移，时钟偏移、斜坡延迟，计数器的误差等，随后当斜坡下降至与复位电平相同的电平时，四输入比较器A翻转并控制计数器开始计数，信号Vin通过电容C5耦合进来，由于C4前面的电容节点受到斜坡发生器驱动，不会受到干扰，不会对量化产生影响，四输入比较器A开始比较斜坡信号跳变量与像素信号跳变量，当斜坡跳变量耦合至与像素信号跳变量相等时，四输入比较器A再次翻转，控制计数器停止计数，完成数字CDS操作。其中C1电容的作用为保证比较器两个差分对的关于斜坡信号的耦合特性相同。
如图4所示，差分输入信号下的比较器包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、四输入比较器A、开关S1、开关S2和开关Srst，其中，电容C1的一端通过开关S1连接斜坡信号Vramp1+，电容C1的另一端连接电容C2的一端，电容C2的另一端分别连接四输入比较器A和四输入比较器A的正极输出，电容C3的一端通过开关S1连接斜坡信号Vramp1-，电容C3的另一端连接电容C4的一端，电容C4的另一端分别连接四输入比较器A和电容C2的另一端，电容C5的一端连接斜坡信号Vramp2-，电容C5的另一端分别连接电容C6的一端以及通过开关S2连接信号Vin-，电容C6的另一端分别连接四输入比较器A以及电容C8的另一端，电容C7的一端连接斜坡信号Vramp2+，电容C7的另一端分别连接电容C8的一端以及通过开关S2连接信号Vin+，电容C8的另一端分别连接四输入比较器A以及四输入比较器A的负极输出端。
差分输入信号下的比较器的处理方法与单端输入信号下的比较器的处理方法相同：斜坡信号Vramp1+和斜坡信号Vramp1-分别通过电容C1和电容C2、电容C3和电容C4耦合进入四输入比较器A的第一个差分对，由开关S1控制，在第一个差分对完成对非理想特性的量化之后，S1断开，使第一个差分对处于不工作的状态，Vramp2-与Vramp2+通过电容C5和电容C6、电容C7和电容C8耦合进来，输入信号由信号Vin-和信号Vin+分别通过电容C6和电容C8耦合进来，通过开关S2控制，在信号耦合之后，断开开关S2以减轻前级的负载。
如图5所示，为本发明单端输入信号下的比较器的时序图。
整体时序如下：A阶段时，开关S1闭合，斜坡信号Vramp1接入C1的左侧，斜坡信号Vramp2接入电容C4的左侧，参考电压Vref接入电容C3和电容C6的左侧，开关S2闭合信号Vin接入C5的左侧，此时开关Srst闭合，控制四输入比较器A进行共模复位，此时两个差分对的正负输入端与正负输出端均复位至固定电平，此时计数器并未开始工作，前级CDS电路处于采样态。
B阶段时，斜坡向上跳变，跳变量通过电容C1与电容C2耦合进入四输入比较器A，此时第一个差分对的差分电压为正，第二个差分对的正负输入端均为复位电压，此时第二个差分对不工作，因此四输入比较器A输出低电平，计数器不工作。
C阶段开始时，开关S1开关断开，此时差分对两端均处于固定复位电平，因此第一个差分对停止工作，此时信号Vin通过电容C5耦合进入比较器输入，此时第二个差分对的差分电压为负，此时比较器发生翻转，输出高电平，控制计数器开始计数，完成对非理想特性的量化。信号Vin完成耦合之后，即断开开关S2，减轻前级CDS电路的负载。
D阶段时，斜坡跳变量等于像素电压跳变量，即Vrst-Vsig，此时四输入比较器A再次翻转，输出低电平，控制计数器停止计数，完成对像素电压的量化，同时完成了数字相关双采样的操作，实现了对非理想特性的消除。随后斜坡电压继续下降至设定电压时完成复位，进行下一个周期的量化。同时在D阶段中段，前级电路CDS开始进行对下一个信号的采样，实现了SSADC对CDS电路的采样，使CDS采样像素信号时不受SSADC读出电路量化的限制。
差分输入信号下的比较器的时序与单端输入信号下的比较器的时序基本相同，如图5所示，全差分情况下的比较器结构图如图4所示。四输入比较器A的第一个差分对的同相端接入电容C1与电容C2串联，电容C1左侧与开关S1连接，开关S1左侧接入斜坡电压Vramp1+，反相端接入电容C3和电容C4，电容C3左侧接入斜坡电压Vramp1-，同相端与反相端和正输出端通过Srst连接，第二个差分对同相端接入电容C5与电容C6，电容C6的左端接入Vramp2+，开关S2的右端连接到C5与C6的中间，开关S2的左端接入前级CDS电路的输出信号Vin+，反相端接入电容C7与电容C8，电容C7的左端接入斜坡信号Vramp2+，开关S2的右端连接到电容C7与电容C8的中间，开关S2的左端接入前级CDS电路的输出信号Vin-，同相端与反相端、负输出端通过开关Srst连接。
图6为两种输入信号情况下的斜坡波形图。
基于SSADC的量化特性，以及其对比较器增益和速度的要求，在实际应用过程中采用两级比较器结构，本发明中的比较器A作为第一级，电路结构如图7所示，两个差分对分别作为两个比较阶段的输入对管，分别由两个恒流源晶体管提供电流，交叉耦合结构的晶体管作为负载管，能够提供较大的增益，且该结构具有较强的稳定性，第二级结构为相同结构的单差分对比较器以提高增益。
需要强调的是，本发明所述的实施例是说明性的，而不是限定性的，因此本发明包括并不限于具体实施方式中所述的实施例，凡是由本领域技术人员根据本发明的技术方案得出的其他实施方式，同样属于本发明保护的范围。
Claims (4)
1.一种用于高速列并行单斜模数转换器的比较器，其特征在于：包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、四输入比较器A、开关S1、开关S2和开关Srst，其中，比较器的输入信号为单端输入信号，电容C1的一端通过开关S1连接斜坡信号Vramp1，电容C1的另一端连接电容C2的一端，电容C2的另一端分别连接四输入比较器A和四输入比较器A的正极输出，参考电压Vref连接电容C3的一端，电容C3的另一端分别连接四输入比较器A以及通过开关Srst连接电容C2的另一端，电容C4的一侧连接斜坡信号Vramp2，电容C4的另一端的分别连接电容C5的一端以及通过开关S2连接信号Vin，电容C5的另一端分别连接四输入比较器A和四输入比较器A的负极输出端，参考电压Vref连接电容C6的一端，电容C6的另一端分别连接四输入比较器A以及通过开关Srst连接电容C5的另一端。
2.一种如权利要求1所述的用于高速列并行单斜模数转换器的比较器的处理方法，其特征在于：包括以下步骤：斜坡信号Vramp1通过电容C1和电容C2，Vramp2通过电容C4和电容C5耦合进入四输入比较器A，斜坡信号首先复位至固定电平，随后向上跳变，然后在信号建立稳定之后开始下降，当斜坡下降至与复位电平相同的电平时，四输入比较器A翻转并控制计数器开始计数，信号Vin通过电容C5耦合进来，四输入比较器A开始比较斜坡信号跳变量与像素信号跳变量，当斜坡跳变量耦合至与像素信号跳变量相等时，四输入比较器A再次翻转，控制计数器停止计数，完成数字CDS操作。
3.一种用于高速列并行单斜模数转换器的比较器，其特征在于：包括电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、四输入比较器A、开关S1、开关S2和开关Srst，其中，比较器的输入信号为差分输入信号，电容C1的一端通过开关S1连接斜坡信号Vramp1+，电容C1的另一端连接电容C2的一端，电容C2的另一端分别连接四输入比较器A和四输入比较器A的正极输出，电容C3的一端通过开关S1连接斜坡信号Vramp1-，电容C3的另一端连接电容C4的一端，电容C4的另一端分别连接四输入比较器A和电容C2的另一端，电容C5的一端连接斜坡信号Vramp2-，电容C5的另一端分别连接电容C6的一端以及通过开关S2连接信号Vin-，电容C6的另一端分别连接四输入比较器A以及电容C8的另一端，电容C7的一端连接斜坡信号Vramp2+，电容C7的另一端分别连接电容C8的一端以及通过开关S2连接信号Vin+，电容C8的另一端分别连接四输入比较器A以及四输入比较器A的负极输出端。
4.一种如权利要求3所述的用于高速列并行单斜模数转换器的比较器的处理方法，其特征在于：包括以下步骤：斜坡信号Vramp1+和斜坡信号Vramp1-分别通过电容C1和电容C2、电容C3和电容C4耦合进入四输入比较器A的第一个差分对，由开关S1控制，在第一个差分对完成对非理想特性的量化之后，S1断开，使第一个差分对处于不工作的状态，Vramp2-与Vramp2+通过电容C5和电容C6、电容C7和电容C8耦合进来，输入信号由信号Vin-和信号Vin+分别通过电容C6和电容C8耦合进来，通过开关S2控制，在信号耦合之后，断开开关S2以减轻前级的负载。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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