CN116828866A - 集成电路组件、处理器和片上*** - Google Patents
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Abstract
本发明实施例提供一种集成电路组件、处理器和片上***，所述集成电路组件包括至少两层晶圆层，每层晶圆层包括正面与背面，其中，在所述至少两层晶圆层中，第一层晶圆层与第二层晶圆层正面对正面堆叠，所述第二层晶圆层和所述第三晶圆层依次为正面对背面堆叠，所述第二层晶圆层经过硅通孔、重布线层以及混合键合处理，所述至少两层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接。本发明实施例的集成电路组件可以提供更大的片上存储容量以满足基础模型计算的需求。
Description
技术领域
本发明实施例涉及计算机技术领域，尤其涉及一种集成电路组件、处理器和片上***。
背景技术
3D晶圆级封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两层以上晶圆层的封装技术。3D晶圆级封装的主要特点包括：多功能、高效能、大容量、高密度。因此，3D晶圆级封装的集成电路组件能够提供更大的片上存储容量以满足基础模型计算的需求，3D晶圆级封装成为目前技术发展的趋势。
因此，3D晶圆级封装的集成电路组件如何构建数据流架构成为现有技术中亟待解决的技术问题。
发明内容
有鉴于此，本发明实施例提供一种集成电路组件、处理器和片上***，以至少部分解决上述问题。
根据本发明实施例的第一方面，提供了一种集成电路组件，包括至少两层晶圆层，每层晶圆层包括正面与背面，其中，在所述至少两层晶圆层中，第一层晶圆层与第二层晶圆层正面对正面堆叠，所述第二层晶圆层和所述第三晶圆层依次为正面对背面堆叠，所述第二层晶圆层经过硅通孔、重布线层以及混合键合处理，所述至少两层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接。
在本发明的另一实现方式中，所述至少两层晶圆层还包括第三层晶圆层，所述第二层晶圆层与所述第三层晶圆层正面对背面堆叠，所述至少三层晶圆层中除所述第二层晶圆层以外的其他晶圆层经过硅通孔、重布线层以及混合键合处理中至少其一。
在本发明的另一实现方式中，所述第二层晶圆层的正面经过混合键合处理，所述第二层晶圆层的背面经过硅通孔、重布线层以及混合键合处理。
在本发明的另一实现方式中，所述组件包括三层晶圆层，所述第一层晶圆层的正面经过混合键合处理，所述第三层晶圆层的正面经过混合键合处理。
在本发明的另一实现方式中，所述第一层晶圆层的背面或所述第三层晶圆层的背面引出管脚。
在本发明的另一实现方式中，所述三层晶圆层均为晶圆片；或者，所述第二层晶圆层为晶圆片，所述第一层晶圆层和所述第三层晶圆层其中之一为芯片，另一个为晶圆片；或者，所述第二层晶圆层为芯片。
在本发明的另一实现方式中，所述三层晶圆层的数据流动包括：所述第一层晶圆层到第二层晶圆层的数据流动经过：数据源点、第一层晶圆层的混合键合金属介质、第二层晶圆层的混合键合金属介质、数据目标点；和/或所述第二层晶圆层到第一层晶圆层的数据流动经过：数据源点、第二层晶圆层的混合键合金属介质、第一层晶圆层的混合键合金属介质、数据目标点；和/或所述第二层晶圆层到第三层晶圆层的数据流动经过：数据源点、第二层晶圆层的硅通孔金属介质、第二层晶圆层的重布线层金属介质、第二层晶圆层的混合键合金属介质、第三层晶圆层的混合键合金属介质、数据目标点；和/或所述第三层晶圆层到第二层晶圆层的数据流动经过：数据源点、第三层晶圆层的混合键合金属介质、第二层晶圆层的混合键合金属介质、第二层晶圆层的重布线层金属介质、第二层晶圆层的硅通孔金属介质、数据目标点；和/或所述第一层晶圆层到第二层晶圆层，再到第三层晶圆层的数据流动经过：数据源点、第一层晶圆层的混合键合金属介质、第二层晶圆层正面的混合键合金属介质、第二层晶圆层背面的硅通孔金属介质、第二层晶圆层背面的重布线层金属介质、第二层晶圆层背面的混合键合金属介质、第三层晶圆层的混合键合金属介质、数据目标点；和/或所述第三层晶圆层到第二层晶圆层，再到第一层晶圆层的数据流动经过：数据源点、第三层晶圆层的混合键合金属介质、第二层晶圆层背面的混合键合金属介质、第二层晶圆层背面的重布线层金属介质、第二层晶圆层背面的硅通孔金属介质、第二层晶圆层正面的混合键合金属介质、第一层晶圆层的混合键合金属介质、数据目标点。
在本发明的另一实现方式中，所述三层晶圆层中至少一层晶圆层为逻辑层，所述逻辑层与所述管脚连接。
在本发明的另一实现方式中，所述三层晶圆层中的处于外侧的晶圆层为逻辑层，其余晶圆层为存储层。
在本发明的另一实现方式中，所述三层晶圆层中两侧的晶圆层均为逻辑层，两侧的逻辑层之间的晶圆层为存储层。
在本发明的另一实现方式中，所述三层晶圆层均为逻辑层。
在本发明的另一实现方式中，所述逻辑层包括：数据流逻辑单元、计算逻辑单元或者存储逻辑单元中至少其一，所述数据流逻辑采用精简指令集流人工智能引擎或者片上网络；所述计算逻辑采用阻变式存储器或者精简指令集；所述存储逻辑采用阻变式存储器或者静态随机存取存储器；所述存储层采用动态随机存取内存。
在本发明的另一实现方式中，若所述逻辑层包括所述数据流逻辑单元，则数据流逻辑单元的配置包括：领域专用架构的类型、存储架构是否需要暂存器；若所述逻辑层包括所述计算逻辑单元，则计算逻辑单元的配置包括：固定精度、混合精度、计算存储阵列的大小与所述存储层的带宽匹配；若所述逻辑层包括所述存储逻辑单元，则存储逻辑单元的配置包括：存储阵列大小和存储阵列种类中的至少一者；所述存储层的配置包括：存储块的数量，对应的混合键合输入输出口的数量以及带宽是否能与所述计算逻辑的计算存储阵列的大小匹配。
在本发明的另一实现方式中，所述三层晶圆层中的任意一层晶圆层为逻辑层时，包括至少两种类型的逻辑单元。
在本发明的另一实现方式中，所述三层晶圆层中的任意一层晶圆层根据其他晶圆层的良品率，调整所述晶圆层中的各单元与其他晶圆层的各单元的对应关系。
在本发明的另一实现方式中，所述三层晶圆层中的任意一层晶圆层为逻辑层时，所述逻辑层根据需求进行逻辑单元的配置。
在本发明的另一实现方式中，所述三层晶圆层中进行配置的逻辑层复用其他晶圆层。
在本发明的另一实现方式中，所述三层晶圆层上的混合键合金属介质的数量与硅通孔金属介质的数量为独立配置。
根据本发明实施例的第二方面，提供了一种处理器，包括：根据第一方面所述的集成电路组件。
根据本发明实施例的第三方面，提供了一种片上***，包括：至少一个处理器，所述处理器为第二方面所述的处理器。
在本发明实施例的方案中，集成电路组件包括至少两层晶圆层，每层晶圆层包括正面与背面，其中，在至少两层晶圆层中，第一层晶圆层与第二层晶圆层正面对正面堆叠，第二层晶圆层和第三晶圆层依次为正面对背面堆叠，第二层晶圆层经过硅通孔、重布线层以及混合键合处理，至少两层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接。本发明实施例中的至少两层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接，从而实现多层晶圆层的3D晶圆级封装，本发明实施例的集成电路组件可以提供更大的片上存储容量以满足基础模型计算的需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明实施例中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1a至图1h为晶圆层进行处理的的示意图。
图2a为根据本发明的集成电路组件的一实施例的示意图。
图2b为根据本发明的集成电路组件的另一实施例的示意图。
图3为根据本发明的集成电路组件另一实施例进行封装的过程的示意图。
图4a和图4b为根据本发明的集成电路组件再两个实施例的示意图。
图5a、图5b和图5c为根据本发明的集成电路组件再三个实施例的示意图。
图6为根据本发明的集成电路组件再一实施例的示意图。
图7a和图7b为根据本发明的集成电路组件再两个实施例的示意图。
图8为根据本发明的集成电路组件再一实施例的示意图。
图9a和图9b为根据本发明的集成电路组件再一实施例的示意图。
图10为根据本发明的集成电路组件再一实施例的示意图。
图11为根据本发明的另一实施例的处理器的结构框图。
图12为根据本发明的另一实施例的片上***的结构示意图。
具体实施方式
为了使本领域的人员更好地理解本发明实施例中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述，显然，所描述的实施例仅是本发明实施例一部分实施例，而不是全部的实施例。基于本发明实施例中的实施例，本领域普通技术人员所获得的所有其他实施例，都应当属于本发明实施例保护的范围。
在下面的详细描述中对附图进行参考，这些附图形成详细描述的一部分并且图示了示例性实施例。另外，要理解，可以利用其他实施例，并且可以进行结构和/或逻辑改变，而不脱离要求权利的主题的范围。还应该注意的是，方向和参考(例如上、下、顶、底等)可以仅仅用于便于附图中特征的描述。因此，以下详细描述将不在限制意义上被理解，并且要求权利的主题的范围仅由所附权利要求及其等效物来限定。
在下面的描述中，阐述了众多细节。然而，对于本领域技术人员来说将显而易见的是，可以在没有这些特定细节的情况下实践本文中的实施例。在一些情况下，公知的方法和装置以框图形式示出，而不是详细示出，以避免模糊本文中的实施例。在此说明书通篇对“实施例”或“一个实施例”或“一些实施例”的引用意味着结合该实施例描述的特定特征、结构、功能或特性被包括在本文中的至少一个实施例中。因此，在此说明书通篇各处中出现短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指同一实施例。此外，在一个或多个实施例中，特定特征、结构、功能或特性可以以任何合适的方式组合。例如，第一实施例可以在与两个实施例关联的特定特征、结构、功能或特性不相互排斥的任何情况下与第二实施例组合。
如在描述和所附权利要求中所使用的，单数形式“一(a、an)”和“该”意图也包括复数形式，除非上下文另有明确指示。还将理解，如本文中使用的术语“和/或”指的是并且包含关联的列出项中一个或多个的任何和所有可能的组合。
术语“耦合”和“连接”连同它们的派生词在本文中可以用来描述组件之间的功能或结构关系。应该理解，这些术语不意图作为彼此的同义词。相反，在特定实施例中，“连接”可用于指示两个或多于两个元件与彼此直接物理、光或电接触。“耦合”可以用于指示两个或多于两个元件与彼此直接或间接(在它们之间有其他中间元件)物理接触或电接触，和/或两个或多于两个元件与彼此协作或交互(例如，如在因果关系中)。
如本文中所使用的术语“在…上方”、“在…下方”、“在…之间”和“在…上”是指一个组件或材料相对于其他组件或材料的相对位置，其中此类物理关系是值得注意的。例如，在材料的上下文中，设置在另一材料上方或下方的一个材料或材料可以直接接触，或者可以具有一个或多个中间材料。而且，设置在两个材料或材料之间的一个材料可以与两个层直接接触，或者可以具有一个或多个中间层。相比之下，第二材料或材料“上”的第一材料或材料与该第二材料/材料直接接触。在组件组装的上下文中要进行类似区分。
如在此描述通篇以及在权利要求中所使用的，由术语“中的至少一个”或“中的一个或多个”连接的项目的列表可意味着所列出项目的任何组合。例如，短语“A、B或C中的至少一个”可意味着A；B；C；A和B；A和C；B和C；或者A、B和C。
术语“电路”或“模块”可以指一个或多个无源和/或有源组件，它们被布置成与彼此协作以提供期望的功能。术语“信号”可以指至少一个电流信号、电压信号或磁信号。术语“基本上”、“靠近”、“近似”、“接近”和“大约”通常指在目标值的+/-10％内。
下面结合本发明实施例附图进一步说明本发明实施例具体实现。
晶圆层(Wafer)由纯硅(Si)构成，包括正面与背面。晶圆层的正面是晶圆上进行芯片制作的主要工作表面。正面通常具有特定的取向和晶格结构，用于在其上生长或构建晶体管、电路和其他半导体器件，即，正面设置有布线层。晶圆层的背面也称为背面表面或背衬，与正面相对。背面通常是平坦的，没有晶体结构，用于提供支撑和处理晶圆的机械稳定性。背面通常没有电路或器件，并且可以进行特殊的处理或涂层以满足特定需求，例如增强粘附性或改善热传导。
3D晶圆级封装是指两个以上晶圆层封装构成的集成电路组件。
混合键合(HB，Hybrid bonding)，是一种在相互堆叠的芯片之间获得更密集互连的方法，混合键合工艺允许晶圆正面对正面堆叠。
硅通孔(TSV，Through-Silicon Vias)，主要功能是Z轴(垂直于晶圆层所在平面的坐标轴)电气延伸和互联的作用。
重布线层(RDL，Re-distribution Layer)，起着XY平面(晶圆层所在平面)电气延伸和互联的作用。在先进封装的FIWLP(Fan-In Wafer Level Package)，FOWLP(Fan-OutWafer Level Package)中，RDL是最为关键的技术，通过RDL将IO Pad进行扇入Fan-In或者扇出Fan-Out，形成不同类型的晶圆级封装。
参见图1a至图1h，图中箭头表示晶圆层正面的方向；11表示Si介质；12表示传递电信号的金属介质，包括：金属层、硅通孔、重布线层、混合键合、管脚等；其他部分表示绝缘介质。其中，图1a为初始晶圆层，图1b为经过混合键合处理的晶圆层。参见图1c为初始晶圆层，图1d为经过硅通孔处理的晶圆层。参见图1e为初始晶圆层，图1f为经过重布线层引出管脚处理的晶圆层。图1g为背面经过硅通孔、重布线层、混合键合处理，正面经过混合键合处理的晶圆层。图1h为背面经过硅通孔、重布线层、混合键合处理的晶圆层。
下面将结合图2a和图2b来描述两个不同实施例的集成电路组件。
图2a示出了一个实施例的集成电路组件，集成电路组件包括至少两层晶圆层，即，W1，W2，W3，……Wn，n≥2。每层晶圆层包括正面(附图示出的与Si所在的基板的外表面相对的外表面)与背面(附图示出的Si所在的基板的外表面)。第一层晶圆层W1与第二层晶圆层W2正面对正面堆叠，第二层晶圆层W2和第三晶圆层W3依次为正面对背面堆叠，第二层晶圆层W2经过硅通孔、重布线层以及混合键合处理，至少两层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接。
在本发明实施例中，至少两层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接，从而实现多层晶圆层的3D晶圆级封装。
也就是说，晶圆层的正面为设置有布线层的一侧，在晶圆层的正面通过混合键合实现了更密集且可靠的布线，有利于减小晶圆层的正面布线的数据传输延迟且提高数据传输效率，从而可以提供更大的片上存储容量以满足基础模型计算的需求。
晶圆层的背面为基板的一侧，在晶圆层的背面进行硅通孔工艺处理，将布线引导至晶圆层的背面，并且通过重布线层以及混合键合工艺处理，在兼容了相关工艺的同时充分地利用晶圆层的背面实现更密集且可靠的布线，尤其是在3D晶圆封装(集成电路组件的示例)中，处于中间层的晶圆层的背面实现更密集且可靠的布线，在用作3D晶圆封装的背面的晶圆层背面通过硅通孔实现了布线从3D晶圆封装中引出。此外，还可以采用电极垫(Package Assembly Drawing，PAD)工艺制作3D封装的引脚。
图2b示出了本发明实施例提供的另一集成电路组件，集成电路组件包括至少三层晶圆层，即W1，W2，W3，……Wn，n≥3。其中第一层晶圆层W1与第二层晶圆层W2正面对正面堆叠，第二层晶圆层W2与第三层晶圆层W3正面对背面堆叠。第三层晶圆层W3与第四层晶圆层W4正面对背面堆叠，……,第N-1层晶圆层Wn-1与第N层晶圆层Wn正面对背面堆叠。
第二层晶圆层经过硅通孔、重布线层以及混合键合处理，其他晶圆层经过硅通孔、重布线层以及混合键合处理中至少其一。在本发明实施例中，至少三层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接，从而实现多层晶圆层的3D晶圆级封装。晶圆层的正面为设置有布线层的一侧，在晶圆层的正面通过混合键合实现了更密集且可靠的布线，有利于减小晶圆层的正面布线的数据传输延迟且提高数据传输效率，从而可以提供更大的片上存储容量以满足基础模型计算的需求。
在本发明一具体实现中，本发明实施例集成电路组件包括三层晶圆层，即W1，W2，W3。图3a为初始的第一层晶圆层W1。图3b为第一层晶圆层W1的正面经过混合键合处理。图3c为第二层晶圆层W2的正面经过混合键合处理，并与正面经过混合键合处理的第一层晶圆层W1正面对正面堆叠。图3d为图3c中的第二层晶圆层W2的背面经过硅通孔、重布线层以及混合键合处理。图3e为正面经过混合键合处理的第三层晶圆层W3，且第三层晶圆层W3的正面与第二层晶圆层W2的背面堆叠。
本发明实施例中的第一层晶圆层和第三层晶圆层通过混合键合、第二层晶圆层通过硅通孔、重布线层以及混合键合，实现三层晶圆层之间的相互连接，封装工艺更加简便，降低了封装成本。
也就是说，在晶圆层的正面通过混合键合实现了更密集且可靠的布线，正面对正面堆叠工艺加强了相邻晶圆层之间的数据传输效率，减小了不同晶圆层之间的延迟，这时，相邻晶圆层分别作为逻辑层与存储层是提供了数据的读写效率，在相邻晶圆层分别均作为逻辑层或者均作为存储层也提供了数据传输效率。
相应地，兼容了相关工艺的同时能够保证加工的效率和3D晶圆的机械性能，在正面对背面的堆叠工艺充分地利用晶圆层的背面实现更密集且可靠的布线。这时，相邻晶圆层分别作为逻辑层与存储层是提供了数据的读写效率，在相邻晶圆层分别均作为逻辑层或者均作为存储层也提供了数据传输效率。
在本发明一具体实现中，参见图4a，第一层晶圆层W1的背面引出第一引脚D1；参见图4b，第三层晶圆层W3的背面引出第二引脚D2。本发明实施例便于实现集成电路组件的引脚设计。
在本发明一具体实现中，三层晶圆层均为晶圆片或者第二层晶圆层为晶圆片，第一层晶圆层和第三层晶圆层其中之一为芯片，另一个为晶圆片。
具体地，参见图5a，三层晶圆层均为晶圆片；参见图5b，第一层晶圆层W1和第二层晶圆层W2为晶圆片，第三层晶圆层W3为芯片；参见图5c，第一层晶圆层W1为芯片，第二层晶圆层W2和第三层晶圆层W3为晶圆片。
本发明实施例集成电路组件三层晶圆层的实现方式多样化，可以第一层晶圆层和第三层晶圆层其中之一可采用芯片，本发明实施例封装方式更加灵活，能够提供更多样化的3D集成封装设计选择。
应理解，在一些示例中，三层晶圆层均为晶圆片，减小了三层晶圆层的对齐工艺要求。在这种情况下，对齐工艺要求之外的考量因素(例如，功效指标)进行集成电路组件进行配置，例如，可以考量机械性能、对传统工艺的兼容性、电气性能(例如，数据传输延迟)、散热性能等。
在另一些示例中，第二层晶圆层为晶圆片，第一层晶圆层和第三层晶圆层其中之一为芯片，另一个为晶圆片。也就是说，芯片处于集成电路组件的外侧，相比于芯片处于晶圆片之间的情况，减小了晶圆层之间的对齐工艺要求。由于芯片可以为封装(例如，采用2D或2.5D封装)完成的晶圆层，使封装方式更加灵活，能够提供更多样化的3D集成封装设计选择。
在另一些示例中，第二层晶圆层为芯片。在第一层晶圆层和第三层晶圆层均为晶圆片的情况下，虽然芯片在晶圆层之间对齐工艺相比于芯片在一侧的情况工艺要求较高，但是如果侧重考量其他因素将芯片设置成中间的晶圆层(例如，将芯片为存储层，会带来更好的散热性能)，仍然会保证了其他的功效指标。
在第一层晶圆层和第三层晶圆层中的至少一者为芯片的情况下，充分地利用了封装(例如，采用2D或2.5D封装)完成的晶圆层，使封装方式更加灵活，能够提供更多样化的3D集成封装设计选择。
示例性地，参见图3e，以三层晶圆层的数据流动进行说明。
第一层晶圆层W1到第二层晶圆层W2的数据流动经过：数据源点、第一层晶圆层W1的混合键合金属介质、第二层晶圆层W2的混合键合金属介质、数据目标点。数据流动方向为第一层晶圆层W1到第二层晶圆层W2时，延时小。
第二层晶圆层W2到第一层晶圆层W1的数据流动经过：数据源点、第二层晶圆层W2的混合键合金属介质、第一层晶圆层W1的混合键合金属介质、数据目标点。数据流动方向为第二层晶圆层W2到第一层晶圆层W1时，延时小。
也就是说，通过正面对正面的堆叠设置采用混合键合，减小了不同晶圆层之间的延迟。
第二层晶圆层W2到第三层晶圆层W3的数据流动经过：数据源点、第二层晶圆层W2的硅通孔金属介质、第二层晶圆层W2的重布线层金属介质、第二层晶圆层W2的混合键合金属介质、第三层晶圆层W3的混合键合金属介质、数据目标点。数据流动方向为第二层晶圆层W2到第三层晶圆层W3时，延时中。
第三层晶圆层W3到第二层晶圆层W2的数据流动经过：数据源点、第三层晶圆层W3的混合键合金属介质、第二层晶圆层W2的混合键合金属介质、第二层晶圆层W2的重布线层金属介质、第二层晶圆层W2的硅通孔金属介质、数据目标点。数据流动方向为第三层晶圆层W3到第二层晶圆层W2时，延时中。
也就是说，基于重布线层和硅通孔工艺对晶圆层的背面预处理，然后在通过正面对背面的堆叠设置采用混合键合，减小了不同晶圆层之间的延迟。
由于重布线层和硅通孔工艺的预处理相比于直接采用混合键合，会增大延迟，但是兼容了相关工艺的同时能够保证加工的效率和3D晶圆的机械性能。
相应地，对于逻辑层到逻辑层、逻辑层到存储层、以及存储层到存储层，这三者存在不同的组件应用延迟需求，可以匹配相应的延迟需求与上述的不同堆叠方式对于的延迟，优化集成电路组件的应用。
第一层晶圆层W1到第二层晶圆层W2，再到第三层晶圆层W3的数据流动经过：数据源点、第一层晶圆层W1的混合键合金属介质、第二层晶圆层W2正面的混合键合金属介质、第二层晶圆层W2背面的硅通孔金属介质、第二层晶圆层W2背面的重布线层金属介质、第二层晶圆层W2背面的混合键合金属介质、第三层晶圆层W3的混合键合金属介质、数据目标点。数据流动方向为第一层晶圆层W1到第二层晶圆层W2，再到第三层晶圆层W3时，延时大。
第三层晶圆层W3到第二层晶圆层W2，再到第一层晶圆层W1的数据流动经过：数据源点、第三层晶圆层W3的混合键合金属介质、第二层晶圆层W2背面的混合键合金属介质、第二层晶圆层W2背面的重布线层金属介质、第二层晶圆层W2背面的硅通孔金属介质、第二层晶圆层W2正面的混合键合金属介质、第一层晶圆层W1的混合键合金属介质、数据目标点。数据流动方向为第三层晶圆层W3到第二层晶圆层W2，再到第一层晶圆层W1时，延时大。
不失一般性地，非相邻的不同晶圆层之间的延迟会大于相邻的不同晶圆层之间的延迟。
本发明实施例的集成电路组件实现了三层晶圆层之间的数据流动，本发明实施例可以根据需要设计三层晶圆层之间的数据流动，从而令数据流动的延时满足数据传输的需要。
在本发明一具体实现中，三层晶圆层中至少一层晶圆层为逻辑层，其余晶圆层为存储层，逻辑层与引脚连接。
在一个示例中，三层晶圆层中的处于外侧的晶圆层为逻辑层，其余晶圆层为存储层，逻辑层的散热要求高于存储层的散热要求，保证了集成电路组件的散热性能。此外，在这种情况下，逻辑层的比重较大，更适于配置成诸如CPU或其他控制流程比较复杂的DSA。
例如，第一层晶圆层为逻辑层，第二层晶圆层为存储层，第三层晶圆层为存储层。又例如，第一层晶圆层为存储层，第二层晶圆层为存储层，第三层晶圆层为逻辑层。
作为更优选的示例，三层晶圆层中的处于两侧的晶圆层均为逻辑层，两个逻辑层之间的晶圆层为存储层，使集成电路组件的散热性能达到最优。
可替代地，三层晶圆层中的处于外侧的晶圆层为逻辑层，其余晶圆层为存储层和逻辑层，逻辑层的散热要求高于存储层的散热要求，同时存储层的散热能力高于逻辑层的散热能力，存储层能够有利于逻辑层的散热，从而一定程度上保证了集成电路组件的散热性能。此外，这种情况下，存储层的比重较大，更适于配置成诸如GPU或TPU等并且计算要求较高的DSA。
又例如，芯片配置成逻辑层，晶圆片配置成存储层，芯片处于集成电路组件的外侧，晶圆片处于组件的中间层，保证了散热性能，且相比于芯片处于集成电路组件的中间层的情况，减小了诸如对齐工艺等的工艺要求。
例如，第一层晶圆层为逻辑层，第二层晶圆层为逻辑层，第三层晶圆层为存储层。又例如，第一层晶圆层为存储层，第二层晶圆层为逻辑层，第三层晶圆层为逻辑层。
可替代地，第一层晶圆层为逻辑层，第二层晶圆层为逻辑层，第三层晶圆层为逻辑层。三层晶圆层均为逻辑层，散热性能相对于上述示例较差，但是极大地提高了逻辑层之间的低延迟互联，实现了比上述示例更优的数据处理能力和流程控制性能。
由于第一层晶圆层W1的背面引出第一引脚D1，第三层晶圆层W3的背面引出第二引脚D2，因此逻辑层连接的引脚(D1或者D2)均位于三层晶圆层的外层。
具体地，参见表一，逻辑层与存储层的选择以及散热情况如表一所示。表一给出的六种选项分别对应上述六种实施例，在各个表项对应的实施例中，第1种、第3种、以及第6种散热极优，第2种和第5种为优，第4种为良好。
表一
| 序号 | 第一层晶圆层W1 | 第二层晶圆层W2 | 第三层晶圆层W3 | 散热 |
| 1 | 逻辑层(L) | 存储层(M) | 存储层(M) | 极优 |
| 2 | 逻辑层(L) | 逻辑层(L) | 存储层(M) | 优 |
| 3 | 逻辑层(L) | 存储层(M) | 逻辑层(L) | 极优 |
| 4 | 逻辑层(L) | 逻辑层(L) | 逻辑层(L) | 良好 |
| 5 | 存储层(M) | 逻辑层(L) | 逻辑层(L) | 优 |
| 6 | 存储层(M) | 存储层(M) | 逻辑层(L) | 极优 |
本发明实施例的集成电路组件可以根据散热需要设计三层晶圆层为逻辑层或者存储层，本发明实施例提供了更为灵活的设计方案。
在本发明一具体实现中，逻辑层包括：数据流逻辑单元、计算逻辑单元或者存储逻辑单元中其一，数据流逻辑采用三维混合数据键合第五代精简指令集流人工智能引擎(3D-Hybrid Bonding Powered RISC-V Dataflow AI Engine，THRIVE)或者片上网络；计算逻辑采用阻变式存储器(用于进行存内处理)或者高性能第五代精简指令集(High performanceRISC-V，HP-RV)；存储逻辑采用阻变式存储器(用作存储器)或者静态随机存取存储器；存储逻辑采用RRAM-Memory或者SRAM；存储层采用DRAM工艺。
应理解，文中的THRIVE仅仅是DSA或片上网络或加速器的示例，其可以替代为其他DSA或加速器的数据流逻辑单元。文中的HP-RV仅仅是CPU的示例，其可以替代为各种类型的CPU的计算逻辑单元。
存储层采用动态随机存取内存。
在本发明一具体实现中，三层晶圆层中的任意一层晶圆层为逻辑层时，所述逻辑层根据需求进行逻辑单元的配置。
本发明实施例能够更灵活地配置逻辑层的逻辑单元，从而令集成电路组件能够提供更加多样化的内存形式。本发明实施例通过配置逻辑层的逻辑单元，能够为PE(Processing Element，处理单元)提供专用存储器或专用领域专用架构(DSA)引擎。
在本发明一具体实现中，三层晶圆层中的任意一层晶圆层根据需求进行配置。因此，本发明实施例可以为高级人工智能模型(GPT/LLM)提供各种3D集成设计选择。
在另一些示例中，三层晶圆层包括第一逻辑层和第二逻辑层，第一逻辑层和第二逻辑层为数据流逻辑单元、计算逻辑单元、存储逻辑单元中的不同单元。将不同逻辑的逻辑层与存储层集成到集成电路组件中，提高了数据读写效率、计算效率和整体数据处理效率。例如，数据流逻辑单元和计算逻辑单元融合了并行计算与串行计算的优势，数据流逻辑单元和存储计算单元融合了数据读写优势，计算逻辑单元和存储计算单元融合了数据读写优势，等等。
更具体地，参见表二，表二给出四类选项作为三层晶圆层的示例，但本发明实施例并不限于此四类。
表二
| 范例 | 第一层晶圆层W1 | 第二层晶圆层W2 | 第三层晶圆层W3 | 类型 |
| 1 | THRIVE(或加速器) | DRAM | RRAM-PIM | L-M-L |
| 2 | THRIVE | SRAM | DRAM | L-L-M |
| 3 | THRIVE | DRAM | DRAM | L-M-M |
| 4 | THRIVE | DRAM | HP-RV(或CPU) | L-M-L |
在本发明一具体实现中，通过范例1进行具体说明。
参见图6，第一层晶圆层W1为THRIVE-PE，第二层晶圆层W2为DRAM，第三层晶圆层W3为RRAM-PIM。
第一层晶圆层W1为THRIVE-PE，即第一层晶圆层W1包括数据流逻辑单元。数据流逻辑单元的配置包括：领域专用架构(Domain-Specific Architecture，DSA)的类型、存储架构是否需要暂存器(Scatchpad)。具体地，领域专用架构的类型包括：视频处理单元(VPU)或者通用矩阵的矩阵乘法(GEMM)等。
第二层晶圆层W2为DRAM，即第二层晶圆层W2包括存储逻辑单元。存储逻辑单元的配置包括：存储块(Memory Bank)的数量，对应的混合键合输入输出口(HB IO)的数量以及带宽是否能与计算逻辑的计算存储阵列的大小匹配。
第三层晶圆层W3为RRAM-PIM，即第三层晶圆层W3包括计算逻辑单元。计算逻辑单元的配置包括：固定精度、混合精度、计算存储阵列(CIM Array)的大小与存储层的带宽匹配。具体地，固定精度包括：固定数据类型(INT)，或者固定BF(brain float)/FP(floatingpoint，浮点精度)；混合精度包括：固定数据类型(INT)和BF/FB。
三层晶圆层上的混合键合金属介质的数量与硅通孔金属介质的数量为独立配置。因此，第一层晶圆层W1、第二层晶圆层W2、第三层晶圆层W3之间的关系无需一一对应。参见图7a和图7b，图7a为第一层晶圆层W1、第二层晶圆层W2、第三层晶圆层W3之间的关系一一对应示意图；图7b为第一层晶圆层W1、第二层晶圆层W2、第三层晶圆层W3之间的关系未一一对应示意图。
在本发明一具体实现中，所述三层晶圆层中的任意一层晶圆层为逻辑层时，包括至少两种类型的逻辑单元。
示例性地，参见图8，第一层晶圆层W1、第二层晶圆层W2、第三层晶圆层W3之间的异构示意图，即第一层晶圆层W1包括两种类型的逻辑单元，RRAM-PIM和SRAM。
在本发明一具体实现中，三层晶圆层中的任意一层晶圆层根据其他晶圆层的良品率，调整晶圆层中的各单元与其他晶圆层的各单元的对应关系。参见图9a，在示例1中，由于第三层晶圆层W3的RRAM-PIM良率较低，可以存在坏块1，参见图9b，在第二层晶圆层W2进行重布线层的时候，可以更为灵活地通过重布线层选择第三层晶圆层W3的RRAM-PIM之间非坏块2代替坏块1进行对应。
在本发明一具体实现中，三层晶圆层中的任意一层晶圆层为逻辑层时，可以基于需求，逻辑层根据需求进行逻辑单元的配置。三层晶圆层中进行配置的逻辑层复用其他晶圆层。示例性地，在第一层晶圆层W1、第二层晶圆层W2已经完成后，根据不同的需要定制不同的第三层晶圆层W3，即第三层晶圆层W3配置自定制的领域专用架构(DSA)。具体参见图10，定制的第三层晶圆层W3，可复用已经完成的第一层晶圆层W1、第二层晶圆层W2。即，无论第三层晶圆层W3定制何种领域专用架构(DSA)，均可复用已经完成的第一层晶圆层W1、第二层晶圆层W2。
本发明实施例为非冯·诺依曼体系结构，从而减少数据移动所带来的存储瓶颈问题。本发明实施例所提供的多层3D异构数据流架构，提供了可以3D内存，以改进片上***的内存，并满足基础模型的大内存需求。本发明实施例逻辑层的多样化配置，为高级人工智能模型(GPT/LLM)提供各种3D集成设计选择。
图11为根据本发明的另一实施例的处理器的结构框图。本实施例的处理器1100包括：处理器核1101以及集成电路组件1102。
图12为根据本发明的另一实施例的片上***的结构示意图。本实施例的片上***1200包括多个处理器1210。
此外，程序中各步骤的具体实现可以参见上述方法实施例中的相应步骤和单元中对应的描述，在此不赘述。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的设备和模块的具体工作过程，可以参考前述方法实施例中的对应过程描述，在此不再赘述。
需要指出，根据实施的需要，可将本发明实施例中描述的各个部件/步骤拆分为更多部件/步骤，也可将两个或多个部件/步骤或者部件/步骤的部分操作组合成新的部件/步骤，以实现本发明实施例的目的。
上述根据本发明实施例的方法可在硬件、固件中实现，或者被实现为可存储在记录介质(诸如CD ROM、RAM、软盘、硬盘或磁光盘)中的软件或计算机代码，或者被实现通过网络下载的原始存储在远程记录介质或非暂时机器可读介质中并将被存储在本地记录介质中的计算机代码，从而在此描述的方法可被存储在使用通用计算机、专用处理器或者可编程或专用硬件(诸如ASIC或FPGA)的记录介质上的这样的软件处理。可以理解，计算机、处理器、微处理器控制器或可编程硬件包括可存储或接收软件或计算机代码的存储组件(例如，RAM、ROM、闪存等)，当所述软件或计算机代码被计算机、处理器或硬件访问且执行时，实现在此描述的方法。此外，当通用计算机访问用于实现在此示出的方法的代码时，代码的执行将通用计算机转换为用于执行在此示出的方法的专用计算机。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及方法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明实施例的范围。
以上实施方式仅用于说明本发明实施例，而并非对本发明实施例的限制，有关技术领域的普通技术人员，在不脱离本发明实施例的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明实施例的范畴，本发明实施例的专利保护范围应由权利要求限定。
Claims (20)
1.一种集成电路组件，包括至少两层晶圆层，每层晶圆层包括正面与背面，其中，在所述至少两层晶圆层中，第一层晶圆层与第二层晶圆层正面对正面堆叠，所述第二层晶圆层和所述第三晶圆层依次为正面对背面堆叠，所述第二层晶圆层经过硅通孔、重布线层以及混合键合处理，所述至少两层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接。
2.根据权利要求1所述的组件，其中，所述至少两层晶圆层还包括第三层晶圆层，所述第二层晶圆层与所述第三层晶圆层正面对背面堆叠，所述至少三层晶圆层中除所述第二层晶圆层以外的其他晶圆层经过硅通孔、重布线层以及混合键合处理中至少其一。
3.根据权利要求2所述的组件，其中，所述第二层晶圆层的正面经过混合键合处理，所述第二层晶圆层的背面经过硅通孔、重布线层以及混合键合处理。
4.根据权利要求3所述的组件，其中，所述组件包括三层晶圆层，所述第一层晶圆层的正面经过混合键合处理，所述第三层晶圆层的正面经过混合键合处理。
5.根据权利要求4所述的组件，其中，所述第一层晶圆层的背面或所述第三层晶圆层的背面引出管脚。
6.根据权利要求5所述的组件，其中，所述三层晶圆层均为晶圆片；
或者，
所述第二层晶圆层为晶圆片，所述第一层晶圆层和所述第三层晶圆层其中之一为芯片，另一个为晶圆片；
或者，所述第二层晶圆层为芯片。
7.根据权利要求6所述的组件，其中，所述三层晶圆层的数据流动包括：
所述第一层晶圆层到第二层晶圆层的数据流动经过：数据源点、第一层晶圆层的混合键合金属介质、第二层晶圆层的混合键合金属介质、数据目标点；和/或
所述第二层晶圆层到第一层晶圆层的数据流动经过：数据源点、第二层晶圆层的混合键合金属介质、第一层晶圆层的混合键合金属介质、数据目标点；和/或
所述第二层晶圆层到第三层晶圆层的数据流动经过：数据源点、第二层晶圆层的硅通孔金属介质、第二层晶圆层的重布线层金属介质、第二层晶圆层的混合键合金属介质、第三层晶圆层的混合键合金属介质、数据目标点；和/或
所述第三层晶圆层到第二层晶圆层的数据流动经过：数据源点、第三层晶圆层的混合键合金属介质、第二层晶圆层的混合键合金属介质、第二层晶圆层的重布线层金属介质、第二层晶圆层的硅通孔金属介质、数据目标点；和/或
所述第一层晶圆层到第二层晶圆层，再到第三层晶圆层的数据流动经过：数据源点、第一层晶圆层的混合键合金属介质、第二层晶圆层正面的混合键合金属介质、第二层晶圆层背面的硅通孔金属介质、第二层晶圆层背面的重布线层金属介质、第二层晶圆层背面的混合键合金属介质、第三层晶圆层的混合键合金属介质、数据目标点；和/或
所述第三层晶圆层到第二层晶圆层，再到第一层晶圆层的数据流动经过：数据源点、第三层晶圆层的混合键合金属介质、第二层晶圆层背面的混合键合金属介质、第二层晶圆层背面的重布线层金属介质、第二层晶圆层背面的硅通孔金属介质、第二层晶圆层正面的混合键合金属介质、第一层晶圆层的混合键合金属介质、数据目标点。
8.根据权利要求7所述的组件，其中，所述三层晶圆层中至少一层晶圆层为逻辑层，所述逻辑层与所述管脚连接。
9.根据权利要求8所述的组件，其中，所述三层晶圆层中的处于外侧的晶圆层为逻辑层，其余晶圆层为存储层。
10.根据权利要求8所述的组件，其中，所述三层晶圆层中两侧的晶圆层均为逻辑层，两侧的逻辑层之间的晶圆层为存储层。
11.根据权利要求8所述的组件，其中，所述三层晶圆层均为逻辑层。
12.根据权利要求8-11中任一项所述的组件，其中，所述逻辑层包括：数据流逻辑单元、计算逻辑单元或者存储逻辑单元中至少其一，所述数据流逻辑采用精简指令集流人工智能引擎或者片上网络；所述计算逻辑采用阻变式存储器或者精简指令集；所述存储逻辑采用阻变式存储器或者静态随机存取存储器；
所述存储层采用动态随机存取内存。
13.根据权利要求12所述的组件，其中，若所述逻辑层包括所述数据流逻辑单元，则数据流逻辑单元的配置包括：领域专用架构的类型、存储架构是否需要暂存器；
若所述逻辑层包括所述计算逻辑单元，则计算逻辑单元的配置包括：固定精度、混合精度、计算存储阵列的大小与所述存储层的带宽匹配；
若所述逻辑层包括所述存储逻辑单元，则存储逻辑单元的配置包括：存储阵列大小和存储阵列种类中的至少一者；
所述存储层的配置包括：存储块的数量，对应的混合键合输入输出口的数量以及带宽是否能与所述计算逻辑的计算存储阵列的大小匹配。
14.根据权利要求12所述的组件，其中，所述三层晶圆层中的任意一层晶圆层为逻辑层时，包括至少两种类型的逻辑单元。
15.根据权利要求12所述的组件，其中，所述三层晶圆层中的任意一层晶圆层根据其他晶圆层的良品率，调整所述晶圆层中的各单元与其他晶圆层的各单元的对应关系。
16.根据权利要求12所述的组件，其中，所述三层晶圆层中的任意一层晶圆层为逻辑层时，所述逻辑层根据需求进行逻辑单元的配置。
17.根据权利要求12所述的组件，其中，所述三层晶圆层中进行配置的逻辑层复用其他晶圆层。
18.根据权利要求12所述的组件，其中，所述三层晶圆层上的混合键合金属介质的数量与硅通孔金属介质的数量为独立配置。
19.一种处理器，包括：
根据权利要求1-18任一项所述的集成电路组件。
20.一种片上***，包括：
至少一个处理器，所述处理器为根据权利要求19所述的处理器。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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