CN116825821A - 半导体器件以及半导体存储器件 - Google Patents

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Abstract

实施方式提供晶体管特性优异的半导体器件以及半导体存储器件。实施方式的半导体器件具备：第1电极；第2电极；第1氧化物半导体层，其设置在第1电极与第2电极之间；栅电极，其与第1氧化物半导体层相对向；第2氧化物半导体层，其设置在栅电极与第1氧化物半导体层之间，与第1电极相分离；以及栅极绝缘层，其设置在栅电极与第2氧化物半导体层之间。

Description

半导体器件以及半导体存储器件
本申请享受以日本专利申请2022－041799号(申请日：2022年3月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体器件以及半导体存储器件。
背景技术
在氧化物半导体层形成沟道的氧化物半导体晶体管具有截止(off)动作时的沟道泄漏电流极小这一优异特性。因此，例如能够将氧化物半导体晶体管应用于动态随机访问存储器(Dynamic Random Access Memory，DRAM)的存储单元的开关晶体管。
发明内容
本发明要解决的技术课题在于提供晶体管特性优异的半导体器件。
实施方式的半导体器件具备：第1电极；第2电极；第1氧化物半导体层，其设置在所述第1电极与所述第2电极之间；栅电极，其与所述第1氧化物半导体层相对向；第2氧化物半导体层，其设置在所述栅电极与所述第1氧化物半导体层之间，与所述第1电极相分离；以及栅极绝缘层，其设置在所述栅电极与所述第2氧化物半导体层之间。
附图说明
图1是第1实施方式的半导体器件的示意剖视图。
图2是第1实施方式的半导体器件的示意剖视图。
图3是第1实施方式的半导体器件的示意剖视图。
图4是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
图5是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
图6是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
图7是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
图8是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
图9是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
图10是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
图11是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
图12是比较例的半导体器件的示意剖视图。
图13是表示比较例的半导体器件的制造方法的一个例子的示意剖视图。
图14是表示比较例的半导体器件的制造方法的一个例子的示意剖视图。
图15是表示比较例的半导体器件的制造方法的一个例子的示意剖视图。
图16是第2实施方式的半导体器件的示意剖视图。
图17是第2实施方式的变形例的半导体器件的示意剖视图。
图18是第3实施方式的半导体器件的示意剖视图。
图19是第4实施方式的半导体器件的示意剖视图。
图20是第5实施方式的半导体存储器件的等效电路图。
图21是第5实施方式的半导体存储器件的示意剖视图。
标号说明
12：下部电极(第1电极)、14：上部电极(第2电极)、16：第1氧化物半导体层、16a：第1部分、17：第2氧化物半导体层、18：栅电极、20：栅极绝缘层、100：晶体管(半导体器件)、200：晶体管(半导体器件)、300：晶体管(半导体器件)、400：晶体管(半导体器件)、500：半导体存储器(半导体存储器件)、CA：电容器。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。此外，在以下的说明中，对相同或者相似的部件等标记同一标号，关于说明过一次的部件等，有时适当省略其说明。
另外，本说明书中，为了便于说明，有时使用“上”或者“下”这一用语。“上”或者“下”不过是表示附图内的相对的位置关系的用语，不是对相对于重力的位置关系进行规定的用语。
构成本说明书中的半导体器件和半导体存储器件的部件的化学组成的定性分析和定量分析，例如可以通过二次离子质量分析法(Secondary Ion Mass Spectrometry：SIMS)、能量分散型X射线分光法(Energy Dispersive X－ray Spectroscopy：EDX)、卢瑟福背散射分析法(Rutherford Back－Scattering Spectroscopy：RBS)来进行。另外，构成半导体器件和半导体存储器件的部件的厚度、部件间的距离、结晶粒径等的测定例如可以使用透射型电子显微镜(Transmission Electron Microscope：TEM)。。
(第1实施方式)
第1实施方式的半导体器件具备：第1电极；第2电极；第1氧化物半导体层，其设置在第1电极与第2电极之间；栅电极，其与第1氧化物半导体层相对向；第2氧化物半导体层，其设置在栅电极与第1氧化物半导体层之间，与第1电极相分离；以及栅极绝缘层，其设置在栅电极与第2氧化物半导体层之间。
图1、图2以及图3是第1实施方式的半导体器件的示意剖视图。图2是图1的AA’剖视图。图3是图1的BB’剖视图。在图1中，将上下方向称为第1方向。在图1中，将左右方向称为第2方向。第2方向与第1方向垂直。
第1实施方式的半导体器件为晶体管100。晶体管100为在氧化物半导体中形成沟道的氧化物半导体晶体管。晶体管100设置为栅电极将形成沟道的氧化物半导体层包围。晶体管100为所谓的环绕栅极晶体管(Surrounding Gate Transistor，SGT)。晶体管100为所谓的纵型晶体管。
晶体管100具备下部电极12、上部电极14、第1氧化物半导体层16、第2氧化物半导体层17、栅电极18、栅极绝缘层20、下部绝缘层24以及上部绝缘层26。第1氧化物半导体层16包括第1部分16a。
下部电极12为第1电极的一个例子。上部电极14为第2电极的一个例子。
硅基板10例如为单晶硅。基板不限定于硅基板。基板例如也可以为硅基板以外的半导体基板。基板例如也可以为绝缘基板。
下部电极12设置在硅基板10之上。在硅基板10与下部电极12之间设置有基板绝缘层22。
下部电极12作为晶体管100的源电极或者漏电极发挥功能。
下部电极12为导电体。下部电极12例如包含氧化物导电体或者金属。下部电极12例如为包含铟(In)、锡(Sn)以及氧(O)的氧化物导电体。下部电极12例如为氧化铟锡。下部电极12例如为包含钨(W)、钼(Mo)、铜(Cu)、铝(Al)、钛(Ti)或者钽(Ta)的金属。
下部电极12例如也可以具有多个导电体的层叠构造。
上部电极14设置在硅基板10之上。上部电极14设置在下部电极12之上。在硅基板10与上部电极14之间设置有下部电极12。从下部电极12朝向上部电极14的方向为第1方向。
上部电极14作为晶体管100的源电极或者漏电极发挥功能。
上部电极14为导电体。上部电极14例如包含氧化物导电体或者金属。上部电极14例如为包含铟(In)、锡(Sn)以及氧(O)的氧化物导电体。上部电极14例如为氧化铟锡。上部电极14例如为包含钨(W)、钼(Mo)、铜(Cu)、铝(Al)、钛(Ti)或者钽(Ta)的金属。
上部电极14例如也可以具有多个导电体的层叠构造。
下部电极12和上部电极14例如由相同的材料形成。下部电极12和上部电极14例如为包含铟(In)、锡(Sn)以及氧(O)的氧化物导电体。下部电极12和上部电极14例如为氧化铟锡。
第1氧化物半导体层16设置在硅基板10之上。第1氧化物半导体层16设置在下部电极12与上部电极14之间。第1氧化物半导体层16例如与下部电极12相接。第1氧化物半导体层16例如与上部电极14相接。
在与第1方向垂直的截面中，第1氧化物半导体层16的第2方向上的宽度例如从上部电极14朝向下部电极12变小。例如在与第1方向平行的截面中，第1氧化物半导体层16的侧面具有正锥形状。
第1氧化物半导体层16的第1方向上的长度例如为80nm以上且200nm以下。第1氧化物半导体层16的第2方向上的宽度例如为20nm以上且100nm以下。
第1氧化物半导体层16为氧化物半导体。第1氧化物半导体层16例如为无定形物。
第1氧化物半导体层16例如包含：从铟(In)、镓(Ga)、硅(Si)、铝(Al)以及锡(Sn)中选择的至少一种元素、锌(Zn)以及氧(O)。第1氧化物半导体层16例如包含铟(In)、镓(Ga)以及锌(Zn)。第1氧化物半导体层16例如包含铟(In)、铝(Al)以及锌(Zn)。
第1氧化物半导体层16例如包含从钛(Ti)、锌(Zn)以及钨(W)中选择的至少一种元素。第1氧化物半导体层16例如包含氧化钛、氧化锌或者氧化钨。
第1氧化物半导体层16例如具有与下部电极12的化学组成以及上部电极14的化学组成不同的化学组成。
第1氧化物半导体层16包括第1部分16a。如图3所示，第1部分16a在与第1方向垂直的面由下部电极12包围。
第1氧化物半导体层16例如包含氧空位。第1氧化物半导体层16中的氧空位作为施主发挥功能。
第2氧化物半导体层17设置在硅基板10之上。第2氧化物半导体层17设置在栅电极18与第1氧化物半导体层16之间。
如图2所示，第2氧化物半导体层17将第1氧化物半导体层16包围。第2氧化物半导体层17与第1氧化物半导体层16相接。
第2氧化物半导体层17设置在下部电极12与上部电极14之间。第2氧化物半导体层17与下部电极12相分离。第2氧化物半导体层17在第1方向上与下部电极12相分离。在第1方向上，在第2氧化物半导体层17与下部电极12之间设置有栅极绝缘层20。
例如在与第1方向平行的截面中，第2氧化物半导体层17的侧面具有正锥形状。
在第2氧化物半导体层17形成在晶体管100的导通(on)动作时成为电流路径的沟道。
第2氧化物半导体层17为氧化物半导体。第2氧化物半导体层17例如为无定形物。
第2氧化物半导体层17例如包含：从铟(In)、镓(Ga)、硅(Si)、铝(Al)以及锡(Sn)中选择的至少一种元素、锌(Zn)以及氧(O)。第2氧化物半导体层17例如包含铟(In)、镓(Ga)以及锌(Zn)。第2氧化物半导体层17例如包含铟(In)、铝(Al)以及锌(Zn)。
第2氧化物半导体层17例如包含从钛(Ti)、锌(Zn)以及钨(W)中选择的至少一种元素。第2氧化物半导体层17例如包含氧化钛、氧化锌或者氧化钨。
第2氧化物半导体层17例如具有与第1氧化物半导体层16相同的化学组成。第2氧化物半导体层17例如具有与下部电极12的化学组成以及上部电极14的化学组成不同的化学组成。
第2氧化物半导体层17的、栅极绝缘层20与第1氧化物半导体层16之间的部分的厚度例如为2nm以上且10nm以下。
栅电极18与第1氧化物半导体层16相对向。另外，栅电极18与第2氧化物半导体层17相对向。栅电极18设置为，其第1方向上的位置坐标成为下部电极12的第1方向上的位置坐标与上部电极14的第1方向上的位置坐标之间的值。
如图2所示，栅电极18设置为将第1氧化物半导体层16包围。栅电极18设置在第1氧化物半导体层16的周围。
如图2所示，栅电极18设置为将第2氧化物半导体层17包围。栅电极18设置在第2氧化物半导体层17的周围。
栅电极18例如为金属、金属化合物或者半导体。栅电极18例如包含钨(W)。
栅电极18的第1方向上的长度例如为20nm以上且100nm以下。
栅极绝缘层20设置在栅电极18与第2氧化物半导体层17之间。栅极绝缘层20设置为将第2氧化物半导体层17包围。栅极绝缘层20与第2氧化物半导体层17相接。
栅极绝缘层20例如为氧化物、氮化物或者氮氧化物。栅极绝缘层20例如包含氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪或者氧化锆。栅极绝缘层20例如包括氧化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜、氧化铪膜或者氧化锆膜。栅极绝缘层20例如包括上述例示所列举出的膜的层叠膜。栅极绝缘层20的厚度例如为2nm以上且10nm以下。
基板绝缘层22设置在硅基板10与下部电极12之间。基板绝缘层22例如为氧化物、氮化物或者氮氧化物。基板绝缘层22例如包含氧化硅、氮化硅或者氮氧化硅。基板绝缘层22例如为氧化硅、氮化硅或者氮氧化硅。
下部绝缘层24设置在下部电极12之上。下部绝缘层24设置在栅电极18与下部电极12之间。
下部绝缘层24将第1氧化物半导体层16以及第2氧化物半导体层17包围。下部绝缘层24将栅极绝缘层20包围。在下部绝缘层24与第2氧化物半导体层17之间设置有栅极绝缘层20。
下部绝缘层24例如为氧化物、氮化物或者氮氧化物。下部绝缘层24例如包含氧化硅、氮化硅或者氮氧化硅。下部绝缘层24例如包括氧化硅层、氮化硅层或者氮氧化硅层。下部绝缘层24例如为氧化硅层、氮化硅层或者氮氧化硅层。
上部绝缘层26设置在栅电极18之上。上部绝缘层26设置在栅电极18与上部电极14之间。
上部绝缘层26将第1氧化物半导体层16以及第2氧化物半导体层17包围。上部绝缘层26将栅极绝缘层20包围。在上部绝缘层26与第2氧化物半导体层17之间设置有栅极绝缘层20。
上部绝缘层26例如为氧化物、氮化物或者氮氧化物。上部绝缘层26例如包含氧化硅、氮化硅或者氮氧化硅。上部绝缘层26例如包括氧化硅层、氮化硅层或者氮氧化硅层。上部绝缘层26例如为氧化硅层、氮化硅层或者氮氧化硅层。
接着，对第1实施方式的半导体器件的制造方法的一个例子进行说明。
图4、图5、图6、图7、图8、图9、图10以及图11是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。图4～图11分别表示与图1对应的截面。图4～图11是表示晶体管100的制造方法的一个例子的图。
首先，在硅基板10之上按第1氧化硅膜31、第1氧化铟锡膜32、第2氧化硅膜33、钨层34、第3氧化硅膜35的顺序在第1方向上层叠它们(图4)。第1氧化硅膜31、第1氧化铟锡膜32、第2氧化硅膜33、钨层34以及第3氧化硅膜35例如通过化学气相沉积法(Chemical VaporDeposition法，CVD法)来形成。
第1氧化硅膜31最终成为基板绝缘层22。第1氧化铟锡膜32的一部分最终成为下部电极12。第2氧化硅膜33的一部分最终成为下部绝缘层24。钨层34的一部分最终成为栅电极18。第3氧化硅膜35的一部分最终成为上部绝缘层26。
接着，形成从第3氧化硅膜35的表面贯通第3氧化硅膜35、钨层34、第2氧化硅膜33而到达第1氧化铟锡膜32的开口部36(图5)。开口部36例如具有孔径朝向第1氧化铟锡膜32变小的正锥形状。开口部36例如使用光刻法和反应离子刻蚀法(Reactive Ion Etching法，RIE法)来形成。
接着，在开口部36的内部形成第4氧化硅膜37(图6)。第4氧化硅膜37例如通过CVD法来形成。第4氧化硅膜37的一部分最终成为栅极绝缘层20。
接着，在开口部36的内部形成第1氧化物半导体膜38(图7)。第1氧化物半导体膜38的一部分成为第2氧化物半导体层17。
第1氧化物半导体膜38例如包含铟(In)、镓(Ga)以及锌(Zn)。第1氧化物半导体膜38例如通过CVD法来形成。
接着，对开口部36的底部的第1氧化物半导体膜38以及第4氧化硅膜37进行蚀刻，使第1氧化铟锡膜32露出(图8)。进一步，对第1氧化铟锡膜32进行蚀刻，形成凹部40。第1氧化物半导体膜38、第4氧化硅膜37以及第1氧化铟锡膜32使用RIE法来进行蚀刻。
在对第1氧化物半导体膜38、第4氧化硅膜37以及第1氧化铟锡膜32进行蚀刻时，第1氧化物半导体膜38的表面暴露于蚀刻中，因此，会受到加工损伤。
接着，用第2氧化物半导体膜41将开口部36填埋(图9)。第2氧化物半导体膜41的一部分成为第1氧化物半导体层16。将凹部40填埋了的第1氧化物半导体层16成为第1氧化物半导体层16的第1部分16a。
第2氧化物半导体膜41例如包含铟(In)、镓(Ga)以及锌(Zn)。第2氧化物半导体膜41例如通过CVD法来形成。
接着，将第2氧化物半导体膜41的上部除去，使第3氧化硅膜35的表面露出(图10)。第2氧化物半导体膜41例如使用RIE法进行蚀刻、并进行除去。
接着，形成第2氧化铟锡膜42(图11)。第2氧化铟锡膜42为第2导电膜的一个例子。第2氧化铟锡膜42例如通过CVD法来形成。第2氧化铟锡膜42最终成为上部电极14。
通过以上的制造方法，制造图1、图2以及图3所示的晶体管100。
以下，对第1实施方式的半导体器件的作用和效果进行说明。
在氧化物半导体层形成沟道的氧化物半导体晶体管具有截止动作时的沟道泄漏电流极小这一优异特性。因此，例如研究了将氧化物半导体晶体管应用于DRAM的存储单元的开关晶体管。由于截止动作时的沟道泄漏电流极小，因此，通过将氧化物半导体晶体管应用于开关晶体管，DRAM的电荷保持特性提高。
图12是比较例的半导体器件的示意剖视图。图12是与第1实施方式的半导体器件的图1对应的图。
比较例的半导体器件为晶体管900。晶体管900为氧化物半导体晶体管。晶体管900与第1实施方式的晶体管100的不同点在于，在栅电极18与第1氧化物半导体层16之间不具备第2氧化物半导体层17。另外，晶体管900与第1实施方式的晶体管100的不同点在于，第1氧化物半导体层16不具备第1部分16a。
比较例的晶体管900中，栅极绝缘层20与第1氧化物半导体层16相接。
图13、图14以及图15是表示比较例的半导体器件的制造方法的一个例子的示意剖视图。图13、图14以及图15分别表示与图12对应的截面。图13、图14以及图15是表示晶体管900的制造方法的一个例子的图。
直到在开口部36的内部形成第4氧化硅膜37为止，与第1实施方式的制造方法是同样的(图13)。第4氧化硅膜37例如通过CVD法来形成。第4氧化硅膜37的一部分最终成为栅极绝缘层20。
接着，对开口部36的底部的第4氧化硅膜37进行蚀刻，使第1氧化铟锡膜32露出(图14)。第4氧化硅膜37使用RIE法来进行蚀刻。
在对第4氧化硅膜37进行蚀刻时，第4氧化硅膜37的表面暴露在蚀刻中，因此，会受到加工损伤。
接着，用氧化物半导体膜45填埋开口部36(图15)。氧化物半导体膜45的一部分成为第1氧化物半导体层16。
氧化物半导体膜45例如包含铟(In)、镓(Ga)以及锌(Zn)。氧化物半导体膜45例如通过CVD法来形成。
然后，将氧化物半导体膜45的上部除去，使第3氧化硅膜35的表面露出。然后，与第1实施方式的制造方法同样地，形成成为上部电极14的氧化铟锡膜。
通过以上的制造方法制造图12所示的晶体管900。
在比较例的晶体管900的制造方法中，在对开口部36的底部的第4氧化硅膜37进行蚀刻时，成为栅极绝缘层20的第4氧化硅膜37的表面暴露在蚀刻中，受到加工损伤。特别是，在第4氧化硅膜37的表面为正锥形状的情况下，施加于表面的加工损伤变大。因此，例如晶体管900的栅极绝缘层20的泄漏电流会增大，栅极绝缘层20的可靠性会降低。
另外，例如由于栅极绝缘层20与第1氧化物半导体层16的界面受到加工损伤，载流子的迁移率会降低，晶体管900的导通电流会降低。
第1实施方式的晶体管100在栅极绝缘层20与第1氧化物半导体层16之间设置第2氧化物半导体层17。通过设置第2氧化物半导体层17，在对开口部36的底部的第4氧化硅膜37进行蚀刻时，成为栅极绝缘层20的第4氧化硅膜37的表面，由第1氧化物半导体膜38进行保护。
因此，成为栅极绝缘层20的第4氧化硅膜37的表面，不会暴露于蚀刻。由此，不发生：晶体管100的栅极绝缘层20的泄漏电流的增大、栅极绝缘层20的可靠性的降低。
另外，第1实施方式的晶体管100中，第1氧化物半导体层16具备与下部电极12相接的第1部分16a。通过具备第1部分16a，能够增大第1氧化物半导体层16与下部电极12之间的接触面积。因此，第1氧化物半导体层16与下部电极12之间的接触电阻降低。由此，晶体管100的导通电流增大。
在第1实施方式的晶体管100中，在对开口部36的底部的第4氧化硅膜37进行蚀刻时，成为栅极绝缘层20的第4氧化硅膜37的表面，由第1氧化物半导体膜38进行保护。因此，容易通过过蚀刻形成凹部40(图8)。能够使用该凹部40来形成与下部电极12相接的第1部分16a。
以上，根据第1实施方式，能实现晶体管特性优异的半导体器件。
(第2实施方式)
第2实施方式的半导体器件与第1实施方式的半导体器件的不同点在于，第1氧化物半导体层的化学组成与第2氧化物半导体层的化学组成不同。以下，关于与第1实施方式重复的内容，有时省略一部分记述。
图16是第2实施方式的半导体器件的示意剖视图。图16是与第1实施方式的图1对应的图。
第2实施方式的半导体器件为晶体管200。晶体管200为在氧化物半导体形成沟道的氧化物半导体晶体管。晶体管200设置为，栅电极将形成沟道的氧化物半导体层包围。晶体管200为所谓的SGT。晶体管200为所谓的纵型晶体管。
晶体管200具备下部电极12、上部电极14、第1氧化物半导体层16、第2氧化物半导体层17、栅电极18、栅极绝缘层20、下部绝缘层24以及上部绝缘层26。第1氧化物半导体层16包括第1部分16a。
晶体管200的第1氧化物半导体层16的化学组成与第2氧化物半导体层17的化学组成不同。
例如，第2氧化物半导体层17的铟(In)的原子浓度比第1氧化物半导体层16的铟(In)的原子浓度高。例如，第2氧化物半导体层17和第1氧化物半导体层16包含铟(In)、镓(Ga)以及锌(Zn)，第2氧化物半导体层17的铟(In)的原子浓度比第1氧化物半导体层16的铟(In)的原子浓度高。
另外，例如第1氧化物半导体层16的镓(Ga)的原子浓度比第2氧化物半导体层17的镓(Ga)的原子浓度高。例如，第1氧化物半导体层16和第2氧化物半导体层17包含铟(In)、镓(Ga)以及锌(Zn)，第1氧化物半导体层16的镓(Ga)的原子浓度比第2氧化物半导体层17的镓(Ga)的原子浓度高。
另外，例如第2氧化物半导体层17包含铟(In)、铝(Al)以及锌(Zn)，第1氧化物半导体层16包含铟(In)、镓(Ga)以及锌(Zn)。例如，第2氧化物半导体层17的铝(Al)的原子浓度比第1氧化物半导体层16的铝(Al)的原子浓度高。
根据第2实施方式的晶体管200，通过改变第1氧化物半导体层16的化学组成和第2氧化物半导体层17的化学组成，能够优化晶体管特性。
例如，通过使第2氧化物半导体层17的铟(In)的原子浓度比第1氧化物半导体层16的铟(In)的原子浓度高，晶体管200的载流子迁移率提高，能够使导通电流增加。
通过提高第2氧化物半导体层17的铟(In)的原子浓度，第2氧化物半导体层17的载流子迁移率提高。在晶体管200中，第2氧化物半导体层17与下部电极12以其间夹着栅极绝缘层20的方式相分离。因此，从第2氧化物半导体层17向下部电极12的直接的电流路径被切断。由此，即使第2氧化物半导体层17的载流子迁移率提高，也能够抑制晶体管200的截止泄漏电流的增加。
另外，通过使第1氧化物半导体层16的镓(Ga)的原子浓度比第2氧化物半导体层17的镓(Ga)的原子浓度高，晶体管200的载流子迁移率降低，能够使截止泄漏电流降低。
通过提高第1氧化物半导体层16的镓(Ga)的原子浓度，第1氧化物半导体层16的载流子迁移率降低。在晶体管200中，在栅极绝缘层20的正下设置有第2氧化物半导体层17。导通电流主要在栅极绝缘层20的正下的第2氧化物半导体层17中流动。因此，即使第1氧化物半导体层16的载流子迁移率降低，也能够抑制晶体管200的导通电流的降低。
另外，通过使第2氧化物半导体层17的铝(Al)的原子浓度比第1氧化物半导体层16的铝(Al)的原子浓度高，能够抑制晶体管200的阈值变动。第2氧化物半导体层17例如包含铟(In)、铝(Al)以及锌(Zn)。
通过提高第2氧化物半导体层17的铝(Al)的原子浓度，第2氧化物半导体层17的耐热性提高。由此，能够抑制晶体管200的阈值变动。对于第1氧化物半导体层16的化学组成，能够为了对耐热性以外的特性进行优化而加以选择。第1氧化物半导体层16例如包含铟(In)、镓(Ga)以及锌(Zn)。
(变形例)
图17是第2实施方式的变形例的半导体器件的示意剖视图。图17是与第2实施方式的图16对应的图。
第2实施方式的变形例的晶体管201与第2实施方式的晶体管200的不同点在于，第2氧化物半导体层17与上部电极14相分离。在第1方向上，在第2氧化物半导体层17与上部电极14之间设置第1氧化物半导体层16。变形例的晶体管201例如能够通过在与第1实施方式的制造方法的图8对应的凹部形成的蚀刻时选择如下的蚀刻条件来形成，该蚀刻条件为：成为第2氧化物半导体层17的氧化物半导体膜的蚀刻速率，比成为栅极绝缘层20的氧化硅膜的蚀刻速率快。
根据变形例的晶体管201，第2氧化物半导体层17与上部电极14以其间夹着第1氧化物半导体层16的方式相分离。因此，从第2氧化物半导体层17向上部电极14的直接的电流路径被切断。由此，即使第2氧化物半导体层17的载流子迁移率提高，与第2实施方式的晶体管200相比，也能够进一步抑制晶体管201的截止泄漏电流的增加。
以上，根据第2实施方式以及变形例，能实现晶体管特性优异的半导体器件。
(第3实施方式)
第3实施方式的半导体器件与第1实施方式的半导体器件的不同点在于，包括芯绝缘层。以下，关于与第1实施方式重复的内容，有时省略一部分记述。
图18是第3实施方式的半导体器件的示意剖视图。图18是与第1实施方式的图1对应的图。
第3实施方式的半导体器件为晶体管300。晶体管300为在氧化物半导体形成沟道的氧化物半导体晶体管。晶体管300设置为，栅电极将形成沟道的氧化物半导体层包围。晶体管300为所谓的SGT。晶体管300为所谓的纵型晶体管。
晶体管300具备下部电极12、上部电极14、第1氧化物半导体层16、第2氧化物半导体层17、栅电极18、栅极绝缘层20、下部绝缘层24以及上部绝缘层26。第1氧化物半导体层16包括第1部分16a、芯绝缘层46。
芯绝缘层46在与第1方向垂直的面，由第1氧化物半导体层16包围。芯绝缘层46例如包括栅电极18，在与第1方向垂直的截面，由第1氧化物半导体层16包围。
芯绝缘层46例如为氧化物、氮化物或氮氧化物。芯绝缘层46例如包含氧化硅、氮化硅或氮氧化硅。芯绝缘层46例如包括氧化硅层、氮化硅层或氮氧化硅层。芯绝缘层46例如为氧化硅层、氮化硅层或氮氧化硅层。
通过包括芯绝缘层46，例如第1氧化物半导体层16的体积减小，晶体管300的截止泄漏电流降低。
以上，根据第3实施方式，能实现晶体管特性优异的半导体器件。
(第4实施方式)
第4实施方式的半导体器件与第1实施方式的半导体器件的不同点在于：在与第1方向平行的截面中，第1氧化物半导体层的侧面与第1方向平行。以下，关于与第1实施方式重复的内容，有时省略一部分记述。
图19是第4实施方式的半导体器件的示意剖视图。图19是与第1实施方式的图1对应的图。
第4实施方式的半导体器件为晶体管400。晶体管400是在氧化物半导体形成沟道的氧化物半导体晶体管。晶体管400设置为，栅电极将形成沟道的氧化物半导体层包围。晶体管400为所谓的SGT。晶体管400为所谓的纵型晶体管。
晶体管400具备下部电极12、上部电极14、第1氧化物半导体层16、第2氧化物半导体层17、栅电极18、栅极绝缘层20、下部绝缘层24以及上部绝缘层26。第1氧化物半导体层16包括第1部分16a。
在与第1方向平行的截面中，第1氧化物半导体层16的侧面与第1方向平行。第1氧化物半导体层16的侧面没有正锥形状。
通过第1氧化物半导体层16的侧面没有正锥形状，能够进一步增大第1氧化物半导体层16的第1部分16a与下部电极12之间的接触面积。因此，第1氧化物半导体层16与下部电极12之间的接触电阻进一步降低。由此，晶体管400的导通电流增大。
以上，根据第4实施方式，能实现晶体管特性优异的半导体器件。
(第5实施方式)
第5实施方式的半导体存储器件具备：第1电极；第2电极；第1氧化物半导体层，其设置在第1电极与第2电极之间；栅电极，其与第1氧化物半导体层相对向；第2氧化物半导体层，其设置在栅电极与第1氧化物半导体层之间，与第1电极相分离；栅极绝缘层，其设置在栅电极与第2氧化物半导体层之间；以及电容器，其与第1电极或者第2电极电连接。
第5实施方式的半导体存储器件为半导体存储器500。第5实施方式的半导体存储器件为DRAM。半导体存储器500将第1实施方式的晶体管100作为DRAM的存储单元的开关晶体管来使用。
以下，关于与第1实施方式重复的内容，省略一部分记述。
图20是第5实施方式的半导体存储器件的等效电路图。图20例示了存储单元MC为1个的情况，但存储单元MC例如也可以呈阵列状设置有多个。
半导体存储器500具备存储单元MC、字线WL、位线BL以及板(plate)线PL。存储单元MC包括开关晶体管TR和电容器CA。在图20中，由虚线包围的区域为存储单元MC。
字线WL与开关晶体管TR的栅电极电连接。位线BL与开关晶体管TR的源电极、漏电极中的一方电连接。电容器CA的一方的电极与开关晶体管TR的源电极、漏电极中的另一方电连接。电容器CA的另一方的电极与板线PL连接。
存储单元MC通过在电容器CA中蓄积电荷来存储数据。数据的写入和读出通过使开关晶体管TR进行导通动作来进行。
例如在对位线BL施加了所希望的电压的状态下，使开关晶体管TR进行导通动作，进行向存储单元MC的数据写入。
另外，例如使开关晶体管TR进行导通动作，对与蓄积于电容器的电荷量相应的位线BL的电压变化进行检测，进行存储单元MC的数据读出。
图21是第5实施方式的半导体存储器件的示意剖视图。图21表示半导体存储器500的存储单元MC的截面。
半导体存储器500包括硅基板10、开关晶体管TR、电容器CA、下部层间绝缘层50以及上部层间绝缘层52。
开关晶体管TR具备下部电极12、上部电极14、第1氧化物半导体层16、第2氧化物半导体层17、栅电极18、栅极绝缘层20、下部绝缘层24以及上部绝缘层26。第1氧化物半导体层16包括第1部分16a。
下部电极12为第1电极的一个例子。上部电极14为第2电极的一个例子。
开关晶体管TR具有与第1实施方式的晶体管100同样的构造。
电容器CA设置在硅基板10与开关晶体管TR之间。电容器CA设置在硅基板10与下部电极12之间。电容器CA与下部电极12电连接。
电容器CA具备单元电极71、板电极72和电容器绝缘膜73。单元电极71与下部电极12电连接。单元电极71例如与下部电极12相接。
单元电极71和板电极72例如为氮化钛。电容器绝缘膜73例如具有氧化锆、氧化铝、氧化锆的层叠构造。
栅电极18例如与未图示的字线WL电连接。上部电极14例如与未图示的位线BL电连接。板电极72例如与未图示的板线PL连接。
半导体存储器500将截止动作时的沟道泄漏电流极小的氧化物半导体晶体管应用于开关晶体管TR。因此，实现电荷保持特性优异的DRAM。
另外，半导体存储器500的开关晶体管TR例如能降低栅极绝缘层20的泄漏电流。由此，半导体存储器500的动作特性提高。
在第1实施方式～第4实施方式中，以设置为栅电极18将第1氧化物半导体层16包围的晶体管为例来进行了说明，本发明的实施方式的晶体管也可以为栅电极不将氧化物半导体层包围的晶体管。例如，本发明的实施方式的晶体管也可以为氧化物半导体层由两条栅电极夹着的晶体管。
在第5实施方式中，以应用第1实施方式的晶体管的半导体存储器为例来进行了说明，但本发明的实施方式的半导体存储器也可以是应用第2实施方式～第4实施方式的晶体管的半导体存储器。
在第5实施方式中，以单元电极与下部电极12电连接的半导体存储器为例来进行了说明，但本发明的实施方式的半导体存储器也可以为单元电极与上部电极14电连接的半导体存储器。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。例如，也可以将一个实施方式的构成要素置换或者变更为其他实施方式的构成要素。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (20)

1.一种半导体器件，具备：
第1电极；
第2电极；
第1氧化物半导体层，其设置在所述第1电极与所述第2电极之间；
栅电极，其与所述第1氧化物半导体层相对向；
第2氧化物半导体层，其设置在所述栅电极与所述第1氧化物半导体层之间，与所述第1电极相分离；以及
栅极绝缘层，其设置在所述栅电极与所述第2氧化物半导体层之间。
2.根据权利要求1所述的半导体器件，
所述第1氧化物半导体层与所述第1电极以及所述第2电极相接。
3.根据权利要求2所述的半导体器件，
所述第1氧化物半导体层包括：在与从所述第1电极朝向所述第2电极的第1方向垂直的面中由所述第1电极包围的第1部分。
4.根据权利要求1所述的半导体器件，
在所述第2氧化物半导体层与所述第1电极之间设置有所述栅极绝缘层。
5.根据权利要求1所述的半导体器件，
所述栅电极将所述第1氧化物半导体层包围。
6.根据权利要求1所述的半导体器件，
所述第1氧化物半导体层的化学组成与所述第2氧化物半导体层的化学组成不同。
7.根据权利要求6所述的半导体器件，
所述第2氧化物半导体层的铟即In的原子浓度比所述第1氧化物半导体层的铟即In的原子浓度高。
8.根据权利要求6所述的半导体器件，
所述第1氧化物半导体层的镓即Ga的原子浓度比所述第2氧化物半导体层的镓即Ga的原子浓度高。
9.根据权利要求1～8中任一项所述的半导体器件，
所述第2氧化物半导体层与所述第2电极相分离。
10.根据权利要求9所述的半导体器件，
在所述第2氧化物半导体层与所述第2电极之间设置有所述第1氧化物半导体层。
11.一种半导体存储器件，具备：
第1电极；
第2电极；
第1氧化物半导体层，其设置在所述第1电极与所述第2电极之间；
栅电极，其与所述第1氧化物半导体层相对向；
第2氧化物半导体层，其设置在所述栅电极与所述第1氧化物半导体层之间，与所述第1电极相分离；
栅极绝缘层，其设置在所述栅电极与所述第2氧化物半导体层之间；以及
电容器，其与所述第1电极或者所述第2电极电连接。
12.根据权利要求11所述的半导体存储器件，
所述第1氧化物半导体层与所述第1电极以及所述第2电极相接。
13.根据权利要求12所述的半导体存储器件，
所述第1氧化物半导体层包括：在与从所述第1电极朝向所述第2电极的第1方向垂直的面中由所述第1电极包围的第1部分。
14.根据权利要求11所述的半导体存储器件，
在所述第2氧化物半导体层与所述第1电极之间设置有所述栅极绝缘层。
15.根据权利要求11所述的半导体存储器件，
所述栅电极将所述第1氧化物半导体层包围。
16.根据权利要求11所述的半导体存储器件，
所述第1氧化物半导体层的化学组成与所述第2氧化物半导体层的化学组成不同。
17.根据权利要求16所述的半导体存储器件，
所述第2氧化物半导体层的铟即In的原子浓度比所述第1氧化物半导体层的铟即In的原子浓度高。
18.根据权利要求16所述的半导体存储器件，
所述第1氧化物半导体层的镓即Ga的原子浓度比所述第2氧化物半导体层的镓即Ga的原子浓度高。
19.根据权利要求11～18中任一项所述的半导体存储器件，
所述第2氧化物半导体层与所述第2电极相分离。
20.根据权利要求19所述的半导体存储器件，
在所述第2氧化物半导体层与所述第2电极之间设置有所述第1氧化物半导体层。
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