CN116741225B - 一种时钟校正电路和存储器 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 9
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 20
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 20
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 17
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
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Abstract
本公开的实施例提供一种时钟校正电路和存储器，包括：延迟锁相环电路和占空比校正电路；其中，延迟锁相环电路，接收外部时钟信号和反馈时钟信号，并根据外部时钟信号和反馈时钟信号的相位差，调节延迟锁相环电路中的第一可调延迟电路，以使反馈时钟信号与所述外部时钟信号在每个时钟周期的初始相位相同，以及输出内部时钟信号至占空比校正电路；占空比校正电路，根据接收的延迟锁相环电路输出的内部时钟信号，确定内部时钟信号对应的占空比，并根据占空比调整占空比校正电路中的第二可调延迟电路，以使内部时钟信号的占空比为预设占空比；其中，相位差和占空比均为数字信号，以实现对相位和占空比的快速调节。
Description
技术领域
本公开的实施例涉及半导体存储器技术领域及其它相关技术领域，具体地，涉及适用于一种时钟校正电路和存储器。
背景技术
动态随机存取存储器（Dynamic RandomAccessMemory，DRAM），也叫主存，是与CPU直接交换数据的内部存储器。它具有随时读写、速度快的特点，通常作为操作***或其他正在运行中的程序的临时数据存储媒介。
当动态随机存取存储器的内部电路使用外部时钟信号作为输入信号时，由于内部电路的存在，延迟了时钟信号并产生时钟偏斜使得动态随机存取存储器输出的输出时钟信号延迟。为了补偿时钟偏斜以使动态随机存取存储器输出的输出时钟信号与外部时钟信号的相位相等，将一同步控制电路，例如延迟锁相环（DLL，Delay—Locked Loop）电路，嵌入到动态随机存取存储器的内部电路中，DLL接收外部时钟信号并控制存储器数据的输出时间，实现DRAM输出时钟信号与外部时钟信号同步。此外，半导体器件在发送数据或接收数据时，提供给半导体器件的时钟信号可以被半导体器件内部的元件失真。例如，提供给半导体器件的时钟信号可以被延迟或者时钟信号的占空比可以被改变，因此用于补偿时钟信号的占空比的占空比校正电路被广泛地用于存储器中。
现有技术中，占空比和相位调节多采用累加或者累减方式，存在调节速度慢的问题。
发明内容
本文中描述的实施例提供了一种时钟校正电路和存储器，以解决现有技术存在的问题。
第一方面，根据本公开的内容，提供了一种时钟校正电路，包括：延迟锁相环电路和占空比校正电路；
其中，所述延迟锁相环电路，被配置为接收外部时钟信号和反馈时钟信号，并根据所述外部时钟信号和所述反馈时钟信号的相位差，调节所述延迟锁相环电路中的第一可调延迟电路，以使所述反馈时钟信号与所述外部时钟信号在每个时钟周期的初始相位相同，以及输出内部时钟信号至所述占空比校正电路；
所述占空比校正电路，被配置根据接收的所述延迟锁相环电路输出的内部时钟信号，确定所述内部时钟信号对应的占空比，并根据所述占空比调整所述占空比校正电路中的第二可调延迟电路，以使所述内部时钟信号的占空比为预设占空比；
其中，所述相位差和占空比均为数字信号。
在本公开的一些实施例中，可选的，所述延迟锁相环电路至少包括：第一时间数字转换器、第一解码器和第一可调延迟电路；
其中，所述第一时间数字转换器，被配置接收所述外部时钟信号和所述反馈时钟信号，并确定所述外部时钟信号和所述反馈时钟信号的相位差；
所述第一解码器，被配置为接收所述第一时间数字转换器输出的相位差，并对所述相位差进行解码后输出与所述相位差对应的第一控制信号至所述第一可调延迟电路。
在本公开的一些实施例中，可选的，所述占空比校正电路至少包括：时钟处理单元、电荷泵、模数转换器、第二解码器和第二可调延迟电路；
其中，所述时钟处理单元，被配置为接收所述延迟锁相环电路输出的内部时钟信号，并对所述内部时钟信号进行处理后得到目标内部时钟信号，所述目标内部时钟信号为所述内部时钟信号中的至少一个时钟周期对应的时钟信号；
所述电荷泵，被配置为在所述目标内部时钟信号周期内进行充放电后输出模拟电压信号，所述模拟电压信号为所述电荷泵中电容两端电压，所述模拟电压信号表征所述目标内部时钟信号对应的占空比；
所述模数转换器，被配置为接收所述模拟电压信号，并将所述模拟电压信号转换为数字电压信号；
第二解码器，被配置为对所述数字电压信号进行解码后输出与所述数字电压信号对应的第二控制信号至所述第二可调延迟电路。
在本公开的一些实施例中，可选的，所述占空比校正电路至少包括时钟处理单元、第二时间数字转换器、减法器、第二解码器和第二可调延时链；
其中，所述时钟处理单元，被配置为接收所述延迟锁相环电路输出的内部时钟信号，并对所述内部时钟信号进行处理后得到目标内部时钟信号，所述目标内部时钟信号为所述内部时钟信号中的一个时钟周期对应的时钟信号；
所述第二时间数字转换器，被配置为基于接收的所述目标内部时钟信号，确定所述目标内部时钟信号位于高电平期间的占空比，并输出与所述占空比对应的数字电压信息；
所述减法器，被配置为确定所述数字电压信息与预设数字电压信息的数字电压差值信息；
所述第二解码器，被配置为接收所述减法器输出的数字电压差值信息，并对所述数字电压差值信息进行解码后输出与所述数字电压差值信息对应第二控制信号至所述第二可调延迟电路。
在本公开的一些实施例中，可选的，所述时钟校正电路还包括接收器和发射器；其中，所述接收器，被配置为接收所述外部时钟信号，并将接收的所述外部时钟信号发送至所述第一可调延迟电路，或将接收的所述外部时钟信号分别发送至所述第二可调延迟电路；
所述发射器，被配置发送输出时钟信号。
在本公开的一些实施例中，可选的，所述占空比校正电路位于所述第一可调延迟电路与所述发射器之间。
在本公开的一些实施例中，可选的，所述占空比校正电路位于所述接收器与所述第一可调延迟电路之间。
在本公开的一些实施例中，可选的，所述占空比校正电路还包括电流镜电路，所述电流镜电路的控制端与所述第二解码器的输出端电连接，所述电流镜电路的输出端与第二可调延迟电路电连接；
所述电流镜电路，被配置为根据所述第二解码器输出的第二控制信号，控制输出至所述第二可调延迟电路的电流。
在本公开的一些实施例中，可选的，所述电流镜电路包括开关单元、电流镜单元、第一晶体管和第二晶体管，所述开关单元包括多个开关，所述电流镜单元包括多个电流镜，一所述开关串联一所述电流镜，一所述开关和串联的所述电流镜构成一电流支路，多个电流支路并联连接；
所述开关单元中各所述开关的控制端分别与所述第二解码器的输出端电连接，所述开关单元中各所述开关的第一端与所述电源电压节点电连接，所述开关单元中各所述开关的第二端与所述电流镜单元的一电流镜的第一端电连接，各所述电流镜的第二端分别与所述第一晶体管的第一端和控制端电连接，所述第一晶体管的第二端与接地节点电连接，所述第二晶体管的控制端与所述第一晶体管的控制端电连接，所述第二晶体管的第一端与所述第二可调延迟电路电连接，所述第二晶体管的第二端与接地节点电连接。
第二方面，根据本公开的内容，提供了一种存储器，包括第一方面任一项所述的时钟校正电路。
本公开实施例提供的时钟校正电路和存储器，延迟锁相环电路接收外部时钟信号和反馈时钟信号，并根据外部时钟信号和反馈时钟信号的相位差，调节延迟锁相环电路中的第一可调延迟电路，以使反馈时钟信号与所述外部时钟信号在每个时钟周期的初始相位相同，以及输出内部时钟信号至所述占空比校正电路；占空比校正电路，被配置根据接收的延迟锁相环电路输出的内部时钟信号，确定内部时钟信号对应的占空比，并根据占空比调整占空比校正电路中的第二可调延迟电路，以使内部时钟信号的占空比为预设占空比；其中，相位差和占空比均为数字信号，由于为数字信号的相位差和占空比可以量化外部时钟信号和反馈时钟信号的相位信息，占空比可以量化内部时钟信号在一个时钟周期内高电平区间对应的占空比信息，因此可以实现对相位和占空比的快速调节。
上述说明仅是本申请实施例技术方案的概述，为了能够更清楚了解本申请实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本申请实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
附图说明
为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
图1是本公开实施例提供的一种时钟校正电路的电路结构示意图；
图2是本公开实施例提供的另一种时钟校正电路的电路结构示意图；
图3是本公开实施例提供的又一种时钟校正电路的电路结构示意图；
图4是本公开实施例提供的又一种时钟校正电路的电路结构示意图；
图5是本公开实施例提供的一种电流镜像电路的电路结构示意图；
其中，10、延迟锁相环电路；20、占空比校正电路；30、接收器；40、发射器；101、第一可调延迟电路；102、第一时间数字转换器；103、第一解码器；201、第二可调延迟电路；202、时钟处理单元；203、电荷泵；204、模数转换器；205、第二解码器；206、第二时间数字转换器；207、减法器；208、电流镜电路；2081、开关单元；2082、电流镜单元；K、开关；I、电流镜；NMOS1、第一晶体管；NMOS2、第二晶体管。
在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
除非另外定义，否则在此使用的所有术语（包括技术和科学术语）具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语“实施例”并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：存在A，同时存在A和B，存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
在本申请的描述中，除非另有说明，“多个”的含义是指两个以上（包括两个），同理，“多组”指的是两组以上（包括两组）。
为了使本技术领域的人员更好地理解本申请方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。
基于现有技术存在的问题，本公开实施例提供一种时钟校正电路，图1是本公开实施例提供的一种时钟校正电路的结构示意图，如图1所示，时钟校正电路，包括：延迟锁相环电路10和占空比校正电路20；其中，延迟锁相环电路10，被配置为接收外部时钟信号CLK0和反馈时钟信号CLK1，并根据外部时钟信号CLK0和反馈时钟信号CLK1的相位差，调节延迟锁相环电路10中的第一可调延迟电路101，以使反馈时钟信号CLK1与外部时钟信号CLK0在每一个时钟周期的初始相位相同，以及输出内部时钟信号CLK2至占空比校正电路20；占空比校正电路20，被配置根据接收的延迟锁相环电路10输出的内部时钟信号CLK2，确定内部时钟信号CLK2对应的占空比，并根据占空比调整占空比校正电路20中的第二可调延迟电路201，以使内部时钟信号CLK2的占空比为预设占空比；其中，相位差和占空比均为数字信号。
现有技术中，通过延迟锁相环电路调整反馈时钟信息与外部时钟信号使得反馈时钟信号与外部时钟信号的初始相位相同，通过占空比校正电路调整内部时钟信号，实现内部时钟信号的占空比稳定在50%左右，即内部时钟信号的高电平时间和低电平时间相同。但现有技术中，通过延迟锁相环电路以及占空比校正电路对时钟信号进行调节的过程中，延迟锁相环电路和占空比校正电路采用反馈结构，其中，延迟锁相环电路根据外部时钟信号和反馈时钟信号的相位差，进行相位调节，其中相位差为模拟信号，即通过“1”或“0”来表示反馈时钟信号的相位相比较外部时钟信号的相位是超前还是滞后，例如，输出“1”表示反馈时钟信号的相位相比较外部时钟信号的相位超前，输出“0”表示反馈时钟信号的相位相比较外部时钟信号的相位滞后，而反馈时钟信号的相位相比较外部时钟信号的相位超前多少或滞后多少并不知道，需要通过多次反馈调节第一可调延迟电路实现外部时钟信号和反馈时钟信号在每个时钟周期内初始相位相同；而占空比校正电路根据鉴相器输出的模拟信号进行占空比调节，而鉴相器输出的模拟信号通常采用“1”或“0”来表示占空比需要增大或者减小，例如，输出“1”表示占空比需要增大，输出“0”表示占空比需要减小，而增大多少或者减少多少并不知道，需要通过进行多次反馈调节第二可调延迟电路实现占空比稳定在50%左右，因此，时钟信号调节的速率较低。
基于现有技术存在的问题，本公开实施例提供的时钟校正电路，在延迟锁相环电路10中，延迟锁相环电路10在接收到外部时钟信号CLK0和反馈时钟信号CLK1后，根据外部时钟信号CLK0和反馈时钟信号CLK1的相位差（该相位差为在同一时钟周期，外部时钟信号CLK0与反馈时钟信号CLK1上升沿对应的时间差转化的数字信号），调节延迟锁相环电路10中的第一可调延迟电路101，由于基于外部时钟信号CLK0和反馈时钟信号CLK1确定的相位差为数字信号，因此，当基于数字信号的相位差对第一可调延迟电路101进行调节时，由于数字信号的相位差包含外部时钟信号CLK0与反馈时钟信号CLK1上升沿对应的时间差，因此可以确定对第一可调延迟电路101具体调节多少，提高时钟信号相位调节的效率。而占空比校正电路20中，在接收到延迟锁相环电路10输出的内部时钟信号CLK2后，确定内部时钟信号CLK2对应的占空比（该占空比为在一个时钟周期内，内部时钟信号CLK2位于高电平区间的时间转换的数字信号或内部时钟信号CLK2位于低电平区间的时间转换的数字信号），该因此，当基于数字信号的占空比调节占空比校正电路20中的第二可调延迟电路201的过程中，数字信号的占空比包含内部时钟信号CLK2高电平区间的时间或低电平区间的时间，因此，可以确定对第二可调延迟电路201具体调节多少，提高时钟信号占空比调节效率。
需要说明的是，上述实施例中，预设占空比为50%。
本公开实施例提供的时钟校正电路，延迟锁相环电路接收外部时钟信号和反馈时钟信号，并根据外部时钟信号和反馈时钟信号的相位差，调节延迟锁相环电路中的第一可调延迟电路，以使反馈时钟信号与所述外部时钟信号在每个时钟周期的初始相位相同，以及输出内部时钟信号至所述占空比校正电路；占空比校正电路，被配置根据接收的延迟锁相环电路输出的内部时钟信号，确定内部时钟信号对应的占空比，并根据占空比调整占空比校正电路中的第二可调延迟电路，以使内部时钟信号的占空比为预设占空比；其中，相位差和占空比均为数字信号，由于为数字信号的相位差和占空比可以量化外部时钟信号和反馈时钟信号的相位信息，占空比可以量化内部时钟信号在一个时钟周期内高电平区间对应的占空比信息，因此可以实现对相位和占空比的快速调节。
在上述实施例的基础上，继续参见图1，延迟锁相环电路10至少包括：第一时间数字转换器102、第一解码器103和第一可调延迟电路101；其中，第一时间数字转换器102，被配置接收外部时钟信号CLK0和反馈时钟信号CLK1，并确定外部时钟信号CLK0和反馈时钟信号CLK1的相位差；第一解码器103，被配置为接收第一时间数字转换器102输出的相位差，并对相位差进行解码后输出与相位差对应的第一控制信号至第一可调延迟电路101。
为实现对时钟信号相位的快速调节，通过设置延迟锁相环电路10包括第一时间数字转换器102、第一解码器103和第一可调延迟电路101，第一时间数字转换器102接收外部时钟信号CLK0和反馈时钟信号CLK1，并根据外部时钟信号CLK0与反馈时钟信号CLK1在同一时钟周期的初始相位，确定外部时钟信号CLK0与反馈时钟信号CLK1的相位差（也即时间差，时间差为模拟信号），在确定外部时钟信号CLK0与反馈时钟信号CLK 1的相位差后，将代表相位差的模拟信号转换为数字信号后发送至第一解码器103，第一解码器103对数字信号的相位差进行解码后输出第一控制信号至第一可调延迟电路101，通过第一控制信号对第一可调延迟电路101进行调节，以使反馈时钟信号CLK0与外部时钟信号CLK1的初始相位相同。
需要说明的是，上述实施例中，示例性根据外部时钟信号CLK0与反馈时钟信号CLK1在同一时钟周期的初始相位，确定外部时钟信号CLK0与反馈时钟信号CLK1的相位差，作为另一种可实现方式，可以根据外部时钟信号CLK0与反馈时钟信号CLK1在同一时钟周期的结束相位，确定外部时钟信号CLK0与反馈时钟信号CLK1的相位差。
在本公开实施例中，通过设置延迟锁相环电路至少包括第一时间数字转换器，基于第一时间数字转换器将求取的外部时钟信号与反馈时钟信号的模拟信号相位差转换为数字信号相位差，进而基于数字信号相位差对第一可调延迟电路进行快速调节，实现外部时钟信号与反馈时钟信号在同一时钟周期的相位相同。
在上述实施例的基础上，继续参见图1，占空比校正电路20至少包括：时钟处理单元202、电荷泵203、模数转换器204、第二解码器205和第二可调延迟电路201；其中，时钟处理单元202，被配置为接收延迟锁相环电路10输出的内部时钟信号CLK2，并对内部时钟信号CLK2进行处理后得到目标内部时钟信号，目标内部时钟信号为内部时钟信号CLK2中的至少一个时钟周期对应的时钟信号；电荷泵203，被配置为在目标内部时钟信号周期内进行充放电后输出模拟电压信号，模拟电压信号为电荷泵203中电容两端电压，模拟电压信号表征目标内部时钟信号对应的占空比；模数转换器204，被配置为接收模拟电压信号，并将模拟电压信号转换为数字电压信号；第二解码器205，被配置为对数字电压信号进行解码后输出与数字电压信号对应的第二控制信号至第二可调延迟电路。
为实现对时钟信号占空比的快速调节，通过设置占空比校正电路包括时钟处理单元202、电荷泵203、模数转换器204、第二解码器205和第二可调延迟电路201，时钟处理单元202接收延迟锁相环电路10输出的内部时钟信号CLK2，时钟处理单元202通过对内部时钟信号CLK2进行处理，选取至少一个时钟周期内的时钟信号作为目标内部时钟信号发送至电荷泵203，电荷泵203在目标内部时钟信号期间对电容进行充放电后（即目标内部时钟信号位于高电平区间对电容进行充电，目标内部时钟信号位于低电平区间对电容进行放电），输出电容两端对应的模拟电压信号（模拟电压信号为在一个时钟周期内进行充放电后的电压，由于在初始阶段，已经将电容充电至预设电压，因此，在一个时钟周期内，对电容充放电后，得到的电压为相比较预设电压的差值，实现将高电平和低电平的时间差信号转换为了电压信号），该模拟电压信号表征目标内部时钟信号对应的占空比，模数转换器204通过对模拟电压信号进行转换后输出数字电压信号至第二解码器205，第二解码器205对数字电压信号进行解码后输出与数字电压信号对应的第二控制信号至第二可调延迟电路201，通过第二控制信号对第二可调延迟电路201进行调节，实现内部时钟信号的占空比稳定在50%。
需要说明的是，本公开实施例中，目标内部时钟信号CLK2为内部时钟信号中至少一个时钟周期对应的时钟信号，在具体的实施方式中，目标内部时钟信号CLK2包括的内部时钟信号的时钟周期的个数不进行具体限定，而目标内部时钟信号CLK2包括的内部时钟信号的时钟周期的数量越多，得到的表征内部时钟信号的占空比信息越准确。
在本公开实施例中，通过设置占空比校正电路20至少包括模数转换器204，基于模数转换器204将模拟电压信号转换为数字电压信号，进而基于数字电压信号输出第二控制信号对第二可调延迟电路201进行调节，实现对时钟信号占空比的快速调节。
在上述实施例的基础上，图2是本公开实施例提供的另一种时钟校正电路的结构示意图，如图2所示，时钟校正电路中占空比校正电路20至少包括时钟处理单元202、第二时间数字转换器206、减法器207、第二解码器205和第二可调延时链201；其中，时钟处理单元202，被配置为接收延迟锁相环电路10输出的内部时钟信号CLK2，并对内部时钟信号CLK2进行处理后得到目标内部时钟信号，目标内部时钟信号为内部时钟信号中的一个时钟周期对应的时钟信号；第二时间数字转换器206，被配置为基于接收的目标内部时钟信号，确定目标内部时钟信号位于高电平期间的占空比（也即目标内部时钟信号位于高电平期间的时长），并输出与占空比对应的数字电压信息；减法器207，被配置为确定数字电压信息与预设数字电压信息的数字电压差值信息；第二解码器205，被配置为接收减法器207输出的数字电压差值信息，并对数字电压差值信息进行解码后输出与数字电压差值信息对应第二控制信号至第二可调延迟电路201。
在该实施例中，通过设置占空比校正电路20包括时钟处理单元202、第二时间数字转换器206、减法器207、第二解码器205和第二可调延时链201，时钟处理单元202接收延迟锁相环电路10输出的内部时钟信号CLK2，时钟处理单元202通过对内部时钟信号CLK2进行处理，选取一个时钟周期内的时钟信号作为目标内部时钟信号发送至第二时间数字转换器206，第二时间数字转换器206获取目标内部时钟信号位于高电平期间的时间信息，并将该时间信息转化与时间信息对应的数字电压信息，减法器207对接收到的数字电压信息与预设数字电压信息（目标内部时钟信号半个时钟周期的时间信息所对应的数字电压信息）进行求差，得到数字电压差值信息（即将目标内部时钟信号在高电平区间的时间与目标内部时钟信号半个时钟周期的时间的时间差信号转换为了数字电压信号），该数字电压差值信息反应内部时钟信号对应的占空比与预设占空比的关系，即大于预设占空比或小于预设占空比，以及大于预设占空比多少或小于预设占空比多少，第二解码器通过对数字电压差值信息进行解码后输出第二控制信号至第二可调延迟电压，基于第二控制信号对第二可调延迟电路进行调节，实现内部时钟信号的占空比稳定在50%。
在上述实施例的基础上，结合图1或图2，时钟校正电路还包括接收器30和发射器40；其中，接收器30，被配置为接收外部时钟信号CLK0，并将接收的外部时钟信号CLK0发送至第一可调延迟电路101，或将接收的外部时钟信号CLK0分别发送至第二可调延迟电路201；发射器，被配置发送输出时钟信号。
作为一种具体的实施例，如图1或图2所示，占空比校正电路20位于第一可调延迟电路101与发射器40之间。
作为另一种具体的实施例，如图3或图4所示，占空比校正电路位于接收器与第一可调延迟电路之间。
在上述实施例中，如图5所示，占空比校正电路还包括电流镜电路208，电流镜电路208的控制端与第二解码器205的输出端电连接，电流镜电路208的输出端与第二可调延迟电路201电连接；电流镜电路208，被配置为根据第二解码器205输出的第二控制信号，控制输出至第二可调延迟电路201的电流。
其中，电流镜电路208包括开关单元2081、电流镜单元2082、第一晶体管NMOS1和第二晶体管NMOS2，开关单元2081包括多个开关K，电流镜单元2081包括多个电流镜I，一开关K串联一电流镜I，一开关K和串联的电流镜I构成一电流支路，多个电流支路并联连接；开关单元2081中各开关K的控制端分别与第二解码器205的输出端电连接，开关单元2081中各开关K的第一端与电源电压节点VCC电连接，开关单元2081中各开关K的第二端与电流镜单元2082的一电流镜I的第一端电连接，各电流镜I的第二端分别与第一晶体管NMOS1的第一端和控制端电连接，第一晶体管NMOS1的第二端与接地节点电连接，第二晶体管NMOS2的控制端与第一晶体管NMOS1的控制端电连接，第二晶体管NMOS2的第一端与第二可调延迟电路201电连接，第二晶体管NMOS2的第二端与接地节点电连接。
电流镜电路208的开关单元2081接收第二解码器205输出的第二控制信号，第二控制信号控制开关单元2081中开关K的导通个数，进而根据开关K的导通个数，调整流过第一晶体管NMOS1的电流大小，第一晶体管NMOS1和第二晶体管NMOS2为镜像晶体管，第二晶体管NMOS2镜像流过第一晶体管NMOS1的电流，并将该电流发送至第二可调延迟电路201，实现根据第二解码器205输出的第二控制信号，控制输出至第二可调延迟电路201的电流，进而通过控制反相器来实现占空比的调节。
在上述实施例的基础上，本公开实施例还提供一种存储器，存储器包括上述实施例任一项所述的时钟校正电路，具有上述任一实施例所述的有益效果。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。
Claims (7)
1.一种时钟校正电路，其特征在于，包括：延迟锁相环电路和占空比校正电路；
其中，所述延迟锁相环电路，被配置为接收外部时钟信号和反馈时钟信号，并根据所述外部时钟信号和所述反馈时钟信号的相位差，调节所述延迟锁相环电路中的第一可调延迟电路，以使所述反馈时钟信号与所述外部时钟信号在每个时钟周期的初始相位相同，以及输出内部时钟信号至所述占空比校正电路；
所述占空比校正电路，被配置根据接收的所述延迟锁相环电路输出的内部时钟信号，确定所述内部时钟信号对应的占空比，并根据所述占空比调整所述占空比校正电路中的第二可调延迟电路，以使所述内部时钟信号的占空比为预设占空比；
所述延迟锁相环电路至少包括：第一时间数字转换器、第一解码器和第一可调延迟电路；
所述第一时间数字转换器，被配置接收所述外部时钟信号和所述反馈时钟信号，确定所述外部时钟信号和所述反馈时钟信号的相位差，并输出与所述相位差对应的数字电压信息 ；
所述第一解码器，被配置为接收所述第一时间数字转换器输出的与所述相位差对应的数字电压信息，并对与所述相位差对应的数字电压信息进行解码后输出与所述相位差对应的第一控制信号至所述第一可调延迟电路；
所述占空比校正电路至少包括：时钟处理单元、电荷泵、模数转换器、第二解码器和第二可调延迟电路；
所述时钟处理单元，被配置为接收所述延迟锁相环电路输出的内部时钟信号，并对所述内部时钟信号进行处理后得到目标内部时钟信号，所述目标内部时钟信号为所述内部时钟信号中的至少一个时钟周期对应的时钟信号；
所述电荷泵，被配置为在所述目标内部时钟信号周期内进行充放电后输出模拟电压信号，所述模拟电压信号为所述电荷泵中电容两端电压，所述模拟电压信号表征所述目标内部时钟信号对应的占空比；
所述模数转换器，被配置为接收所述模拟电压信号，并将所述模拟电压信号转换为数字电压信号；
第二解码器，被配置为对所述数字电压信号进行解码后输出与所述数字电压信号对应的第二控制信号至所述第二可调延迟电路；或，
所述占空比校正电路至少包括时钟处理单元、第二时间数字转换器、减法器、第二解码器和第二可调延时链；
其中，所述时钟处理单元，被配置为接收所述延迟锁相环电路输出的内部时钟信号，并对所述内部时钟信号进行处理后得到目标内部时钟信号，所述目标内部时钟信号为所述内部时钟信号中的一个时钟周期对应的时钟信号；
所述第二时间数字转换器，被配置为基于接收的所述目标内部时钟信号，确定所述目标内部时钟信号位于高电平期间的占空比，并输出与所述占空比对应的数字电压信息；
所述减法器，被配置为确定所述数字电压信息与预设数字电压信息的数字电压差值信息；
所述第二解码器，被配置为接收所述减法器输出的数字电压差值信息，并对所述数字电压差值信息进行解码后输出与所述数字电压差值信息对应第二控制信号至所述第二可调延迟电路。
2.根据权利要求1所述的时钟校正电路，其特征在于，所述时钟校正电路还包括接收器和发射器；
其中，所述接收器，被配置为接收所述外部时钟信号，并将接收的所述外部时钟信号发送至所述第一可调延迟电路，或将接收的所述外部时钟信号分别发送至所述第二可调延迟电路；
所述发射器，被配置发送输出时钟信号。
3.根据权利要求2所述的时钟校正电路，其特征在于，所述占空比校正电路位于所述第一可调延迟电路与所述发射器之间。
4.根据权利要求2所述的时钟校正电路，其特征在于，所述占空比校正电路位于所述接收器与所述第一可调延迟电路之间。
5.根据权利要求1所述的时钟校正电路，其特征在于，所述占空比校正电路还包括电流镜电路，所述电流镜电路的控制端与所述第二解码器的输出端电连接，所述电流镜电路的输出端与第二可调延迟电路电连接；
所述电流镜电路，被配置为根据所述第二解码器输出的第二控制信号，控制输出至所述第二可调延迟电路的电流。
6.根据权利要求5所述的时钟校正电路，其特征在于，所述电流镜电路包括开关单元、电流镜单元、第一晶体管和第二晶体管，所述开关单元包括多个开关，所述电流镜单元包括多个电流镜，一所述开关串联一所述电流镜，一所述开关和串联的所述电流镜构成一电流支路，多个电流支路并联连接；
所述开关单元中各所述开关的控制端分别与所述第二解码器的输出端电连接，所述开关单元中各所述开关的第一端与电源电压节点电连接，所述开关单元中各所述开关的第二端与所述电流镜单元的一电流镜的第一端电连接，各所述电流镜的第二端分别与所述第一晶体管的第一端和控制端电连接，所述第一晶体管的第二端与接地节点电连接，所述第二晶体管的控制端与所述第一晶体管的控制端电连接，所述第二晶体管的第一端与所述第二可调延迟电路电连接，所述第二晶体管的第二端与接地节点电连接。
7.一种存储器，其特征在于，包括权利要求1至6任一项所述的时钟校正电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311006147.7A CN116741225B (zh) | 2023-08-10 | 2023-08-10 | 一种时钟校正电路和存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116741225A CN116741225A (zh) | 2023-09-12 |
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Family
ID=87915433
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311006147.7A Active CN116741225B (zh) | 2023-08-10 | 2023-08-10 | 一种时钟校正电路和存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116741225B (zh) |
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|---|---|
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| PB01 | Publication | ||
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