CN116487383A - 一种tvs器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种TVS器件及其制造方法，包括：基板主体，所述基板主体包括元胞区、触发区和终端区；所述元胞区中形成有MOS管，所述触发区中形成有TVS管，所述TVS管为NPN结构或PNP结构；所述基板主体上形成有栅极电阻、栅极结构、互连金属；所述栅极结构与所述MOS管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种TVS器件及其制造方法。
背景技术
瞬态电压抑制器(TVS)被广泛应用于ESD保护领域，传统的TVS器件普遍采用二极管结构，存在箝位电压高，箝位系数大的缺点，难以有效保护电路。
现有技术中，提供一种SCR结构的TVS器件，能够有效地降低箝位系数，但是使用该结构的TVS器件存在触发电压高、易触发闩锁效应、ESD窗口难以优化等问题。
因此，如何在不影响器件其他性能的情况下降低箝位系数，是目前需要解决的问题。
发明内容
本发明的目的是提出一种TVS器件及其制造方法，能够降低器件箝位系数，提高器件的静电防护及电流泄放能力。
为了实现上述目的，本发明提供了一种TVS器件，包括：
基板主体，所述基板主体包括元胞区、触发区和终端区；所述元胞区中形成有MOS管，所述触发区中形成有TVS管，所述TVS管为NPN结构或PNP结构；
所述基板主体上形成有栅极电阻、栅极结构、互连金属；
所述栅极结构与所述MOS管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
可选方案中，所述终端区环绕于所述元胞区的外周；所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
可选方案中，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
可选方案中，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
所述触发区包括：形成在所述外延层中的第二导电类型的基区，形成在所述基区中的第一导电类型的源区，形成在所述基区与所述互联金属相接的重掺杂第二导电类型的体区；其中所述衬底、所述基区、所述源区构成NPN或PNP结构的所述TVS管。
可选方案中，所述触发区还包括：形成在所述外延层中的第一导电类型的第一掺杂区或第二导电类型的第二掺杂区。
可选方案中，所述触发区还包括：形成在所述外延层中的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区，其中所述第二掺杂区的结深大于所述第一掺杂区的结深。
可选方案中，所述触发区还包括：形成在所述基板主体背面的所述衬底中的第二导电类型的背面掺杂区，使NPN结构或PNP结构的所述TVS管转变为PNPN结构或NPNP结构。
可选方案中，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
还包括：形成在所述外延层中的多晶硅、第二导电类型的基区，形成在所述基区的第一导电类型的源区，形成在所述基区中的与所述互联金属相接的重掺杂第二导电类型的体区，所述源区作为所述MOS管的源极，所述衬底作为所述MOS管的漏极，所述多晶硅构成所述MOS管的栅极、所述栅极结构和所述栅极电阻；或者所述栅极电阻由所述基区构成。
可选方案中，所述基板主体背面的所述衬底中形成有第二导电类型的背面掺杂区，使所述MOS管转变为IGBT管；所述栅极结构与所述IGBT管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述IGBT管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述IGBT管的发射极之间；使所述IGBT的集电极与所述TVS管的阴极相连。
本发明还提供了一种TVS器件的制造方法，包括：
提供基板主体，并定义出元胞区、触发区和终端区；
在所述元胞区形成MOS管；在所述触发区形成TVS管，所述TVS管为NPN结构或PNP结构；在所述终端区形成分压内环和分压外环；在所述元胞区至所述触发区形成栅极电阻和栅极结构，所述栅极结构和所述MOS管的栅极相连接；
形成互连金属，使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
可选方案中，所述基板主体包括：第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
形成所述栅极电阻、所述栅极结构、所述分压内环和所述分压外环包括：
在所述外延层上形成栅极电阻沟槽、栅极结构沟槽、分压内环沟槽和分压外环沟槽；
在所述栅极电阻沟槽、栅极结构沟槽、分压内环沟槽和分压外环沟槽的内壁形成第一氧化层，之后再形成多晶硅，以形成所述栅极电阻、所述栅极结构、所述分压内环和所述分压外环。
可选方案中，形成所述TVS管和所述MOS管包括：
在所述元胞区的所述外延层上形成栅极沟槽，且所述栅极沟槽和所述栅极结构沟槽相连通；在所述栅极沟槽的内壁形成第一氧化层，之后在所述栅极沟槽中形成多晶硅；
利用掺杂工艺，在整个所述外延层表面形成第二导电类型的基区；
利用掺杂工艺，在所述元胞区和所述触发区形成第一导电类型的源区；
其中所述触发区中的所述衬底、所述基区、所述源区构成NPN或PNP结构的所述TVS管；所述元胞区的所述源区作为所述MOS管的源极，所述衬底作为所述MOS管的漏极，所述栅极沟槽中的多晶硅构成所述MOS管的栅极。
可选方案中，所述方法还包括：
在所述触发区的所述外延层中形成第一导电类型的第一掺杂区和/或第二导电类型的第二掺杂区。
可选方案中，所述方法还包括：在所述基板主体背面的所述衬底中形成第二导电类型的背面掺杂区，使NPN结构或PNP结构的所述TVS管转变为PNPN结构或NPNP结构，并使所述MOS管转变为IGBT管；所述栅极结构与所述IGBT管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述IGBT管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述IGBT管的发射极之间；使所述IGBT的集电极与所述TVS管的阴极相连。
可选方案中，所述终端区环绕于所述元胞区的外周；所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
可选方案中，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内
本发明的有益效果在于：
本发明将TVS管的动态电阻转换为MOS管的跨导，MOS管具有负的温度系数，这两点使本发明与传统TVS器件相比具有更小的单位面积动态电阻，降低了器件箝位系数，提高了器件的静电防护及电流泄放能力。
附图说明
通过结合附图对本发明示例性实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，在本发明示例性实施例中，相同的参考标号通常代表相同部件。
图1示出了根据本发明一实施例的TVS器件各区分布图。
图2示出了根据本发明另一实施例的TVS器件各区分布图。
图3示出了根据本发明一实施例的TVS器件电路图。
图4至图9示出了根据本发明一实施例的TVS器件制造方法不同步骤不同剖面对应的结构示意图。
图10示出了根据本发明另一实施例的TVS器件电路图。
图11和图12示出了根据本发明另一实施例的TVS器件不同剖面对应的结构示意图。
附图标记说明：
100-衬底；110-外延层；200-元胞区；201-终端区；210-触发区；202-栅极电阻；203-栅极结构；30-表面氧化层；60-多晶硅；111-基区；112-体区；113-源区；120-第一掺杂区；121-第二掺杂区；90-接触孔金属；91-正面金属；92-背面金属；20-第一氧化层。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
实施例1
参照图1至图3以及图6至图9，本实施例提供了一种TVS器件，包括：
基板主体，所述基板主体包括元胞区200、触发区210和终端区201；所述元胞区200中形成有MOS管，所述触发区210中形成有TVS管，所述TVS管为NPN结构或PNP结构；
所述基板主体上形成有栅极电阻202、栅极结构203、互连金属(包括接触孔金属90、正面金属91、背面金属92)；
所述栅极结构203与所述MOS管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构203与所述MOS管的栅极相连接；使所述栅极电阻202并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
参照图1，本实施例中所述终端区201环绕于所述元胞区200的外周；所述终端区201包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区210。所述分压内环和所述分压外环均为环绕所述元胞区的环形多晶硅柱以及所述环形多晶硅柱外周的第一氧化层。
参照图2，在另一个实施例中，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
参照图6至图9，所述基板主体包括第一导电类型的衬底100和形成在所述衬底100上的同质外延层110，所述衬底100的掺杂浓度大于所述外延层110的掺杂浓度；还包括：形成在所述外延层110中的多晶硅60、第二导电类型的基区111，形成在所述基区111的第一导电类型的源区113，形成在所述基区110中的与所述互联金属相接的第二导电类型的体区112，所述源区113作为所述MOS管的源极，所述衬底100作为所述MOS管的漏极，所述多晶硅60构成所述MOS管的栅极、所述栅极结构和所述栅极电阻。
所述触发区包括：形成在所述外延层110中的第二导电类型的基区111，形成在所述基区111中的第一导电类型的源区113，形成在所述基区111与所述互联金属相接的重掺杂第二导电类型的体区112；其中所述衬底100、所述基区111、所述源区113构成NPN结构的所述TVS管。需要说明的是，本申请所说的第一导电类型和第二导电类型其中一个为N型，另一个为P型，本实施例以第一导电类型为N型，第二导电类型为P型进行举例说明。
参照图9，本实施例中，所述触发区还包括：形成在所述外延层110中第一导电类型的第一掺杂区120和/或第二导电类型的第二掺杂区121，第一掺杂区120结深深于源区113浅于基区111及体区112，若有第二掺杂区121，第二掺杂区121的结深则深于第一掺杂区121及体区112。增加第二掺杂区121可以调高NPN的耐压，以便调高触发电压。增加第一掺杂区120，可以降低触发电压，提高NPN结构放大系数，增强负阻效应。
实施例2
参照图4至图9，其中图4是元胞区制造过程中的剖面图，图5是终端区制作过程中的剖面图，本实施例提供了一种TVS器件的制造方法，能够制造实施例1的TVS器件，该制造方法包括：
提供基板主体，并定义出元胞区、触发区和终端区；
在所述元胞区形成MOS管；在所述触发区形成TVS管，所述TVS管为NPN结构或PNP结构；在所述终端区形成分压内环和分压外环；在所述元胞区至所述触发区形成栅极电阻和栅极结构，所述栅极结构和所述MOS管的栅极相连接；
形成互连金属，使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
具体地，本实施例的MOS管通过Trench MOS工艺制造而成，简单描述本实施例TVS器件的制造方法：
步骤S1，在重掺杂第一导电类型的半导体基板硅衬底100上生长一层轻掺杂第一导电类型的外延层110；
步骤S2，利用热氧或薄膜工艺，在外延层110上形成硬掩模；
步骤S3，利用光刻+刻蚀工艺，刻蚀硬掩模及外延层110，形成若干沟槽；并同步形成元胞区、触发区及终端区；
本实施例中，终端区环绕于所述元胞区的外周；所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区；
沟槽包括栅极电阻沟槽、栅极结构沟槽、分压内环沟槽和分压外环沟槽和MOS管的栅极沟槽；且栅极沟槽和栅极结构沟槽相连通；
步骤S4，利用刻蚀工艺，去除硬掩模；
步骤S5，利用热氧或薄膜工艺，在沟槽和外延层110上形成第一氧化层20；
优选地，根据工艺及截止栅电流需要可在形成第一氧化层前形成牺牲氧化层(与第一氧化层位置相同)，再去除牺牲氧化层，之后再形成第一氧化层；
步骤S6，利用薄膜工艺，形成多晶硅60；
步骤S7，利用刻蚀或平坦化工艺，去除沟槽外多晶硅；此时，分压内环沟槽和分压外环沟槽中的多晶硅和第一氧化层形成了分压内环和分压外环，栅极电阻沟槽中的多晶硅形成栅极电阻，栅极结构沟槽中的多晶硅形成了栅极结构，元胞区中栅极沟槽中的多晶硅形成MOS管的栅极，且MOS管的栅极和栅极结构相连接；
步骤S8，利用注入及扩散工艺，于整个外延层110表面形成第二导电类型基区111；
步骤S9，优选地，参照图5，利用光刻、注入及扩散工艺，于触发区的外延层110中形成轻掺杂第二导电类型的第二掺杂区121；增加这一层可以调高NPN的耐压，以便调高触发电压；
优选地，形成基区111及第二掺杂区121的扩散工艺可以合并；
优选地，第二掺杂区121深度应小于等于触发区中沟槽深度；
步骤S10，利用光刻、注入及退火工艺，于元胞区/触发区形成源区113；
优选地，利用光刻及注入工艺，于触发区形成第一掺杂区120，增加这一层可以降低触发电压；提高NPN结构放大系数，增强负阻效应；
优选地，第一掺杂区120可以与源区113一起退火；
优选地，第一掺杂区120结深高于源区113低于基区111及体区112，若有第二掺杂区121，则低于第二掺杂区121及体区112；
步骤S11，利用薄膜工艺，形成表面氧化层30；
优选地，可以增加退火或平坦化工艺，提高表面平整度；
步骤S12，利用光刻及刻蚀工艺，于外延层或多晶硅内形成接触孔；
优选地，调整触发区接触孔间距可以调整触发电压——间距越大触发电压越小，间距越小触发电压越大，且不高于MOS耐压；
优选地，根据实际电压需求触发区接触孔间距大于等于2um；
优选地，根据实际应用电路的电流需求，防止闩锁效应，接触孔间距不宜过大(小于20um)；
步骤S13，利用薄膜及刻蚀或平坦化工艺，于接触孔内形成接触孔金属90；
优选地，根据工艺及接触电阻等参数需求，接触孔金属可以为多层不同材质金属；
步骤S14，利用光刻及刻蚀工艺，于表面氧化层30及接触孔金属90上形成正面金属91；
优选地，利用接触孔及正面金属互联使设定位置的多晶硅形成栅极电阻和栅极结构；
步骤S15，利用减薄及薄膜工艺，减薄衬底100；
步骤S16，于减薄后的衬底100背面形成背面金属92。
本实施例的互连金属为触孔金属90、正面金属91、背面金属92的总称。
以上两个实施例具有以下优点：
第一，利用了Trench MOS工艺，与现有工艺兼容，相较于其它Trench MOS工艺的TVS，可以减少两个层次，降低了工艺复杂性；
第二，传统TVS器件箝位系数普遍做到1.2-1.4，本实施例在现有的设备条件下，改进Trench MOS工艺，增加触发区，将箝位系数降低至1.1以下水平，提高了器件的静电防护、电流泄放能力及单位面积利用率；
第三，相较于其它Trench MOS工艺的TVS，本实施例使用NPN/PNP结构进行触发，利用NPN/PNP结构的负阻效应，可以将更多电压分压至栅极，进一步提高电流泄放能力。
实施例3
参照图10至图12，本实施例与实施例1的区别在于：本实施例的基板主体背面的所述衬底100中形成有第二导电类型的背面掺杂区80，使所述MOS管转变为IGBT管；所述栅极结构与所述IGBT管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述IGBT管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述IGBT管的发射极之间；使所述IGBT的集电极与所述TVS管的阴极相连。
该背面掺杂区80形成在触发区时，使NPN结构或PNP结构的所述TVS管转变为PNPN结构或NPNP结构。
本实施例TVS器件的制造方法与实施例1的制造方法大致相同，不同之处在于：在步骤S15后，步骤S16前还包括：利用背面注入工艺于背面的衬底110中形成背面掺杂区80。
优选地，可以利用双面曝光工艺，使背面掺杂区80只在背面部分区域形成(可以成品字形周期排布)，使IGBT可以内部集成体二极管，与常规Trench MOS一样无需在封装时合封并联续流二极管。
优选地，在触发区底部区域形成背面掺杂区80，可以使触发区NPN/PNP结构变成PNPN/NPNP结构，提升触发区性能。
本实施例具有以下优点：
第一，本实施例利用了IGBT工艺，与现有工艺兼容，相较于其它IGBT工艺的TVS，可以减少两个层次，降低了工艺复杂性；
第二，传统TVS器件箝位系数普遍做到1.2-1.4，本实施例在现有的设备条件下，改进IGBT工艺，增加触发区，将箝位系数降低至1.1以下水平，提高了器件的静电防护、电流泄放能力及单位面积利用率；
第三，相较于其它IGBT工艺的TVS，本实施例使用NPN/NPNP结构进行触发，利用NPN/NPNP结构的负阻效应，可以将更多电压分压至栅极，进一步提高电流泄放能力；
第四，本实施例利用了IGBT工艺，引入电导调整效应，相比Trench MOS工艺进一步提升了过流能力。
实施例4
本实施例与以上3个实施例的区别在于，前3个实施例中，栅极电阻都是由多晶硅形成，本实施例中，栅极电阻由设定位置处的基区构成。
本发明将TVS管的动态电阻转换为MOS管的跨导，MOS管具有负的温度系数，这两点使本发明与传统TVS器件相比具有更小的单位面积动态电阻，降低了器件箝位系数，提高了器件的静电防护及电流泄放能力。
需要说明的是，本说明书中的后面的2个实施例只是描写了与实施例1和实施例2不同的部分，与实施例1和实施例2相同的部分参照实施例1和实施例2即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (16)
1.一种TVS器件，其特征在于，包括：
基板主体，所述基板主体包括元胞区、触发区和终端区；所述元胞区中形成有MOS管，所述触发区中形成有TVS管，所述TVS管为NPN结构或PNP结构；
所述基板主体上形成有栅极电阻、栅极结构、互连金属；
所述栅极结构与所述MOS管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
2.如权利要求1所述的TVS器件，其特征在于，所述终端区环绕于所述元胞区的外周；
所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
3.如权利要求1所述的TVS器件，其特征在于，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
4.如权利要求1所述的TVS器件，其特征在于，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
所述触发区包括：形成在所述外延层中的第二导电类型的基区，形成在所述基区中的第一导电类型的源区，形成在所述基区与所述互联金属相接的重掺杂第二导电类型的体区；其中所述衬底、所述基区、所述源区构成NPN或PNP结构的所述TVS管。
5.如权利要求4所述的TVS器件，其特征在于，所述触发区还包括：形成在所述外延层中的第一导电类型的第一掺杂区或第二导电类型的第二掺杂区。
6.如权利要求4所述的TVS器件，其特征在于，所述触发区还包括：形成在所述外延层中的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区，其中所述第二掺杂区的结深大于所述第一掺杂区的结深。
7.如权利要求5或6所述的TVS器件，其特征在于，所述触发区还包括：形成在所述基板主体背面的所述衬底中的第二导电类型的背面掺杂区，使NPN结构或PNP结构的所述TVS管转变为PNPN结构或NPNP结构。
8.如权利要求1所述的TVS器件，其特征在于，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
还包括：形成在所述外延层中的多晶硅、第二导电类型的基区，形成在所述基区的第一导电类型的源区，形成在所述基区中的与所述互联金属相接的重掺杂第二导电类型的体区，所述源区作为所述MOS管的源极，所述衬底作为所述MOS管的漏极，所述多晶硅构成所述MOS管的栅极、所述栅极结构和所述栅极电阻；或者所述栅极电阻由所述基区构成。
9.如权利要求8所述的TVS器件，其特征在于，所述基板主体背面的所述衬底中形成有第二导电类型的背面掺杂区，使所述MOS管转变为IGBT管；所述栅极结构与所述IGBT管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述IGBT管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述IGBT管的发射极之间；使所述IGBT的集电极与所述TVS管的阴极相连。
10.一种TVS器件的制造方法，其特征在于，包括：
提供基板主体，并定义出元胞区、触发区和终端区；
在所述元胞区形成MOS管；在所述触发区形成TVS管，所述TVS管为NPN结构或PNP结构；在所述终端区形成分压内环和分压外环；在所述元胞区至所述触发区形成栅极电阻和栅极结构，所述栅极结构和所述MOS管的栅极相连接；
形成互连金属，使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
11.如权利要求10所述的TVS器件的制造方法，其特征在于，所述基板主体包括：第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
形成所述栅极电阻、所述栅极结构、所述分压内环和所述分压外环包括：
在所述外延层上形成栅极电阻沟槽、栅极结构沟槽、分压内环沟槽和分压外环沟槽；
在所述栅极电阻沟槽、栅极结构沟槽、分压内环沟槽和分压外环沟槽的内壁形成第一氧化层，之后再形成多晶硅，以形成所述栅极电阻、所述栅极结构、所述分压内环和所述分压外环。
12.如权利要求11所述的TVS器件的制造方法，其特征在于，形成所述TVS管和所述MOS管包括：
在所述元胞区的所述外延层上形成栅极沟槽，且所述栅极沟槽和所述栅极结构沟槽相连通；在所述栅极沟槽的内壁形成第一氧化层，之后在所述栅极沟槽中形成多晶硅；
利用掺杂工艺，在整个所述外延层表面形成第二导电类型的基区；
利用掺杂工艺，在所述元胞区和所述触发区形成第一导电类型的源区；
其中所述触发区中的所述衬底、所述基区、所述源区构成NPN或PNP结构的所述TVS管；所述元胞区的所述源区作为所述MOS管的源极，所述衬底作为所述MOS管的漏极，所述栅极沟槽中的多晶硅构成所述MOS管的栅极。
13.如权利要求11所述的TVS器件的制造方法，其特征在于，所述方法还包括：
在所述触发区的所述外延层中形成第一导电类型的第一掺杂区和/或第二导电类型的第二掺杂区。
14.如权利要求11所述的TVS器件的制造方法，其特征在于，所述方法还包括：在所述基板主体背面的所述衬底中形成第二导电类型的背面掺杂区，使NPN结构或PNP结构的所述TVS管转变为PNPN结构或NPNP结构，并使所述MOS管转变为IGBT管；所述栅极结构与所述IGBT管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述IGBT管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述IGBT管的发射极之间；使所述IGBT的集电极与所述TVS管的阴极相连。
15.如权利要求10所述的TVS器件的制造方法，其特征在于，所述终端区环绕于所述元胞区的外周；
所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
16.如权利要求10所述的TVS器件的制造方法，其特征在于，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080218922A1 (en) * | 2007-02-28 | 2008-09-11 | Alpha & Omega Semiconductor, Ltd | MOS transistor triggered transient voltage supressor to provide circuit protection at a lower voltage |
| US20100321840A1 (en) * | 2009-06-17 | 2010-12-23 | Alpha & Omega Semiconductor, Inc. | Bottom source NMOS triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS) |
| CN102593155A (zh) * | 2012-03-01 | 2012-07-18 | 浙江大学 | 一种基于多孔道均流的瞬态电压抑制器 |
| US20140015008A1 (en) * | 2012-07-15 | 2014-01-16 | Richtek Technology Corporation | Transient Voltage Suppressor Circuit, and Diode Device Therefor and Manufacturing Method Thereof |
| US20150084117A1 (en) * | 2009-06-17 | 2015-03-26 | Madhur Bobde | Bottom source nmos triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (tvs) |
| CN109192774A (zh) * | 2018-09-06 | 2019-01-11 | 江苏中科君芯科技有限公司 | 栅极双箝位的igbt器件 |
-
2023
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080218922A1 (en) * | 2007-02-28 | 2008-09-11 | Alpha & Omega Semiconductor, Ltd | MOS transistor triggered transient voltage supressor to provide circuit protection at a lower voltage |
| US20100321840A1 (en) * | 2009-06-17 | 2010-12-23 | Alpha & Omega Semiconductor, Inc. | Bottom source NMOS triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS) |
| US20150084117A1 (en) * | 2009-06-17 | 2015-03-26 | Madhur Bobde | Bottom source nmos triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (tvs) |
| CN102593155A (zh) * | 2012-03-01 | 2012-07-18 | 浙江大学 | 一种基于多孔道均流的瞬态电压抑制器 |
| US20140015008A1 (en) * | 2012-07-15 | 2014-01-16 | Richtek Technology Corporation | Transient Voltage Suppressor Circuit, and Diode Device Therefor and Manufacturing Method Thereof |
| CN109192774A (zh) * | 2018-09-06 | 2019-01-11 | 江苏中科君芯科技有限公司 | 栅极双箝位的igbt器件 |
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