CN116455402A - 并串转换电路、并串转换电路版图及存储器 - Google Patents

并串转换电路、并串转换电路版图及存储器 Download PDF

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CN116455402A CN202210023003.1A CN202210023003A CN116455402A CN 116455402 A CN116455402 A CN 116455402A CN 202210023003 A CN202210023003 A CN 202210023003A CN 116455402 A CN116455402 A CN 116455402A
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黄克琴
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Abstract

本公开涉及半导体电路设计领域，特别涉及一种并串转换电路、并串转换电路版图及存储器，包括：多个并行支路，每一并行支路都包括：第一输入端、第二输入端、控制端和输出端；其中，第一输入端用于接收高电平信号、第二输入端用于接收低电平信号、控制端连接选择单元，输出端连接串行导线；选择单元用于接收选择信号和至少两路支路信号，被配置为，基于选择信号，选择一路支路信号传输至并行支路中；串行导线用于将多个并行支路输出的信号组织成串行信号；驱动单元，连接串行导线，用于增强串行导线的驱动能力，驱动单元的输出端用于输出串行信号，极大的降低转换电路内部节点的负载，有效提高转换电路内部节点的性能。

Description

并串转换电路、并串转换电路版图及存储器
技术领域
本公开涉及半导体电路设计领域，特别涉及一种并串转换电路、并串转换电路版图及存储器。
背景技术
对于存储器中的并串转换电路，需要各个并行输入与串行输出的延迟保持一致，因此在电路设计中需要额外绕线，以使各个并行输入到串行输出的连线距离一致。
同理，对于存储器中的串并转换电路，串行输入与各个并行输出的延迟保持一致，因此在电路设计中需要额外绕线，以使串行输入到各个并行输出的连线距离一致。
由于转换电路的额外绕线，增大了转换电路的负载，从而减低了转换电路的性能，负载过大的线路中传输的信号摆幅小且波形占空比偏差较大，容易造成存储器的写入/读出错误。
发明内容
本公开实施例提供一种并串转换电路、并串转换电路版图及存储器，极大的降低转换电路内部节点的负载，有效提高转换电路内部节点的性能，使得转换电路内的信号具有较大的摆幅，且占空比损失较小。
本公开实施例提供了一种并串转换电路，包括：多个并行支路，每一并行支路都包括：第一输入端、第二输入端、控制端和输出端；其中，第一输入端用于接收高电平信号、第二输入端用于接收低电平信号、控制端连接选择单元，输出端连接串行导线；选择单元用于接收选择信号和至少两路支路信号，被配置为，基于选择信号，选择一路支路信号传输至并行支路中；串行导线用于将多个并行支路输出的信号组织成串行信号；驱动单元，连接串行导线，用于增强串行导线的驱动能力，驱动单元的输出端用于输出串行信号。
每一并行支路通过选择单元接收多路并行信号，接收的多路并行信号通过选择信号进行选择数据，实现了通过单一并行支路传输多路并行信号，从而节省了所需设置的并行支路的数量，进一步节省了所需设置的串行导线的长度，从而降低了串行导线的负载；另外，通过节省并行支路的数量，节省了部分并行支路版图所占用的版图面积，从而减小并串转换电路的版图面积，实现更大程度的集成；另外，通过节省并行支路的数量，节省了设置并行支路的版图层，从而减少了并串转换电路的版图层高。
另外，选择单元包括：多路选择器和选择子单元；多路选择器用于接收至少两路支路信号，并连接选择子单元；选择子单元用于接收选择命令，并基于选择命令生成选择信号；多路选择器被配置为，基于选择信号，选择一路支路信号通过控制端传输至并行支路中。
另外，多路选择器仅接收两路支路信号，选择命令为内部时钟信号。
另外，选择信号的周期为内部时钟信号周期的n倍，且n为多个并行支路的支路数。
另外，同一选择单元所接收的选择信号和支路信号中，至多一者为连续信号，为了防止其他并行支路的信号影响，同一选择单元所连接的选择信号和支路信号中，至多一者为连续信号，使得其他并行支路在工作时，其他并行支路中的开关PMOS管或开关NMOS管并不导通，其他并行支路不会对串行导线中信号造成影响。
另外，多个并行支路所连接的选择单元所接收的选择信号中，高电平数据交替分布。
另外，多个并行支路所连接的选择单元所接收的选择信号中，高电平数据具有重叠部分。另外，并行支路包括：开关PMOS管和开关NMOS管；开关PMOS管的栅极和开关NMOS管的栅极作为并行支路的控制端，用于连接选择单元；开关PMOS管的源极和开关NMOS管的漏极连接串行导线；开关PMOS管的漏极作为并行支路的第一输入端，用于接收高电平信号；开关NMOS管的源极作为并行支路的第二输入端，用于接收低电平信号，开关PMOS管的栅极和开关NMOS管的栅极都作为控制端，使得开关PMOS管和开关NMOS只能基于选择单元104输出的并行信号导通其中一个，当开关PMOS管导通时，串行导线102与高电平信号VDD相连，以输出一个高电平信号，当开关NMSO管导通时，串行导线102与低电平信号GND相连，以输出一个低电平信号。
另外，驱动单元包括：两个反相器，其中，一反相器的输入端连接串行导线，输出端连接另一反相器的输入端，另一反相器的输出端用于输出串行信号。
另外，反相器包括：驱动PMOS管和驱动NMOS管；驱动PMOS管的栅极和驱动NMOS管的栅极连接，驱动PMOS管的源极和驱动NMOS管的漏极连接；驱动PMOS管的漏极用于接收高电平信号，驱动NMOS管的源极用于接收低电平信号，驱动PMOS管的栅极和驱动NMOS管的栅极相连接作为反相器的输入端，当输入高电平时，驱动NMOS管导通，反相器的输出端与低电平信号相连，以输出低电平数据，当输入低电平时，驱动PMOS管导通，反相器的输出端与高电平信号相连，以输出高电平数据，从而实现数据的反相；另外，输出的高电平数据为高电平信号，输出的低电平数据为低电平信号，从而增加了信号的摆幅，且减小了信号的占空比损失。
本公开实施例提供了一种并串转换电路版图，用于形成上述并串转换电路，包括：并行支路版图，用于形成并行支路，以及形成与并行支路连接的选择单元；驱动单元版图，用于形成驱动单元；其中，每一并行支路版图和驱动单元版图设置在不同版图层中，且多个并行支路版图所在的版图层基于驱动单元版图所在的版图层对称设置；连接并行支路版图和驱动单元版图的串行导线基于驱动单元版图所在的版图层对称设置。
通过节省并行支路的数量，节省了部分并行支路版图所占用的版图面积，从而减小并串转换电路的版图面积，实现更大程度的集成；另外，通过节省并行支路版图的数量，节省了设置并行支路版图的版图层，从而减少了并串转换电路版图的版图层高；通过将并行支路版图所在版图层基于驱动单元版图所在的版图层对称设置，实现并行输入与串行输出的延迟保持一致。
另外，并行支路版图和驱动单元版图在垂直于版图层方向的投影部分重合。并行支路版图和驱动单元版图沿版图层的同一方向设置，以进一步节省并串转换电路的版图面积。
另外，并行支路版图和驱动单元版图在垂直于版图层方向的投影不重合。
本公开实施例提供了一种存储器，存储器中应用上述并串转换电路。
本公开实施例提供了一种存储器，存储器的版图架构采用上述并串转换电路版图。
附图说明
图1为本公开一实施例提供的并串转换电路的结构示意图；
图2为本公开一实施例提供的各并行支路的结构示意图；
图3为本公开一实施例提供的选择单元的结构示意图；
图4为本公开一实施例提供的驱动单元的结构示意图；
图5为本公开一实施例提供的基于图1～图4所示结构构件的并串转换电路的结构示意图；
图6为本公开一实施例提供的图5所示电路中选择信号的波形示意图；
图7为本公开一实施例提供的图6所示电路中选择信号的具体波形图；
图8和图9为本公开另一实施例提供的具有两个并行支路的并串转换电路版图的结构示意图；
图10和图11为本公开另一实施例提供的具有四个并行支路的并串转换电路版图的结构示意图。
具体实施方式
由于转换电路的额外绕线，增大了转换电路的负载，从而减低了转换电路的性能，负载过大的线路中传输的信号摆幅小且波形占空比偏差较大，容易造成存储器的写入/读出错误。
本公开实施例提供了一种并串转换电路，极大的降低转换电路内部节点的负载，有效提高转换电路内部节点的性能，使得转换电路内的信号具有较大的摆幅，且占空比损失较小。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本实施例提供的并串转换电路的结构示意图，图2为本实施例提供的各并行支路的结构示意图，图3为本实施例提供的选择单元的结构示意图，图4为本实施例提供的驱动单元的结构示意图，图5为本实施例提供的基于图1～图4所示结构构件的并串转换电路的结构示意图，图6为本实施例提供的图5所示电路中选择信号的波形示意图，图7为本实施例提供的图6所示电路中选择信号的具体波形图，以下结合附图对本实施例提供的并串转换电路作进一步详细说明，具体如下：
参考图1，并串转换电路，包括：多个并行支路101、串行导线102和驱动单元103。
具体参考图2，每一并行支路101都包括：第一输入端K1、第二输入端K2、控制端C和输出端D；其中，第一输入端K1用于接收高电平信号VDD，第二输入端K2用于接收低电平信号GND，控制端C连接选择单元104，输出端D连接串行导线102。
选择单元104用于接收选择信号和至少两路支路信号，选择单元104被配置为，基于选择信号，选择一路支路信号传输至并行支路101中。
串行导线102用于将多个并行支路101输出的信号组织成串行信号。
驱动单元103，连接串行导线102，用于增强串行导线102的驱动能力，驱动单元103的输出端用于输出串行信号。
每一并行支路101通过选择单元104接收多路并行信号，接收的多路并行信号通过选择信号进行选择数据，实现了通过单一并行支路101传输多路并行信号，从而节省了所需设置的并行支路101的数量，进一步节省了所需设置的串行导线102的长度，从而降低了串行导线102的负载；另外，通过节省并行支路101的数量，节省了部分并行支路版图所占用的版图面积，从而减小并串转换电路的版图面积，实现更大程度的集成；另外，通过节省并行支路101的数量，节省了设置并行支路101的版图层，从而减少了并串转换电路的版图层高。
继续参考图2，并行支路101包括：开关PMOS管和开关NMOS管；其中，开关PMOS管的栅极和开关NMOS管的栅极作为并行支路101的控制端C，用于连接选择单元104，开关PMOS管的源极和开关NMOS管的漏极连接串行导线102，开关PMOS管的漏极作为并行支路101的第一输入端K1，用于接收高电平信号VDD，开关NMOS管的漏极作为并行支路101的第二输入端K2，用于接收低电平信号GND。
开关PMOS管的栅极和开关NMOS管的栅极都作为控制端C，使得开关PMOS管和开关NMOS只能基于选择单元104输出的并行信号导通其中一个，当开关PMOS管导通时，串行导线102与高电平信号VDD相连，以输出一个高电平信号，当开关NMOS管导通时，串行导线102与低电平信号GND相连，以输出一个低电平信号。
需要说明的是，本公开实施例通过接地作为接收的低电平信号GND，通过内部电源电压作高电平信号VDD，并不构成对本实施例的限定；在其他实施例中，可以选择任意可被存储器识别为高电平的电源信号提供高电平信号，同理可以选择任意可被存储器识别为低电平的电源信号提供低电平信号。
另外，对于开关PMOS管和开关NMOS管，具体“源极”和“漏极”的连接方式，并不构成对本实施例的限定，在其他实施例中，可以采用“漏极”替换“源极”，“源极”替换“漏极”的连接方式。
另外，对于上述限定的开关PMOS管的漏极作为第一输入端K1，开关NMOS管的漏极作为第二输入端K2，并不构成对本实施例的限定；在其他实施例中，可以采用开关PMOS管的漏极作为第二输入端K2，开关NMOS管的漏极作为第一输入端K1；此时，当开关PMOS管导通时，串行导线102与低电平信号GND相连，以输出一个低电平信号，当开关NMSO管导通时，串行导线102与高电平信号VDD相连，以输出一个高电平信号。
在一些实施例中，参考图3，选择单元104包括：多路选择器301和选择子单元302。
多路选择器301用于接收至少两路支路信号，并连接选择子单元302。
选择子单元302用于接收选择命令，并基于选择命令生成选择信号，多路选择器301被配置为基于选择信号，选择一路支路信号通过控制端C传输至并行支路101中。
在一些实施例中，参考图4，驱动单元103包括：两个反相器，其中，一反相器的输入端连接串行导线102，输出端连接另一反相器的输入端，另一反相器的输出端用于输出串行信号。
继续参考图4，反相器包括：驱动PMOS管和驱动NMOS管，驱动PMOS管的栅极和驱动NMOS管的栅极相连接，驱动PMOS管的源极和驱动NMOS管的漏极连接，驱动PMOS管的漏极用于接收高电平信号VDD，驱动NMOS管的源极用于接收低电平信号GND。
驱动PMOS管的栅极和驱动NMOS管的栅极相连接作为反相器的输入端，当输入高电平时，驱动NMOS管导通，反相器的输出端与低电平信号GND相连，以输出低电平数据，当输入低电平时，驱动PMOS管导通，反相器的输出端与高电平信号VDD相连，以输出高电平数据，从而实现数据的反相；另外，输出的高电平数据为高电平信号VDD，输出的低电平数据为低电平信号GND，从而增加了信号的摆幅，且减小了信号的占空比损失。
在一个例子中，若选择单元104接收的支路信号为两路，即多路选择器301仅接收两路支路信号，并结合图1～图4电路，形成图5所示电路。
在本公开示例中，选择命令可以选用内部时钟信号CK，在其他示例中，选择命令可以采用外部信号作为指令进行控制。
图5的示例以并串转换电路具有2个并行支路为例进行具体介绍，并不构成对并串转换电路中并行支路的数量限定，具体如下：
具体地，根据选择命令生成的对应于各选择单元104的选择信号的周期为内部时钟信号周期的n倍，n为并串转换电路中并行支路101的支路数；因此，在本示例中，选择信号的周期为内部时钟信号周期的2倍；在其他实施例中，若并串转换电路中并行支路的支路数为n，则根据选择命令生成的对应于各选择单元的选择信号的周期为内部时钟信号周期的n倍。
具体参考图6，用于第一并行支路控制的第一选择信号CK1的周期和用于第二并行支路控制的第二选择信号CK2的周期为内部时钟信号CK周期的2倍。
需要说明的是，对于第一选择信号CK1和第二选择信号CK2信号图中所示的斜线可以为高电平，也可以为低电平，因此可以形成如图7所示的4组第一选择信号CK1和第二选择信号CK2。
参考图7中第三组电平分布可知，多个并行支路101所连接的选择单元104所接收的选择信号中，高电平数据交替分布；参考图7中第一、二和四组电平分布可知，多个并行支路101所连接的选择单元104所接收的选择信号中，高电平数据具有重叠部分。
参考图6，第一选择信号CK1用于控制第一支路信号IN1和第三支路信号IN3的输出，第二选择信号CK2用于控制第二支路信号IN2和第四支路信号IN4的输出。
具体地，当CK1为高电平时，第一支路信号IN1通过选择单元104控制并行支路101将高电平信号VDD或低电平信号GND输入串行导线102；当CK2为高电平时，第二支路信号IN2通过选择单元104控制并行支路101将高电平信号VDD或低电平信号GND输入串行导线102；当CK1为低电平时，第一支路信号IN1通过选择单元104控制并行支路101将高电平信号VDD或低电平信号GND输入串行导线102；当CK2为低电平时，第二支路信号IN2通过选择单元104控制并行支路101将高电平信号VDD或低电平信号GND输入串行导线102。
需要说明的是，为了防止其他并行支路的信号影响，同一选择单元所连接的选择信号和支路信号中，至多一者为连续信号，使得其他并行支路在工作时，其他并行支路中的开关PMOS管或开关NMOS管并不导通，其他并行支路不会对串行导线102中信号造成影响。
在一个例子中，第一选择信号CK1和第二选择信号CK2为间断信号，即图6所示的斜线电平为空；在一个例子中，传输至选择单元的支路信号IN1、IN2、IN3和IN4为间断信号，此时，当第一选择信号CK1和第二选择信号CK2为有效信号时，支路信号IN1、IN2、IN3和IN4具有有效电平；在一个例子中，选择信号和支路信号都为间断信号，且选择信号和支路信号的有效电平具有交集。
在其他示例中，每个并行支路用于接收大于2路支路信号，例如采用图5所示选择单元嵌套连接的方式实现并行支路接收大于2路支路信号，也可以用每个选择单元接收大于2路支路信号实现每个并行支路接收大于2路支路信号。
本公开实施例通过每一并行支路通过选择单元接收多路并行信号，接收的多路并行信号通过选择信号进行选择数据，实现了通过单一并行支路传输多路并行信号，从而节省了所需设置的并行支路的数量，进一步节省了所需设置的串行导线的长度，从而降低了串行导线的负载；另外，通过节省并行支路的数量，节省了部分并行支路版图所占用的版图面积，从而减小并串转换电路的版图面积，实现更大程度的集成；另外，通过节省并行支路的数量，节省了设置并行支路的版图层，从而减少了并串转换电路的版图层高。
本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本公开的创新部分，本实施例中并没有将与解决本公开所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
需要说明的是，上述实施例所提供的并串转换电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的并串转换电路实施例。
本公开另一实施例提供一种并串转换电路版图，用于形成上述实施例提供的并串转换电路，通过节省并行支路的数量，节省了部分并行支路版图所占用的版图面积，从而减小并串转换电路的版图面积，实现更大程度的集成；另外，通过节省并行支路版图的数量，节省了设置并行支路版图的版图层，从而减少了并串转换电路版图的版图层高；通过将并行支路版图所在版图层基于驱动单元版图所在的版图层对称设置，实现并行输入与串行输出的延迟保持一致。
图8和图9为本实施例提供的具有两个并行支路的并串转换电路版图的结构示意图，图10和图11为本实施例提供的具有四个并行支路的并串转换电路版图的结构示意图，以下结合附图对本实施例提供的并串转换电路版图作进一步详细说明，具体如下：
参考图8和图9，并串转换电路版图，包括：
并行支路版图401，用于形成并行支路，以及形成与并行支路连接的选择单元。
驱动单元版图402，用于形成驱动单元。
其中，每一并行支路版图401和驱动单元版图402设置在不同版图层中，且多个并行支路版图401所在的版图层基于驱动单元版图402所在的版图层对称设置，连接并行支路版图401和驱动单元版图402的串行导线基于驱动单元版图所在的版图层对称设置。通过将并行支路版图401所在版图层基于驱动单元版图402所在的版图层对称设置，实现并行输入与串行输出的延迟保持一致。
通过节省并行支路的数量，节省了部分并行支路版图401所占用的版图面积，从而减小并串转换电路的版图面积，实现更大程度的集成；另外，通过节省并行支路版图401的数量，节省了设置并行支路版图401的版图层，从而减少了并串转换电路版图的版图层高。
在一个例子中，参考图8，并行支路版图401和驱动单元版图402在垂直于版图层方向的投影不重合，即并行支路版图401和驱动单元版图402沿版图层的不同方向设置。
在一个例子中，参考图9，并行支路版图401和驱动单元版图402在垂直于版图层方向的投影部分重合，即并行支路版图401和驱动单元版图402沿版图层的同一方向设置，以进一步节省并串转换电路的版图面积。
本实施例以并串转换电路中包括两个并行支路401或四个并行支路401为例，进行具体并串转换电路版图的说明，具体如下：
参考图8和图9，驱动单元版图402设置在并串转换电路的中间版图层位置，由于需要各个并行输入与串行输出的延迟保持一致，即设置在驱动单元版图402两侧且与驱动单元版图402所在版图层距离相等的并行支路版图401对称设置，且在垂直于版图层延伸方向上，对称设置的两个并行支路版图401在版图层上的投影相重合，以实现并行支路版图401与驱动单元版图402连接的串行导线的长度相等。
参考图10和图11，驱动单元版图402设置在并串转换电路的中间版图层位置，由于需要各个并行输入与串行输出的延迟保持一致，设置在驱动单元版图402同侧的并行支路版图401在版图层中串行导线的长度随着并行支路版图401所在版图层与驱动单元版图402所在版图层的距离增大而逐渐减小，以满足设置在驱动单元版图401同侧的并串转换电路401与驱动单元版图402连接的串行导线的长度相等，设置在驱动单元版图402两侧且与驱动单元版图402所在版图层距离相等的并行支路版图401对称设置，且在垂直于版图层延伸方向上，对称设置的两个并行支路版图401在版图层上的投影相重合，以实现对称设置的并行支路版图401与驱动单元版图402连接的串行导线的长度相等。
需要说明的是，当并串转换电路中并行支路401的数量大于4，其版图基于图10和图11所示版图进行构建，以满足所有并串转换电路401与驱动单元版图402连接的串行导线的长度相等。
需要说明的是，以上并串转换电路版图的描述，与上述并串转换电路实施例的描述是类似的，具有同并串转换电路实施例相似的有益效果，因此不做赘述。对于本公开实施例并串转换电路版图中未披露的技术细节，请参照本公开实施例中并串转换电路的描述而理解。
本公开又一实施例提供一种存储器，存储器采用上述实施例的并串转换电路，或存储器的版图架构采用上述并串转换电路版图构建。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR2内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR3内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR4内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR5内存规格。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (15)

1.一种并串转换电路，其特征在于，包括：
多个并行支路，每一所述并行支路都包括：第一输入端、第二输入端、控制端和输出端；
其中，所述第一输入端用于接收高电平信号、所述第二输入端用于接收低电平信号、所述控制端连接选择单元，所述输出端连接串行导线；
所述选择单元用于接收选择信号和至少两路支路信号，被配置为，基于所述选择信号，选择一路所述支路信号传输至所述并行支路中；
所述串行导线用于将多个所述并行支路输出的信号组织成串行信号；
驱动单元，连接所述串行导线，用于增强所述串行导线的驱动能力，所述驱动单元的输出端用于输出所述串行信号。
2.根据权利要求1所述的并串转换电路，其特征在于，所述选择单元包括：多路选择器和选择子单元；
所述多路选择器用于接收至少两路所述支路信号，并连接所述选择子单元；
所述选择子单元用于接收选择命令，并基于所述选择命令生成所述选择信号；
所述多路选择器被配置为，基于所述选择信号，选择一路所述支路信号通过所述控制端传输至所述并行支路中。
3.根据权利要求2所述的并串转换电路，其特征在于，所述多路选择器仅接收两路所述支路信号，所述选择命令为内部时钟信号。
4.根据权利要求3所述的并串转换电路，其特征在于，所述选择信号的周期为所述内部时钟信号周期的n倍，且所述n为多个所述并行支路的支路数。
5.根据权利要求3所述的并串转换电路，其特征在于，同一所述选择单元所接收的所述选择信号和所述支路信号中，至多一者为连续信号。
6.根据权利要求3所述的并串转换电路，其特征在于，多个所述并行支路所连接的选择单元所接收的所述选择信号中，高电平数据交替分布。
7.根据权利要求3所述的并串转换电路，其特征在于，多个所述并行支路所连接的选择单元所接收的所述选择信号中，高电平数据具有重叠部分。
8.根据权利要求1所述的并串转换电路，其特征在于，所述并行支路包括：开关PMOS管和开关NMOS管；
所述开关PMOS管的栅极和所述开关NMOS管的栅极作为所述并行支路的控制端，用于连接所述选择单元；
所述开关PMOS管的源极和所述开关NMOS管的漏极连接所述串行导线；
所述开关PMOS管的漏极作为所述并行支路的第一输入端，用于接收所述高电平信号；
所述开关NMOS管的源极作为所述并行支路的第二输入端，用于接收所述低电平信号。
9.根据权利要求1所述的并串转换电路，其特征在于，所述驱动单元包括：两个反相器，其中，一所述反相器的输入端连接所述串行导线，输出端连接另一所述反相器的输入端，另一所述反相器的输出端用于输出所述串行信号。
10.根据权利要求9所述的并串转换电路，其特征在于，所述反相器包括：驱动PMOS管和驱动NMOS管；
所述驱动PMOS管的栅极和所述驱动NMOS管的栅极连接，所述驱动PMOS管的源极和所述驱动NMOS管的漏极连接；
所述驱动PMOS管的漏极用于接收所述高电平信号，所述驱动NMOS管的源极用于接收所述低电平信号。
11.一种并串转换电路版图，用于形成权利要求1～10中任一项所述并串转换电路，其特征在于，包括：
并行支路版图，用于形成并行支路，以及形成与所述并行支路连接的所述选择单元；
驱动单元版图，用于形成驱动单元；
其中，每一所述并行支路版图和所述驱动单元版图设置在不同版图层中，且多个所述并行支路版图所在的版图层基于所述驱动单元版图所在的版图层对称设置；
连接所述并行支路版图和所述驱动单元版图的串行导线基于所述驱动单元版图所在的版图层对称设置。
12.根据权利要求11所述的并串转换电路版图，其特征在于，所述并行支路版图和所述驱动单元版图在垂直于所述版图层方向的投影部分重合。
13.根据权利要求11所述的并串转换电路版图，其特征在于，所述并行支路版图和所述驱动单元版图在垂直于所述版图层方向的投影不重合。
14.一种存储器，其特征在于，所述存储器中应用权利要求1～10中任一项所述并串转换电路。
15.一种存储器，其特征在于，所述存储器的版图架构采用权利要求11～13中任一项所述的并串转换电路版图。
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