CN116454070B - 半导体测试结构和半导体器件 - Google Patents

Abstract

本申请涉及一种半导体测试结构和半导体器件，该半导体测试结构包括：基底；第一测试层，设置在基底上；第一测试层包括彼此间隔设置的多个第一测试条，相邻两个第一测试条之间暴露出基底；第二测试层，设置在第一测试层和暴露出的基底上；第二测试层包括彼此间隔设置的多个第二测试条，每个第二测试条在基底上的正投影与至少一个第一测试条在基底上的正投影部分重合。通过测试第二测试条叠加在第一测试条上形成的重合区域和非重合区域的图案尺寸，可以分别推得晶圆上实际对多晶硅栅极线和多晶硅栅极线间隔刻蚀形成的图案尺寸，从而能够反映多晶硅栅极线刻蚀工艺形成的实际图案尺寸。

Description

半导体测试结构和半导体器件

技术领域

本申请涉及半导体制造技术领域，特别是涉及一种半导体测试结构和半导体器件。

背景技术

在半导体制造过程中，通过光刻腐蚀工艺，光掩模设计的图案能够转移至晶圆上，从而在晶圆上形成相应图案化的材料层。当特定的图案化材料层的图形宽度对电子元件性能有重大影响时，该图形宽度的尺寸误差需要严格控制。通常在晶圆的测试区域上形成能够反应材料层图案尺寸的关键尺寸测试条（英文：Critical Dimension bar，简称：CDbar），以此监测晶圆实际的图案化材料层的图形宽度。

在工艺节点演进到55或40纳米以及更小的尺寸时，由于光刻腐蚀工艺的精度限制，需要新增一步多晶硅栅极线刻蚀工艺，才能将多晶硅栅极线断开。

然而，在监测多晶硅刻蚀工艺形成的图案尺寸时，现有技术中设计的CD bar往往不能反映实际的图案尺寸。

发明内容

基于此，有必要针对现有技术中的技术问题，提供一种能够反映多晶硅栅极线刻蚀工艺形成的实际图案尺寸的半导体测试结构和半导体器件。

为了实现上述目的，一方面，本申请提供了一种半导体测试结构。

一种半导体测试结构，所述半导体测试结构包括：

基底；

第一测试层，设置在所述基底上；所述第一测试层包括彼此间隔设置的多个第一测试条，相邻两个所述第一测试条之间暴露出所述基底；

第二测试层，设置在所述第一测试层和暴露出的所述基底上；所述第二测试层包括彼此间隔设置的多个第二测试条，每个所述第二测试条在所述基底上的正投影与至少一个所述第一测试条在所述基底上的正投影部分重合。

在其中一个实施例中，所述基底包括第一测试区和第二测试区，所述第一测试区内的每个所述第一测试条沿第一方向延伸，所述第二测试区内的每个所述第一测试条沿第二方向延伸，所述第一方向与所述第二方向相交。

在其中一个实施例中，所述第一测试区内的两个相邻的所述第一测试条之间的距离、以及所述第二测试区内的两个相邻的所述第一测试条之间的距离为第一关键尺寸。

在其中一个实施例中，所述第一测试区内的每个所述第二测试条沿第三方向延伸，所述第三方向与所述第一方向相交；所述第二测试区内的每个所述第二测试条沿第四方向延伸，所述第四方向与所述第二方向相交。

在其中一个实施例中，所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向垂直，所述第四方向与所述第二方向垂直。

在其中一个实施例中，所述第一测试区包括第一子测试区和第二子测试区，所述第二测试区包括第三子测试区和第四子测试区，所述第一子测试区内的所述第一测试条的长度小于所述第二子测试区内的所述第一测试条的长度，所述第三子测试区内的所述第一测试条的长度小于所述第四子测试区内的所述第一测试条的长度。

在其中一个实施例中，所述第一子测试区内的所述第二测试条延伸至所述第二子测试区，所述第三子测试区内的所述第二测试条延伸至所述第四子测试区。

在其中一个实施例中，所述第二子测试区和第四子测试区均包括稀疏区和密集区，所述稀疏区内的两个相邻的所述第二测试条之间的距离大于所述密集区内的两个相邻的所述第二测试条之间的距离。

在其中一个实施例中，所述稀疏区内的所述第二测试条的长度小于所述密集区内的所述第二测试条的长度。

在其中一个实施例中，所述稀疏区内的所述第二测试条呈阵列排布，且相邻两行所述第二测试条交错排布，相邻两列所述第二测试条交错排布。

另一方面，本申请还提供了一种半导体器件。

一种半导体器件，所述半导体器件包括芯片区和测试区，所述测试区设有上述的半导体测试结构。

上述半导体测试结构和半导体器件，在基底上设置包括彼此间隔设置的多个第一测试条的第一测试层，以及在第一测试层上设置包括彼此间隔设置的多个第二测试条的第二测试层，其中，第二测试条在基底上的正投影与至少一个第一测试条在基底上的正投影部分重合。由于在已形成的多晶硅栅极线上再次进行刻蚀，以将多晶硅栅极线断开时，刻蚀区域会从一条多晶硅栅极线经过多晶硅栅极线之间的间隔延伸到另一条多晶硅栅极线，同时将至少两条多晶硅栅极线断开，这种刻蚀区域的差异对刻蚀形成的尺寸会有影响而造成误差。通过测试第二测试条叠加在第一测试条上形成的重合区域和非重合区域的图案尺寸，可以分别表征对多晶硅栅极线和多晶硅栅极线间隔刻蚀形成的图案尺寸，从而能够反映多晶硅栅极线刻蚀工艺形成的实际图案尺寸。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中多晶硅栅极线刻蚀工艺的结构示意图；

图2为图1中一个刻蚀区在铺设光阻层后的截面图；

图3为图2中材料层刻穿后的俯视图；

图4为相关技术中关键尺寸测试条的结构示意图；

图5为本申请一实施例提供的关键尺寸测试条的结构示意图；

图6为本申请一实施例提供的关键尺寸测试条的结构示意图；

图7为本申请一实施例提供的关键尺寸测试条的结构示意图；

图8为本申请一实施例提供的关键尺寸测试条的结构示意图；

图9为本申请一实施例提供的关键尺寸测试条的结构示意图；

图10为本申请一实施例提供的关键尺寸测试条的结构示意图；

图11为本申请一实施例提供的关键尺寸测试条的结构示意图；

图12为本申请一实施例提供的关键尺寸测试条的结构示意图；

图13为本申请一实施例提供的半导体器件的结构示意图。

附图标记说明：

100、硅衬底，110、多晶硅栅极线，120、刻蚀区，130、第一氧化层，140、绝缘结构，141、第二氧化层，142、氮化层，143、第三氧化层，151、有机分布层，152、底部抗反射涂层，153、光刻胶，161、一种测试条，162、另一种测试条，170、芯片，180、关键尺寸测试条，181、测试结构，182、测试层，183、测试条，184、填充层；

210、基底，220、第一测试条，230、第二测试条；

310、第一测试区，311、第一子测试区，312、第二子测试区，3121、第一稀疏区，3122、第一密集区，320、第二测试区，321、第三子测试区，322、第四子测试区，3221、第二稀疏区，3222、第二密集区；

1010、半导体器件，1020、晶方，1030、半导体测试结构。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

正如背景技术中所述，随着工艺节点不断朝着更小尺寸推进，会新增一步多晶硅栅极线刻蚀工艺，将多晶硅栅极线断开。请参阅图1，多条多晶硅栅极线110等距水平排列，一条多晶硅栅极线110包括多个刻蚀区120，将多晶硅栅极线110断开。其中，刻蚀区120的延伸方向与多晶硅栅极线110的延伸方向相互垂直。当缩短多晶硅栅极线110的间距时，受到光刻工艺的精度限制，刻蚀区120无法与多晶硅栅极线110同步形成，因此先单独形成多晶硅栅极线110，再新增一步刻蚀步骤形成刻蚀区120，将多晶硅栅极线110断开。

在实际应用中，将多晶硅栅极线断开时，先铺设光刻胶等材料层。图2为图1中一个刻蚀区在铺设光阻层后的截面图，如图2所示，多晶硅栅极线110设置在硅衬底100上，硅衬底100和多晶硅栅极线110之间还设有第一氧化层130，以形成栅氧层。多晶硅栅极线110上设有多个彼此间隔的绝缘结构140，每个绝缘结构140包括依次层叠在多晶硅栅极线110上的第二氧化层141、氮化层142和第三氧化层143。绝缘结构140和绝缘结构140之间露出的多晶硅栅极线110上还设有依次层叠的有机分布层（英文：Organic Distribution Layer，简称：ODL）151、底部抗反射涂层（英文：Bottom Anti-Reflective Coating，简称：BARC）152和光刻胶（photoresist，简称PR）153。

光刻胶等材料层铺好后，利用光刻技术刻穿刻蚀区的光刻胶等材料层，实现材料层的图案化。图3为图2中材料层刻穿后的俯视图，如图3所示，利用光刻技术依次去除刻蚀区120的光刻胶153、底部抗反射涂层152和有机分布层151，露出绝缘结构140顶部的第三氧化层143、以及绝缘结构140之间的多晶硅栅极线110。

为了监测刻蚀区图案化材料层的图形宽度，关键尺寸测试条包括两种测试条，如图3所示，一种测试条161与多晶硅栅极线110对应，另一种测试条162与刻蚀区120对应。

图4为相关技术中关键尺寸测试条的结构示意图，如图4所示，硅衬底100上形成多个彼此间隔的芯片170，每个芯片170内设有如图1所示的多条多晶硅栅极线110和多个刻蚀区120（图4中未示出），关键尺寸测试条180位于相邻两个芯片170之间。关键尺寸测试条180包括监测刻蚀区120的测试结构181。测试结构181包括两种测试层182，两种测试层182均包括多条与刻蚀区120对应的测试条183，各条测试条183彼此间隔设置，其中一种测试层182中的测试条183周围设有与多晶硅栅极线110对应的填充层184，一种测试层182中的测试条183周围没有填充层184。这样的测试结构181并不能准确反映多晶硅栅极线刻蚀工艺形成的实际图案尺寸。

基于上述原因，在一个实施例中，如图5所示，本申请提供一种半导体测试结构，该半导体测试结构包括基底210、第一测试层和第二测试层。第一测试层设置在基底210上，第一测试层包括彼此间隔设置的多个第一测试条220，相邻两个第一测试条220之间暴露出基底210。第二测试层设置在第一测试层220和暴露出的基底210上，第二测试层包括彼此间隔设置的多个第二测试条230，每个第二测试条230在基底210上的正投影与至少一个第一测试条220在基底210上的正投影部分重合。

具体地，基底210包括衬底。其中，衬底的材料可以是为单晶、多晶或非晶结构的硅，或者硅锗(SiGe)，也可以为绝缘体上硅(SOI)等。衬底上表面还包括一层氧化层。第一测试层包括多晶硅层，第二测试层包括为对第一测试层进行刻蚀的区域。第一测试条220的距离根据晶圆上的相邻两个多晶硅栅极线间距的实际要求设定。第一测试条220的线条宽度根据晶圆上的多晶硅栅极线的线条宽度的实际要求设定。

上述实施例中，在基底上设置包括彼此间隔设置的多个第一测试条的第一测试层，以及在第一测试层上设置包括彼此间隔设置的多个第二测试条的第二测试层，其中，第二测试条在基底上的正投影与至少一个第一测试条在基底上的正投影部分重合。由于在已形成的多晶硅栅极线上再次进行刻蚀，以将多晶硅栅极线断开时，刻蚀区域会从一条多晶硅栅极线经过多晶硅栅极线之间的间隔延伸到另一条多晶硅栅极线，同时将至少两条多晶硅栅极线断开，这种刻蚀区域的差异对刻蚀形成的尺寸会有影响而造成误差。通过测试第二测试条叠加在第一测试条上形成的重合区域和非重合区域的图案尺寸，可以分别表征对多晶硅栅极线和多晶硅栅极线间隔刻蚀形成的图案尺寸，从而能够反映多晶硅栅极线刻蚀工艺形成的实际图案尺寸。

在一个实施例中，如图6所示，基底包括第一测试区310和第二测试区320。第一测试区310内的每个第一测试条220沿第一方向延伸，第二测试区320内的每个第一测试条220沿第二方向延伸，第一方向与第二方向相交。

示例性地，第二方向与第一方向垂直。

具体地，第一测试区310和第二测试区320的第一测试条220的线条宽度和线条间距一致，以及第一测试条220间隔设置形成的图案结构一致。第一测试区310内的第一测试条220可以整体逆时针偏转90°或顺时针偏转90°，从而形成第二测试区320。

示例性地，第一测试区310内的第一测试条220沿上下方向延伸，第二测试区320的第一测试条220沿左右方向延伸。

本实施例中，通过第一测试区和第二测试区内对应的第一测试条的延伸方向不同，由于黄光光刻晶圆时，不同方向上的光刻会影响形成的图案尺寸，因此可以测试晶圆上实际图案中不同方向上光刻形成的尺寸。

在一个实施例中，如图7所示，第一测试区310内的两个相邻的第一测试条220之间的距离L1、以及第二测试区320内的两个相邻的第一测试条220之间的距离L2为第一关键尺寸。

具体地，相邻的第一测试条220之间的距离，即第一关键尺寸，反映晶圆实际的多晶硅栅极线之间的线条间距。

本实施例中，通过测量第一测试区的第一测试条之间的距离、以及第二测试区的第一测试条之间的距离，可以得到晶圆实际的多晶硅栅极线之间的线条间距，从而保证多晶硅栅极线的线条间距控制在一定范围之内，以免降低电子元件的品质。

在一个实施例中，如图8所示，第一测试区310内的每个第二测试条230沿第三方向延伸，第三方向与第一方向相交；第二测试区320内的每个第二测试条230沿第四方向延伸，第四方向与第二方向相交。

示例性地，第三方向与第一方向垂直，第四方向与第二方向垂直。

具体地，第一测试区310内的每个第二测试条230与每个第一测试条220相互垂直，同样地，第二测试区320内的每个第二测试条230与每个第一测试条220相互垂直。第一测试区310内第二测试条230与第一测试条220组成的图案结构与第二测试区320的图案结构相同。

示例性地，第一测试区310的第二测试条230沿左右方向延伸，第一测试区310的第一测试条220沿上下方向延伸。第二测试区320的第二测试条230沿上下方向延伸，第二测试区320的第一测试条220沿左右方向延伸。

本实施例中，通过第一测试区和第二测试区内的第二测试条与第一测试条的延伸方向保持垂直，符合实际晶圆中多晶硅栅极线刻蚀方向与多晶硅栅极线延伸方向垂直的情况，从而能够监控多晶硅栅极线刻蚀后晶圆上形成的实际图案尺寸。

在一个实施例中，如图9所示，第一测试区310包括第一子测试区311和第二子测试区312，第二测试区320包括第三子测试区321和第四子测试区322，第一子测试区311内的第一测试条220的长度小于第二子测试区312内的第一测试条220的长度，第三子测试区321内的第一测试条220的长度小于第四子测试区322内的第一测试条220的长度。

具体地，第一子测试区311的第一测试条220的长度与第三子测试区321的第一测试条220的长度相等，第二子测试区312的第一测试条220的长度与第四子测试区322的第一测试条220的长度相等。

本实施例中，通过在第一子测试区和第二子测试区、以及第三子测试区和第四子测试区设置长度不等的第一测试条，能够在反映实际图案尺寸的同时，节省关键尺寸测试条结构图的面积。

在一个实施例中，如图10所示，第一子测试区311内的第二测试条230延伸至第二子测试区312，第三子测试区321内的第二测试条230延伸至第四子测试区322。

具体地，位于第一子测试区311中心处的第二测试条230延伸至第二子测试区312的中心处，延伸至第二子测试区312的第二测试条230与第二子测试区312的第一测试条220相交。其中，第一子测试区311和第二子测试区312的中心位于同一条直线上。同样地，位于第三子测试区321中心处的第二测试条230延伸至第四子测试区322的中心处，延伸至第四子测试区322的第二测试条230与第四子测试区322的第一测试条220相交。其中，第三子测试区321和第四子测试区322的中心位于同一条直线上。

在一个实施例中，如图11所示，第二子测试区312和第四子测试区322均包括稀疏区和密集区，稀疏区内的两个相邻的第二测试条230之间的距离大于密集区内的两个相邻的第二测试条230之间的距离。

具体地，稀疏区包括第一稀疏区3121和第二稀疏区3221，密集区包括第一密集区3122和第二密集区3222。其中，第一稀疏区3121和第二稀疏区3221中两个相邻的第二测试条230的距离相等。第一密集区3122和第二密集区3222中两个相邻的第二测试条230的距离相等。

本实施例中，由于设计图案的密集程度会影响光刻后在晶圆上的实际尺寸，通过在第二子测试区和第四子测试区设置稀疏区和密集区，能够对应反映实际晶圆上稀疏区域和密集区域的图案的尺寸。

在一个实施例中，如图12所示，稀疏区内的第二测试条230的长度小于密集区内的第二测试条230的长度。

具体地，以第二子测试区内的第一稀疏区3121和第一密集区3122为例。第一稀疏区3121内的第二测试条230的长度为L3，第一密集区3122内的第二测试条230的长度为L4。其中，L3小于L4。

本实施例中，通过在稀疏区和密集区设置长度不等的第二测试条，能够对应得出多晶硅栅极线刻蚀不同长度时的晶圆上的实际图案尺寸。

在一个实施例中，继续参考图12，稀疏区内的第二测试条230呈阵列排布，且相邻两行第二测试条230交错排布，相邻两列第二测试条230交错排布。

具体地，在第一稀疏区3121的第一行中，长度为L3的第二测试条230等距排列，第二行的第一个第二测试条230与第一行的两个相邻的第二测试条230中心位于同一直线上。

本实施例中，通过在稀疏区设置交错排布的第二测试条，能够保证在不同行和不同列上的第二测试条之间留有足够间距，从而反映晶圆上稀疏区域的实际图案尺寸。

在一个实施例中，如图13所示，基于同样的发明构思，还提供了一种半导体器件，该半导体器件1010包括芯片区和测试区，测试区设有半导体测试结构1030。

具体地，芯片区包括多个阵列排布的晶方1020。其中，晶方是指从经加工完成后的晶圆上切割出来的一块具有完整功能的芯片。在多个晶方1020之间空余的区域为测试区，测试区包括多个半导体测试结构1030。进一步地，在半导体器件1010的中心和边缘处均设置了半导体测试结构1030。

在半导体制备过程中，对芯片区内的晶方1020进行多晶硅栅极线刻蚀时，同时对测试区内的半导体测试结构1030进行刻蚀。由于晶方1020表面的集成电路图案十分复杂，因此图案化后的关键尺寸不易直接测得，通过测量半导体测试结构1030上的图案尺寸，从而推出晶方1020上实际图案的关键尺寸。

本实施例中，在半导体器件上设置芯片区和测试区，通过测量测试区内的半导体测试结构的图案尺寸，能够推得芯片区内晶方的图案尺寸。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

上述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体测试结构，其特征在于，所述半导体测试结构包括：

基底；所述基底包括第一测试区和第二测试区；

第一测试层，设置在所述基底上；所述第一测试层包括彼此间隔设置的多个第一测试条，相邻两个所述第一测试条之间暴露出所述基底；

第二测试层，设置在所述第一测试层和暴露出的所述基底上；所述第二测试层包括彼此间隔设置的多个第二测试条，每个所述第二测试条在所述基底上的正投影与至少一个所述第一测试条在所述基底上的正投影部分重合；

其中，所述第一测试区内的每个所述第一测试条沿第一方向延伸，所述第一测试区内的每个所述第二测试条沿第三方向延伸；所述第二测试区内的每个所述第一测试条沿第二方向延伸，所述第二测试区内的每个所述第二测试条沿第四方向延伸，所述第一方向与所述第二方向相交，所述第三方向与所述第一方向相交，所述第四方向与所述第二方向相交；所述第一测试区包括第一子测试区和第二子测试区，所述第二测试区包括第三子测试区和第四子测试区，所述第一子测试区内的所述第一测试条的长度小于所述第二子测试区内的所述第一测试条的长度，所述第三子测试区内的所述第一测试条的长度小于所述第四子测试区内的所述第一测试条的长度。

2.根据权利要求1所述的半导体测试结构，其特征在于，所述第一测试区内的两个相邻的所述第一测试条之间的距离、以及所述第二测试区内的两个相邻的所述第一测试条之间的距离为第一关键尺寸。

3.根据权利要求1所述的半导体测试结构，其特征在于，所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向垂直，所述第四方向与所述第二方向垂直。

4.根据权利要求1所述的半导体测试结构，其特征在于，所述第一子测试区内的所述第二测试条延伸至所述第二子测试区，所述第三子测试区内的所述第二测试条延伸至所述第四子测试区。

5.根据权利要求1所述的半导体测试结构，其特征在于，所述第二子测试区和第四子测试区均包括稀疏区和密集区，所述稀疏区内的两个相邻的所述第二测试条之间的距离大于所述密集区内的两个相邻的所述第二测试条之间的距离。

6.根据权利要求5所述的半导体测试结构，其特征在于，所述稀疏区内的所述第二测试条的长度小于所述密集区内的所述第二测试条的长度。

7.根据权利要求6所述的半导体测试结构，其特征在于，所述稀疏区内的所述第二测试条呈阵列排布，且相邻两行所述第二测试条交错排布，相邻两列所述第二测试条交错排布。

8.根据权利要求1所述的半导体测试结构，其特征在于，所述第一子测试区的所述第一测试条的长度和所述第三子测试区的所述第一测试条的长度相等，所述第二子测试区的所述第一测试条的长度与所述第四子测试区的所述第一测试条的长度相等。

9.根据权利要求1所述的半导体测试结构，其特征在于，所述第一子测试区和所述第二子测试区的中心位于同一条直线上，所述第三子测试区和所述第四子测试区的中心位于同一条直线上。

10.一种半导体器件，其特征在于，所述半导体器件包括芯片区和测试区，所述测试区设有如权利要求1-9任一项所述的半导体测试结构。