CN116449904A - 一种应用于ldo的缓启动电路及ldo电路 - Google Patents

Abstract

本发明提供一种应用于LDO的缓启动电路及LDO电路，属于集成电路技术领域，包括：储能元件；反馈支路，连接于偏置电源和第一节点之间，反馈支路的控制端连接第一节点；偏置电源和接地端之间设有：充电支路、放大级支路和缓冲级支路以及开关控制电路，充电支路的控制端连接第一节点；缓冲级支路的控制端连接放大级支路的输出，缓冲级支路的输出端连接一功率调整管的栅极；开关控制电路包括：开关支路，连接于第二节点和接地端之间，第二节点连接放大级支路的控制端；控制支路，连接于偏置电源和第二节点之间，控制支路的控制端连接第一节点。有益效果：本发明在实现LDO快速上电的同时，可有效解决LDO电压上电瞬间过冲的问题。

Description

一种应用于LDO的缓启动电路及LDO电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种应用于LDO的缓启动电路及LDO电路。

背景技术

随着电子技术的不断发展，尤其是5G技术及人工智能技术的闪亮登场，手机、掌上电脑、汽车电子等便捷式智能产品对速度要求，电源在这些便捷式电子产品中发挥重要作用同时其性能、体积和成本等方面的也有了日新月异变化和提高。因此，这使得电源管理IC在强功能模块、高速、高稳定性、智能化的方面提出了更高的要求。

低压差线性稳压稳压器（low dropout regulator，LDO），使用在其饱和区域内运行的晶体管或场效应管（FET），从应用的输入电压中减去超额的电压，产生经过调节的输出电压。LDO因其具有低噪声、低功耗以及结构简单等优点被广泛应用于便捷式电子产品中。

为了满足不同负载需求，现有的LDO在不断涌现出新问题。例如，为了满足某些负载响应速度需要，LDO电源需要快速上电，然而在快速上电过程中，可能会产生上电瞬间电流过冲问题，该过冲电流会影响负载上电瞬间功能判断，甚至有可能会使芯片失效。因此，针对上述问题，本发明提出一种应用于LDO的缓启动电路及LDO电路，以满足实际应用需求。

发明内容

为了解决以上技术问题，本发明提供了一种应用于LDO的缓启动电路及LDO电路，既能实现LDO快速上电又能避免过冲问题。

本发明所解决的技术问题可以采用以下技术方案实现：一种应用于LDO的缓启动电路，包括：一功率调整管，所述功率调整管的源极和漏极连接于一输入端和一输出端之间；一储能元件，连接于一第一节点和接地端之间；一反馈支路，连接于一偏置电源和所述第一节点之间，所述反馈支路的控制端连接所述第一节点，形成一正反馈环路；所述偏置电源和所述接地端之间设有：一充电支路，所述充电支路的控制端连接所述第一节点，用以控制所述充电支路对所述储能元件充电；一放大级支路和一缓冲级支路，所述缓冲级支路的控制端连接所述放大级支路的输出，所述缓冲级支路的输出端连接一功率调整管的栅极；一开关控制电路，包括：一开关支路，连接于一第二节点和所述接地端之间，所述第二节点连接所述放大级支路的控制端，用以控制所述放大级支路开启或关闭；一控制支路，连接于所述偏置电源和所述第二节点之间，所述控制支路的控制端连接所述第一节点，用以根据所述第一节点的电压控制所述控制支路的通断，进而控制所述第二节点的电压。

优选地，所述反馈支路包括：一第一PMOS管（PM1），所述第一PMOS管（PM1）的源极接所述偏置电源，所述第一PMOS管（PM1）的栅极连接所述第一节点，所述第一PMOS管（PM1）的漏极连接一第一反相器（INV1）的输入端；一第二PMOS管（PM2），所述第二PMOS管（PM2）的源极接所述偏置电源，所述第二PMOS管（PM2）的栅极连接一第二反相器（INV2）的输出端，所述第二反相器（INV2）的输入端连接所述第一反相器（INV1）的输出端，所述第二PMOS管（PM2）的漏极连接所述第一节点；一电流比较电路，用以将流经第一PMOS管（PM1）的电流与一电流镜电路产生的参考电流进行比较，将比较结果输出至所述第一反相器（INV1）的输入端。

优选地，所述电流镜电路包括：一第一NMOS管（NM1），所述第一NMOS管（NM1）的栅极连接一第一偏置电压，所述第一NMOS管（NM1）的漏极连接所述第一PMOS管（PM1）的漏极；一第二NMOS管（NM2），所述第二NMOS管（NM2）的栅极连接一第二偏置电压，所述第二NMOS管（NM2）的漏极连接所述第一NMOS管（NM1）的源极，所述第二NMOS管（NM2）的源极接地。

优选地，所述充电支路包括：一第一晶体管（Q1），所述第一晶体管（Q1）的基极连接所述第一节点，所述第一晶体管（Q1）的集电极接地；第三PMOS管（PM3），所述第三PMOS管（PM3）的源极连接所述偏置电源，所述第三PMOS管（PM3）的栅极连接一第三偏置电压，所述第三PMOS管（PM3）的漏极连接所述第一晶体管（Q1）的发射极。

优选地，所述第三PMOS管（PM3）包括一个或一个以上，一个或一个以上的所述第三PMOS管可通断地连接于所述偏置电源和所述第一晶体管的发射极之间。

优选地，所述开关控制电路包括：一第三NMOS管（NM3），所述第三NMOS管（NM3）的栅极连接一使能信号，所述第三NMOS管（NM3）的漏极连接所述第二节点，所述第三NMOS管（NM3）的源极接地；一第五PMOS管（PM5），所述第五PMOS管（PM5）的栅极连接所述第一节点，所述第五PMOS管（PM5）的漏极连接所述第二节点；一第四PMOS管（PM4），所述第四PMOS管（PM4）的栅极连接一第四偏置电压，所述第四PMOS管（PM4）的源极连接所述偏置电源，所述第四PMOS管（PM4）的漏极连接所述第五PMOS管（PM5）的源极。

优选地，所述放大级支路包括：一第四NMOS管（NM4），所述第四NMOS管（NM4）的栅极分别连接一误差放大器输出电压EA_OUT和所述第五PMOS管（PM5）的漏极，所述第四NMOS管（NM4）的源极接地；一第六PMOS管（PM6），所述第六PMOS管（PM6）的栅极连接所述第四偏置电压，所述第六PMOS管（PM6）的源极连接所述偏置电源，所述第六PMOS管（PM6）的漏极连接所述第四NMOS管（NM4）的漏极，用以为所述第四NMOS管（NM4）提供驱动电流。

优选地，所述缓冲级支路包括：一第七PMOS管（PM7），所述第七PMOS管（PM7）的栅极连接所述第六PMOS管（PM6）的漏极，所述第七PMOS管（PM7）的漏极通过一第一电阻连接所述接地端，所述第七PMOS管（PM7）的源极连接所述功率调整管的栅极；一第八PMOS管（PM8），所述第八PMOS管（PM8）的栅极连接一第五偏置电压，所述第八PMOS管（PM8）的源极连接所述偏置电源，所述第八PMOS管（PM8）的漏极连接所述第七PMOS管（PM7）的源极。

优选地，所述储能元件为一电容。

本发明还提供一种LDO电路，包括如上述的缓启动电路。

本发明技术方案的优点或有益效果在于：本发明利用充电支路为储能元件充电，在LDO电路启动前，第一节点为低电位，储能元件开始充电，同时缓启动电路开始工作，抑制LDO反馈环路的启动；随着LDO缓慢启动，储能元件被充满电，第一节点变为高电位，缓启动电路关闭，自动切断缓启动电路对反馈环路的控制作用，不再影响反馈环路正常工作，在实现LDO快速上电的同时，可有效解决LDO电压上电瞬间过冲的问题；并且其电路结构简单，芯片占用面积小，成本较低。

附图说明

图1为本发明较佳实施例中，应用于LDO的缓启动电路的电路结构示意图；

图2为本发明较佳实施例中，LDO电路的电路示意图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。本发明并不限定于该实施方式，只要符合本发明的主旨，则其他实施方式也可以属于本发明的范畴。

本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种应用于LDO的缓启动电路及LDO电路，属于集成电路技术领域，如图1所示，包括：一功率调整管，功率调整管的源极和漏极连接于一输入端VIN和一输出端VOUT之间；一储能元件，连接于一第一节点A和接地端之间；一反馈支路，连接于一偏置电源和第一节点A之间，反馈支路的控制端连接第一节点A，形成一正反馈环路，用于加速第一节点A的电压提高；偏置电源和接地端之间设有：一充电支路，充电支路的控制端连接第一节点A，用以控制充电支路对储能元件充电；一放大级支路和一缓冲级支路，缓冲级支路的控制端连接放大级支路的输出，缓冲级支路的输出端连接一功率调整管的栅极，以抑制功率调整管快速开启；一开关控制电路，包括：一开关支路，连接于一第二节点B和接地端之间，第二节点B连接放大级支路的控制端，用以控制放大级支路开启或关闭；一控制支路，连接于偏置电源和第二节点B之间，控制支路的控制端连接第一节点A，用以根据第一节点A的电压控制控制支路的通断，进而控制第二节点B的电压。

具体的，在本实施例中，本发明利用充电支路为储能元件充电，在LDO电路启动前，第一节点A为低电位，储能元件开始充电，同时缓启动电路开始工作，抑制LDO反馈环路的启动；随着LDO缓慢启动，储能元件被充满电，第一节点A变为高电位，缓启动电路关闭，自动切断缓启动电路对反馈环路的控制作用，不再影响反馈环路正常工作，在实现LDO快速上电的同时，可有效解决LDO电压上电瞬间过冲的问题。

作为优选的实施方式，其中，反馈支路包括：一第一PMOS管PM1，第一PMOS管PM1的源极接偏置电源，第一PMOS管PM1的栅极连接第一节点A，第一PMOS管PM1的漏极连接一第一反相器INV1的输入端；一第二PMOS管PM2，第二PMOS管PM2的源极接偏置电源，第二PMOS管PM2的栅极连接一第二反相器INV2的输出端，第二反相器INV2的输入端连接第一反相器INV1的输出端，第二PMOS管PM2的漏极连接第一节点A；一电流比较电路，用以将流经第一PMOS管PM1的电流与一电流镜电路产生的参考电流进行比较，将比较结果输出至第一反相器INV1的输入端。

作为优选的实施方式，其中，电流镜电路包括：一第一NMOS管NM1，第一NMOS管NM1的栅极连接一第一偏置电压，第一NMOS管NM1的漏极连接第一PMOS管PM1的漏极；一第二NMOS管NM2，第二NMOS管NM2的栅极连接一第二偏置电压，第二NMOS管NM2的漏极连接第一NMOS管NM1的源极，第二NMOS管NM2的源极接地。

具体的，在本实施例中，第一NMOS管NM1和第二NMOS管NM2形成Cascode电流镜，用以产生精确电流作为参考电流，以将流经第一PMOS管PM1的电流与该参考电流进行比较，进而决定输入第一反相器INV1的输入端电平的高低，然后通过第二PMOS管PM2和第五PMOS管PM5最终控制缓启动电路的开启和关闭。

作为优选的实施方式，其中，充电支路包括：一第一晶体管Q1，第一晶体管Q1的基极连接第一节点A，第一晶体管Q1的集电极接地；第三PMOS管PM3，第三PMOS管PM3的源极连接偏置电源，第三PMOS管PM3的栅极连接一第三偏置电压，第三PMOS管PM3的漏极连接第一晶体管Q1的发射极。

作为优选的实施方式，其中，第三PMOS管PM3包括一个或一个以上，一个或一个以上的所述第三PMOS管可通断地连接于所述偏置电源和所述第一晶体管的发射极之间。

具体的，通过调整第三PMOS管PM3的数量，以调节充电支路对储能元件的充电时长，进而控制LDO的启动时长。

在本实施例中，第三PMOS管PM3可以设置一个，也可以设置多个，多个第三PMOS管PM3之间串联或者并联设置。本发明实施例通过调整第三PMOS管PM3的数量，来调节第一晶体管Q1的基极给第一电容C1充电时的充电电流，实现电容充电时长的调节，进而达到控制LDO启动时长，来匹配不同启动时长的LDO电路。

进一步的，多个第三PMOS管PM3之间串联设置时，流过多个第三PMOS管PM3的电流减小，因此，增加第三PMOS管PM3的数量，可实现LDO启动时长的增加；第三PMOS管PM3的数量减少，对应的LDO启动时长减小。

进一步的，多个第三PMOS管PM3之间并联设置时，流过多个第三PMOS管PM3的电流增加，通过增加第三PMOS管PM3的数量，实现LDO启动时长的减小；通过减少第三PMOS管PM3的数量，实现LDO启动时长的增加。

作为优选的实施方式，其中，开关控制电路包括：一第三NMOS管NM3，第三NMOS管NM3的栅极连接一使能信号EN_L，第三NMOS管NM3的漏极连接第二节点B，第三NMOS管NM3的源极接地；一第五PMOS管PM5，第五PMOS管PM5的栅极连接第一节点A，第五PMOS管PM5的漏极连接第二节点B；一第四PMOS管PM4，第四PMOS管PM4的栅极连接一第四偏置电压，第四PMOS管PM4的源极连接偏置电源，第四PMOS管PM4的漏极连接第五PMOS管PM5的源极。

作为优选的实施方式，其中，放大级支路包括：一第四NMOS管NM4，第四NMOS管NM4的栅极分别连接一误差放大器输出电压和第五PMOS管PM5的漏极，第四NMOS管NM4的源极接地；一第六PMOS管PM6，第六PMOS管PM6的栅极连接第四偏置电压，第六PMOS管PM6的源极连接偏置电源，第六PMOS管PM6的漏极连接第四NMOS管NM4的漏极，用以为第四NMOS管NM4提供驱动电流。

作为优选的实施方式，其中，缓冲级支路包括：一第七PMOS管PM7，第七PMOS管PM7的栅极连接第六PMOS管PM6的漏极，第七PMOS管PM7的漏极通过一第一电阻R1连接接地端，第七PMOS管PM7的源极连接功率调整管的栅极；一第八PMOS管PM8，第八PMOS管PM8的栅极连接一第五偏置电压，第八PMOS管PM8的源极连接偏置电源，第八PMOS管PM8的漏极连接第七PMOS管PM7的源极。

进一步的，上述第三PMOS管PM4、第四PMOS管PM4、第六PMOS管PM6、以及第八PMOS管PM8分别作为各支路电流源，提供驱动电流。

于上述较佳的实施例中，偏置电源是外部输入电压源，用以提供偏置电压VBIAS，为电路工作提供静态电压，偏置电压VBIAS在一定的电压范围内变化；进一步的，外部输入电压源经偏置电路再产生固定的偏置电压，即第一偏置电压VBAIS_1、第二偏置电压VBAIS_2、第三偏置电压VBAIS_3、第四偏置电压VBAIS_4、第五偏置电压VBAIS_5，这5个偏置电压的电压值不同，且固定不变。

作为优选的实施方式，其中，储能元件为一第一电容C1。

于上述较佳的实施例中，功率调整管为第五NMOS管NM5，第五NMOS管NM5的栅极连接第七PMOS管PM7的源极，第五NMOS管NM5的漏极连接输入端VIN，第五NMOS管NM5的源极连接输出端VOUT。

进一步的，本发明技术方案的缓启动电路的工作原理如下：首先，LDO电路在未启动前，各节点电压都为低电压；当LDO电路启动时，偏置电压VBAIS为高电位，第一偏置电压VBAIS_1、第二偏置电压VBAIS_2、第三偏置电压VBAIS_3、第四偏置电压VBAIS_4、第五偏置电压VBAIS_5开始建立，对应的第一NMOS管NM1、第二NMOS管NM2、第三PMOS管PM3、第四PMOS管PM4、第六PMOS管PM6、以及第八PMOS管PM8开启。

此时，由于第一晶体管Q1的基极为低电位，发射极为高电位，第一晶体管Q1处于导通状态，其基极电流开始给第一电容C1充电，经过一段时间后，第一电容C1被充满电，第一晶体管Q1的基极电位变为高，即第一节点A处的电压从低电位逐渐变高；其中，第一PMOS管PM1、第一反相器INV1、第二反相器INV2、以及第二PMOS管PM2共同组成了正反馈环路，第一PMOS管PM1也处于导通状态，第一反相器INV1的输入端变为高电位，经过第一反相器INV1和第二反相器INV2后输出高电平至第二PMOS管PM2的栅极，第二PMOS管PM2截止，对第一晶体管Q1基极电位变高有加速作用。

进一步的，当第一节点A处的电压变为高电平后，第五PMOS管PM5因栅极电位变高而截止，切断了对LDO环路控制的影响。

第五PMOS管PM5开启后会抑制第四NMOS管NM4的栅极电位变低，从而使得第四NMOS管NM4的栅极电位被拉高，第四NMOS管NM4的漏极电位变低，然后经缓冲级电路输出到第五NMOS管NM5的栅极，缓冲级的输出电位也变低，即第五NMOS管NM5的栅极电位变低，因此VOUT变低，流过第五NMOS管NM5的电流变小，输出端瞬间过冲电流因此而变小，最终起到减小电流的缓冲作用，抑制其快速开启，从而解决LDO电压上电瞬间过冲的问题。

LDO启动后，缓启动电路均处于关闭状态。

进一步的，在使能信号EN_L为低电平时，使能第三NMOS管NM3，第三NMOS管NM3导通后，会拉低第四NMOS管NM4的栅极电位，使第四NMOS管NM4截止，LDO电路控制环路不工作，进而减小静态电流。通过第三NMOS管NM3能够有效控制放大器NM4的开启和关闭。

综上，本发明实施例利用第一晶体管Q1的基极电流给第一电容C1充电，LDO电路启动前，基极电位为低电平，第一电容C1开始充电。同时，缓启动电路开始工作，抑制LDO反馈环路的启动。随着LDO缓慢启动，第一电容C1被充满电，第一晶体管Q1的基极电位变为高电平，缓启动电路关闭，自动切断缓启动电路对反馈环路的控制作用，不再影响反馈环路正常工作。

本发明还提供一种LDO电路，包括如上述的缓启动电路。

具体的，如图2所示，LDO电路包括6个端口，具体包括输入端、输出端、偏置电压端、使能端、反馈端、接地端口；其中，输入端连接一输入电压VIN，并通过一输入电容连接接地端；使能端连接一使能信号，用于进行使能控制；偏置电压端连接一偏置电源，并通过一偏置电容/>连接接地端，偏置电源用于为LDO提供一偏置电压VBIAS；接地端口接地；输出端用以输出一输出电压VOUT，并通过一输出电容/>连接接地端；反馈端用以接收来自分压电路的反馈信号，分压电路连接于输出端和接地端之间，具体包括第二电阻R2、第三电阻R3，反馈端连接第二电阻R2和第三电阻R3的连接处。

采用上述技术方案具有如下优点或有益效果：本发明利用充电支路为储能元件充电，在LDO电路启动前，第一节点为低电位，储能元件开始充电，同时缓启动电路开始工作，抑制LDO反馈环路的启动；随着LDO缓慢启动，储能元件被充满电，第一节点变为高电位，缓启动电路关闭，自动切断缓启动电路对反馈环路的控制作用，不再影响反馈环路正常工作，在实现LDO快速上电的同时，可有效解决LDO电压上电瞬间过冲的问题；并且其电路结构简单，芯片占用面积小，成本较低。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种应用于LDO的缓启动电路，其特征在于，包括：一功率调整管，所述功率调整管的源极和漏极连接于一输入端和一输出端之间；一储能元件，连接于一第一节点和接地端之间；一反馈支路，连接于一偏置电源和所述第一节点之间，所述反馈支路的控制端连接所述第一节点，形成一正反馈环路；所述偏置电源和所述接地端之间设有：一充电支路，所述充电支路的控制端连接所述第一节点，用以控制所述充电支路对所述储能元件充电；一放大级支路和一缓冲级支路，所述缓冲级支路的控制端连接所述放大级支路的输出，所述缓冲级支路的输出端连接一功率调整管的栅极；一开关控制电路，包括：一开关支路，连接于一第二节点和所述接地端之间，所述第二节点连接所述放大级支路的控制端，用以控制所述放大级支路开启或关闭；一控制支路，连接于所述偏置电源和所述第二节点之间，所述控制支路的控制端连接所述第一节点，用以根据所述第一节点的电压控制所述控制支路的通断，进而控制所述第二节点的电压。

2.根据权利要求1所述的缓启动电路，其特征在于，所述反馈支路包括：一第一PMOS管，所述第一PMOS管的源极接所述偏置电源，所述第一PMOS管的栅极连接所述第一节点，所述第一PMOS管的漏极连接一第一反相器的输入端；一第二PMOS管，所述第二PMOS管的源极接所述偏置电源，所述第二PMOS管的栅极连接一第二反相器的输出端，所述第二反相器的输入端连接所述第一反相器的输出端，所述第二PMOS管的漏极连接所述第一节点；一电流比较电路，用以将流经第一PMOS管的电流与一电流镜电路产生的参考电流进行比较，将比较结果输出至所述第一反相器的输入端。

3.根据权利要求2所述的缓启动电路，其特征在于，所述电流镜电路包括：一第一NMOS管，所述第一NMOS管的栅极连接一第一偏置电压，所述第一NMOS管的漏极连接所述第一PMOS管的漏极；一第二NMOS管，所述第二NMOS管的栅极连接一第二偏置电压，所述第二NMOS管的漏极连接所述第一NMOS管的源极，所述第二NMOS管的源极接地。

4.根据权利要求1所述的缓启动电路，其特征在于，所述充电支路包括：一第一晶体管，所述第一晶体管的基极连接所述第一节点，所述第一晶体管的集电极接地；第三PMOS管，所述第三PMOS管的源极连接所述偏置电源，所述第三PMOS管的栅极连接一第三偏置电压，所述第三PMOS管的漏极连接所述第一晶体管的发射极。

5.根据权利要求4所述的缓启动电路，其特征在于，所述第三PMOS管包括一个或一个以上，一个或一个以上的所述第三PMOS管可通断地连接于所述偏置电源和所述第一晶体管的发射极之间。

6.根据权利要求1所述的缓启动电路，其特征在于，所述开关控制电路包括：一第三NMOS管，所述第三NMOS管的栅极连接一使能信号，所述第三NMOS管的漏极连接所述第二节点，所述第三NMOS管的源极接地；一第五PMOS管，所述第五PMOS管的栅极连接所述第一节点，所述第五PMOS管的漏极连接所述第二节点；一第四PMOS管，所述第四PMOS管的栅极连接一第四偏置电压，所述第四PMOS管的源极连接所述偏置电源，所述第四PMOS管的漏极连接所述第五PMOS管的源极。

7.根据权利要求6所述的缓启动电路，其特征在于，所述放大级支路包括：一第四NMOS管，所述第四NMOS管的栅极分别连接一误差放大器输出电压和所述第五PMOS管的漏极，所述第四NMOS管的源极接地；一第六PMOS管，所述第六PMOS管的栅极连接所述第四偏置电压，所述第六PMOS管的源极连接所述偏置电源，所述第六PMOS管的漏极连接所述第四NMOS管的漏极，用以为所述第四NMOS管提供驱动电流。

8.根据权利要求7所述的缓启动电路，其特征在于，所述缓冲级支路包括：一第七PMOS管，所述第七PMOS管的栅极连接所述第六PMOS管的漏极，所述第七PMOS管的漏极通过一第一电阻连接所述接地端，所述第七PMOS管的源极连接所述功率调整管的栅极；一第八PMOS管，所述第八PMOS管的栅极连接一第五偏置电压，所述第八PMOS管的源极连接所述偏置电源，所述第八PMOS管的漏极连接所述第七PMOS管的源极。

9.根据权利要求1所述的缓启动电路，其特征在于，所述储能元件为一电容。

10.一种LDO电路，其特征在于，包括如权利要求1-9任意一项所述的缓启动电路。