CN116417515A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中，所述半导体结构包括：衬底；位于所述衬底上的栅极以及第一介质层，所述栅极的顶部表面高于所述第一介质层的顶部表面；位于所述第一介质层上的隔离层，所述隔离层顶部表面高于所述栅极顶部表面；位于所述栅极上的栅极连接结构；位于所述栅极两侧衬底内的源漏区、以及位于所述源漏区上的电连接结构。所述半导体结构在减少半导体器件的漏电现象的同时，抑制了栅极与源漏区的电容升高，从而提升了半导体器件的电学性能。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，集成电路包含的元器件数量越来越多，集成电路内部的电路密度越来越大，在制备高密度的集成电路的同时，提高半导体器件的可靠性是重要的研究方向。其中，在MOS晶体管器件中，器件包括的栅极与源漏之间的漏电现象是制约器件可靠性的重要因素。
在目前的技术中，通过在半导体器件的栅极与源漏之间形成较厚的绝缘隔离层，从而使栅极与源漏之间被隔离层电隔离，减少了栅极与源漏之间的漏电。
然而，现有的半导体器件结构中，栅极与源漏之间的绝缘隔离层虽然减少了半导体器件的漏电现象，但大量隔离层的存在使栅极与源漏区的电容大幅升高，从而降低了半导体器件的电学性能。
发明内容
本发明解决的技术问题是，提供一种半导体结构及其制备方法，在减少半导体器件的漏电现象的同时，抑制了栅极与源漏区的电容升高，从而提升了半导体器件的电学性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的栅极以及第一介质层，所述栅极的顶部表面高于所述第一介质层的顶部表面；位于所述第一介质层上的隔离层，所述隔离层顶部表面高于所述栅极顶部表面；位于所述栅极上的栅极连接结构；位于所述栅极两侧衬底内的源漏区、以及位于所述源漏区上的电连接结构。
可选的，所述隔离层包括位于栅极表面和第一介质层表面的第一隔离层、以及位于第一隔离层表面的第二隔离层。
可选的，所述第一隔离层垂直于栅极侧壁表面的厚度小于栅极顶部表面到所述第一介质层顶部表面的距离。
可选的，所述第一隔离层的介电常数小于第二隔离层的介电常数。
可选的，所述第一隔离层的构成材料与第二隔离层的构成材料不同。
可选的，所述第一隔离层的材料包括氮化硅。
可选的，所述第二隔离层的材料包括二氧化硅。
可选的，所述第一隔离层顶部表面高于所述栅极顶部表面。
可选的，所述第一隔离层顶部表面到所述栅极顶部表面的距离范围包括3纳米～20纳米。
可选的，所述第一隔离层垂直于栅极侧壁表面的厚度大于3纳米。
可选的，所述隔离层为单层结构。
可选的，所述隔离层的材料包括氮化硅。
可选的，所述半导体结构还包括：位于所述隔离层上的第二介质层。
可选的，所述栅极连接结构位于所述隔离层以及第二介质层内；所述电连接结构位于所述第一介质层、隔离层、以及第二介质层内。
可选的，所述半导体结构还包括：位于所述源漏区与所述电连接结构之间的接触层。
可选的，所述半导体结构还包括：位于所述栅极侧壁表面的侧墙以及栅介质层。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；形成位于衬底上的初始第一介质层、位于初始第一介质层内的栅极、以及分别位于栅极两侧衬底内的源漏区；去除部分初始第一介质层，形成第一介质层，所述栅极的顶部表面高于所述第一介质层的顶部表面；在所述栅极以及所述第一介质层上形成隔离层，所述隔离层顶部表面高于所述栅极顶部表面；在所述隔离层内和第一介质层内形成位于栅极表面的栅极连接结构、以及位于所述源漏区上的电连接结构。
可选的，所述隔离层的形成方法包括：在所述栅极以及所述第一介质层上形成初始隔离层；对所述初始隔离层进行平坦化处理，形成所述隔离层。
可选的，所述初始隔离层包括第一初始隔离层以及位于第一初始隔离层上的第二初始隔离层；所述第一初始隔离层的厚度小于栅极顶部表面到所述第一介质层顶部表面的距离。
可选的，所述初始隔离层为单层结构，且所述初始隔离层的厚度大于或小于栅极顶部表面到所述第一介质层顶部表面的距离。
可选的，去除部分初始第一介质层的工艺包括干法蚀刻工艺或湿法蚀刻工艺。
可选的，所述干法蚀刻工艺包括SiCoNi工艺或Certas工艺。
可选的，所述湿法蚀刻工艺中采用的蚀刻液包括氢氟酸稀释液。
可选的，形成所述初始第一介质层、栅极、以及源漏区的方法包括：在所述衬底上形成伪栅；在所述伪栅两侧的衬底内形成源漏区；在形成所述源漏区后，在所述衬底上形成初始第一材料层，所述初始第一材料层暴露出所述伪栅；去除所述伪栅，在所述初始第一材料层内形成栅开口；在所述栅开口内形成初始栅极；对所述初始第一材料层以及初始栅极进行平坦化，形成初始第一介质层以及栅极。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构中，所述栅极的顶部表面高于所述第一介质层的顶部表面，位于所述第一介质层上的隔离层顶部表面高于所述栅极顶部表面，从而使所述栅极连接结构与所述栅极的接触界面低于所述隔离层的顶部表面。由于所述隔离层完全覆盖所述接触界面，从而有效减少了所述栅极、栅极连接结构以及位于所述源漏区上的电连接结构之间的漏电现象。同时，由于针对性地在所述栅极连接结构与所述栅极的接触界面处形成覆盖所述接触界面的隔离层，从而使隔离层的覆盖范围更小，减少了所述栅极、栅极连接结构以及电连接结构之间的区域内的隔离层占比，抑制了栅极、栅极连接结构、源漏区、电连接结构的电容升高，因此在减少半导体结构的漏电现象的同时，更好地提升了半导体器件的电学性能。
进一步，所述隔离层包括位于栅极表面的第一隔离层以及位于第一隔离层表面的第二隔离层，所述第一隔离层的材料包括氮化硅，所述第二隔离层的材料包括二氧化硅。由于第一隔离层与第二隔离层的介电常数不同，通过调整所述第一隔离层与第二隔离层的相对厚度，能够调节所述隔离层抑制漏电的效果以及抑制电容升高的效果，从而适应不同的半导体器件的性能需求，更好的提高半导体器件的电学性能。
本发明的技术方案提供的半导体结构的形成方法中，通过在所述栅极以及层间介质层上形成高于栅极的隔离层，使形成于栅极上的栅极连接结构与所述栅极的接触界面低于所述隔离层的顶部表面。由于针对性地在所述栅极连接结构与所述栅极的接触界面处形成覆盖所述接触界面的隔离层，因此在减少半导体结构的漏电现象的同时，更好地提升了半导体器件的电学性能。此外，本半导体结构制备方法通过去除部分初始第一介质层，形成低于所述栅极的第一介质层，从而在保留栅极高度的情况下，在所述栅极上形成隔离层，从而降低了对栅极结构的影响，提升了半导体器件的电学性能。
附图说明
图1至3为一种半导体结构形成过程的实施例的剖面结构示意图；
图4至图7是本发明一实施例的半导体结构的形成过程的剖面结构示意图；
图8是本发明另一实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的半导体器件结构中，栅极与源漏之间的绝缘隔离层虽然减少了半导体器件的漏电现象，但大量隔离层的存在使栅极与源漏区的电容大幅升高，从而降低了半导体器件的电学性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至3为一种半导体结构形成过程的实施例的剖面结构示意图。
请参考图1，提供衬底100；在所述衬底100上形成第一介质层106、位于第一介质层106内的初始栅极110、以及位于初始栅极110两侧衬底内的源漏区101。
请参考图2，去除部分初始栅极110，形成栅极102，所述栅极102的顶部表面低于所述第一介质层106的顶部表面。
请参考图3，在所述栅极102以及第一介质层106上形成隔离层105，在所述隔离层105上形成第二介质层107；在所述栅极102上形成栅极连接结构103，所述栅极连接结构103位于所述第一介质层106、隔离层105以及第二介质层107内，所述栅极连接结构103的侧壁被隔离层105覆盖；在所述源漏区101上形成电连接结构104，所述电连接结构104位于所述第一介质层106、隔离层105以及第二介质层107内，所述电连接结构104的侧壁被隔离层105覆盖；所述隔离层105的材料为绝缘材料。
由于所述栅极连接结构103的侧壁以及所述电连接结构104的侧壁均被所述隔离层105覆盖，因此减少了栅极连接结构103与电连接结构104之间的漏电现象，但由于栅极连接结构103与电连接结构104之间有大量的绝缘隔离层105的存在，使栅极102、栅极连接结构103、源漏区101以及电连接结构104中的电容大幅升高，从而降低了半导体器件的电学性能。此外，由于形成栅极102时，去除了部分初始栅极110，从而对半导体结构和性能造成了一定影响。
为解决上述技术问题，本发明的技术方案提供一种半导体结构制备方法，通过在所述第一介质层上形成高于栅极的隔离层，从而使形成于栅极上的栅极连接结构与所述栅极的接触界面低于所述隔离层的顶部表面。由于针对性地在所述栅极连接结构与所述栅极的接触界面处形成覆盖所述接触界面的隔离层，因此在减少半导体结构的漏电现象的同时，降低了所述栅极、栅极连接结构以及电连接结构之间的隔离层的占比，抑制了栅极、栅极连接结构、源漏区、电连接结构的电容升高。
图4至图7是本发明一实施例的半导体结构的形成过程的剖面结构示意图。
请参考图4，提供衬底200。
所述衬底200的材料为半导体材料。所述衬底200的构成材料包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)等。具体的，在本实施例中，所述衬底200的材料是硅。
请继续参考图4，形成位于衬底200上的初始第一介质层202、位于初始第一介质层202内的栅极210、以及分别位于栅极210两侧衬底200内的源漏区201。
本实施例中，所述栅极的材料为金属(HKMG)，所述栅极采用后栅(gate last)工艺形成。
形成所述初始第一介质层202、栅极210、以及源漏区201的方法包括：在所述衬底200上形成伪栅(未图示)；在所述伪栅两侧的衬底200内形成源漏区201；在形成所述源漏区201后，在所述衬底200上形成初始第一材料层(未图示)，所述初始第一材料层暴露出所述伪栅；去除所述伪栅，在所述初始第一材料层内形成栅开口；在所述栅开口内形成初始栅极(未图示)；对所述初始第一材料层以及初始栅极进行平坦化，形成初始第一介质层202以及栅极210。
在本实施例中，所述初始第一介质层202的材料包括氧化硅。所述初始第一介质层202的形成工艺包括化学气相沉积。
所述栅极210的材料包括镍、镍锰合金、镍铬合金以及镍钼铁合金。
请继续参考图4，所述栅极210侧壁表面还形成有侧墙212以及栅介质层。所述侧墙212用于保护栅极210、定位源漏区201、以及防止高强度和大剂量的源漏区注入过于接近沟道而导致发生源漏穿透(punch through)的问题。
在本实施例中，所述平坦化的工艺包括化学机械抛光工艺。
请参考图5，在形成所述栅极210后，去除部分初始第一介质层202，形成第一介质层206，所述栅极210的顶部表面高于所述第一介质层206的顶部表面。
去除部分初始第一介质层202，形成更薄的第一介质层206的目的在于，在维持所述栅极210高度的同时，降低所述初始第一介质层202的高度，使形成的所述第一介质层206的顶部表面低于栅极210的顶部表面，从而在后续形成位于栅极210上的栅极连接结构、位于所述栅极210和第一介质层206上的隔离层后，保证了所述隔离层覆盖所述栅极210与栅极连接结构的接触界面，减少了所述栅极210与源漏区201之间的漏电。此外，由于维持了所述栅极210高度，从而保证了栅极210的电学性能不受影响，提升了半导体结构的性能。
在所述第一介质层206的顶部表面低于所述栅极210顶部表面的情况下，两者之间的距离范围越小，后续位于所述栅极210与源漏区201之间的区域内的隔离层205占比越小，从而能在减少漏电的同时，更好的抑制所述栅极210与源漏区201的电容升高，更好地提升了半导体器件的电学性能。
在本实施例中，所述第一介质层206的顶部表面到所述栅极210顶部表面的距离范围为3纳米～20纳米。
在本实施例中，所述去除部分初始第一介质层202的工艺包括干法蚀刻工艺或湿法蚀刻工艺。具体的，所述干法蚀刻工艺包括SiCoNi工艺或Certas工艺；所述湿法蚀刻工艺中采用的蚀刻液包括氢氟酸稀释液。
请参考图6，在所述栅极210以及所述第一介质层206上形成隔离层205，所述隔离层205顶部表面高于所述栅极210顶部表面。
在本实施例中，所述隔离层205的形成方法包括：在所述栅极210以及所述第一介质层206上形成初始隔离层(未图示)；对所述初始隔离层进行平坦化处理，形成所述隔离层205。
在本实施例中，所述初始隔离层包括第一初始隔离层(未图示)以及位于第一初始隔离层上的第二初始隔离层(未图示)。所述隔离层205包括第一隔离层203以及第二隔离层204。
具体的，所述第一隔离层203以及第二隔离层204的形成方法包括：在所述栅极210以及所述第一介质层206上形成第一初始隔离层，所述第一初始隔离层的厚度小于栅极210顶部表面到所述第一介质层206顶部表面的距离；对所述第一初始隔离层进行平坦化处理，形成第一隔离层203，所述第一隔离层203顶部表面高于所述栅极210顶部表面；在所述第一隔离层203上形成第二初始隔离层；对所述第二初始隔离层进行平坦化处理，形成第二隔离层204。
在本实施例中，所述第一初始隔离层的形成工艺包括化学气相沉积；所述第二初始隔离层的形成工艺包括化学气相沉积。所述平坦化的工艺包括化学机械抛光工艺。
在其他实施例中，在所述栅极以及所述第一介质层上形成初始隔离层后，不进行平坦化处理，从而简化了工艺步骤。
在本实施例中，所述第一隔离层203的介电常数小于第二隔离层204的介电常数。具体地，所述第一隔离层203的构成材料包括低k材料或超低k材料。所述第一隔离层203的构成材料与第二隔离层204的构成材料不同。
所述第一隔离层203覆盖于所述栅极210侧壁表面，且所述第一隔离层203顶部表面高于所述栅极210顶部表面，因此使后续形成于所述栅极210上的栅极连接结构与栅极210的接触界面能够位于所述第一隔离层203内，从而对更容易产生漏电的接触界面处进行了重点保护，更好的减少了栅极210与源漏区201之间的漏电现象。同时，通过在所述栅极210与源漏区201之间的更小范围内形成第一隔离层203，减少了栅极210与源漏区201之间的区域内的第一隔离层203占比，使第一隔离层203更有针对性的覆盖了所述接触界面，在减少漏电现象的同时，抑制了栅极210和源漏区201的电容升高。
在本实施例中，所述第一隔离层203垂直于栅极210侧壁表面的厚度大于3纳米，从而使所述第一隔离层203能够较好的阻挡所述栅极210与所述源漏区201之间的漏电。在所述第一隔离层203垂直于栅极210侧壁表面的厚度大于3纳米的情况下，所述第一隔离层203的厚度越小，位于所述栅极210与源漏区201之间的区域内的第一隔离层203越少，从而在减少漏电的同时，使所述隔离层205能够更好的抑制栅极210与源漏区201的电容升高，提升了半导体器件的电学性能。
在本实施例中，所述第一隔离层203顶部表面到所述栅极210顶部表面的距离范围包括3纳米～20纳米。
在本实施例中，由于所述第一隔离层203的介电常数小于第二隔离层204的介电常数。通过调整所述第一隔离层203与第二隔离层204的相对厚度，能够调节所述隔离层205抑制漏电的效果以及抑制电容升高的效果。当所述第一隔离层203的厚度与所述第二隔离层204的厚度比值越大，所述栅极210与源漏区201之间由更多的低k介质或超低k介质间隔，因此所述隔离层205有更好的抑制漏电的效果；当所述第一隔离层203的厚度与所述第二隔离层204的厚度比值越小，所述栅极210与源漏区201之间的低k介质或超低k介质越少，而介电常数更大的第二隔离层204越多，从而所述隔离层205有更好的抑制电容升高的效果。因此所述隔离层205能够适应不同的半导体器件的性能需求，从而使所述半导体器件有较广的适用范围。
具体的，在本实施例中，所述第一隔离层203的材料包括氮化硅；所述第二隔离层204的材料包括二氧化硅。
请参考图7，在所述隔离层205上形成第二介质层211；在第二介质层211内和隔离层205内形成第一开口(未图示)，所述第一开口暴露出栅极210顶部表面；在第二介质层211内、隔离层205内和第一介质层206内形成第二开口(未图示)，所述第二开口暴露出源漏区201表面。
在本实施例中，所述第二介质层211的材料为氧化硅。所述第二介质层211用于为后续形成于栅极210表面的栅极连接结构207、以及位于所述源漏区201上的电连接结构208提供更多的空间，从而能够使所述栅极连接结构207以及电连接结构208在垂直于衬底200表面的尺寸更大。
请继续参考图7，在所述第二开口暴露出的源漏区201表面形成接触层209。
所述接触层209用于减少源漏区201与电连接结构208的接触电阻。所述接触层209的材料包括金属硅化物。
请继续参考图7，在所述第一开口内形成位于栅极210表面的栅极连接结构207；在第二开口内形成位于所述源漏区201上的电连接结构208，所述电连接结构208通过所述接触层209与所述源漏区201电连接。
所述电连接结构208和栅极连接结构207同时形成；所述电连接结构208和栅极连接结构207的形成方法包括：在第一开口内、第二开口内和第二介质层211上形成导电材料层(未图示)；平坦化所述导电材料层，直至暴露出第二介质层211表面，在第一开口内形成位于栅极210表面的栅极连接结构207；在第二开口内形成位于所述源漏区201上的电连接结构208。
所述栅极连接结构207与所述栅极210相连通，所述栅极连接结构207贯穿所述第二介质层211，且所述栅极连接结构207的底部表面低于所述第一隔离层203的顶部表面，从而使所述栅极连接结构207与所述栅极210的接触界面被所述第一隔离层203从侧面完全覆盖。
由于所述第一隔离层203从侧面完全覆盖所述栅极连接结构207与所述栅极210的接触界面，因此对更容易产生漏电的接触界面处进行了保护，从而能够较好的改善栅极210、栅极连接结构207以及电连接结构208之间的漏电现象。此外，由于所述第一隔离层203针对性地覆盖在所述接触界面的周围，因此省去了所述第一隔离层203在所述电连接结构208侧壁的覆盖，而将介电常数更大的第二隔离层204设于所述第一隔离层203与所述电连接结构208之间，从而在减少漏电现象的同时，抑制了栅极210和源漏区201的电容升高。另外，由于所述隔离层205仅覆盖于所述栅极连接结构207的部分侧壁，因此使所述栅极连接结构207的其他区域可以有更大的尺寸，从而增大了所述栅极连接结构207的工艺窗口，进一步提升了半导体器件的电学性能。
图8是本发明另一实施例的半导体结构的形成过程的剖面结构示意图。
请参考图8，图8为在图5基础上的示意图，在本实施例中，所述隔离层305以及所述初始隔离层(未图示)为单层结构。
具体的，所述隔离层305的形成方法包括：在所述栅极以及所述第一介质层上形成初始隔离层，所述初始隔离层的厚度大于或小于栅极顶部表面到所述第一介质层顶部表面的距离；对所述初始隔离层进行平坦化处理，形成隔离层305，所述隔离层305顶部表面高于所述栅极顶部表面。
由于所述隔离层305顶部表面高于所述栅极顶部表面，因此所述隔离层305从侧面完全覆盖了栅极与后续形成于栅极上的栅极连接结构之间的接触界面，从而更有针对性的对更容易产生漏电的接触界面处进行了重点保护，使所述隔离层305更好地阻挡了所述栅极与源漏区之间的漏电。此外，通过在所述栅极和源漏区之间小范围内沉积更少的隔离层305，从而在减少了栅极与源漏区之间的漏电现象的同时，抑制了栅极以及源漏区的电容升高。另外，由于所述隔离层305为单层结构，因此简化了所述隔离层305的形成工艺，节约了制备成本。
在本实施例中，所述隔离层305的材料包括氮化硅。
接下来，形成第二介质层、电接触层、位于栅极上的栅极连接结构以及形成位于所述源漏区上的电连接结构的具体过程请参考图7，在此不再赘述。
相应的，本发明的技术方案还提供一种半导体结构，所述半导体结构具有高于栅极顶部表面的隔离层，从而使位于栅极上的栅极连接结构与所述栅极的接触界面低于所述隔离层的顶部表面。由于针对性地在所述栅极连接结构与所述栅极的接触界面处形成覆盖所述接触界面的隔离层，因此在减少半导体结构的漏电现象的同时，降低了所述栅极、栅极连接结构以及电连接结构之间的隔离层的占比，抑制了栅极、栅极连接结构、源漏区、电连接结构的电容升高。
以下结合附图进行详细说明。
请参考图7，所述半导体结构包括：衬底200；位于所述衬底200上的栅极210以及第一介质层206，所述栅极210的顶部表面高于所述第一介质层206的顶部表面；位于所述第一介质层206上的隔离层205，所述隔离层205顶部表面高于所述栅极210顶部表面；位于所述栅极210上的栅极连接结构207；位于所述栅极210两侧衬底200内的源漏区201、以及位于所述源漏区201上的电连接结构208。
由于所述栅极210的顶部表面高于所述第一介质层206的顶部表面，所述隔离层205顶部表面高于所述栅极210顶部表面，从而使所述栅极连接结构207与所述栅极210的接触界面低于所述隔离层205的顶部表面。因此，所述隔离层205完全覆盖所述接触界面，从而有效减少了所述栅极210、栅极连接结构207以及所述电连接结构208之间的漏电现象。同时，由于针对性地在所述栅极连接结构207与所述栅极210的接触界面处形成覆盖所述接触界面的隔离层205，从而使隔离层205的覆盖范围更小，减少了所述栅极210、栅极连接结构207以及电连接结构208之间的区域内的隔离层205占比，有效抑制了栅极210、栅极连接结构207、源漏区201、电连接结构208的电容升高，因此在减少漏电的同时，更好地提升了半导体器件的电学性能。
在本实施例中，所述隔离层205包括位于栅极210表面和第一介质层206表面的第一隔离层203、以及位于第一隔离层203表面的第二隔离层204。所述第一隔离层203垂直于栅极210侧壁表面的厚度小于栅极210顶部表面到所述第一介质层206顶部表面的距离，且所述第一隔离层203顶部表面高于所述栅极210顶部表面。具体的，所述第一隔离层203垂直于栅极210侧壁表面的厚度大于3纳米，所述第一隔离层203顶部表面到所述栅极210顶部表面的距离范围包括3纳米～20纳米。
在本实施例中，所述第一隔离层203的介电常数小于第二隔离层204的介电常数。所述第一隔离层203的构成材料与第二隔离层204的构成材料不同。具体的，所述第一隔离层203的材料包括氮化硅，所述第二隔离层204的材料包括二氧化硅。
由于第一隔离层203与第二隔离层204的介电常数不同，通过调整所述第一隔离层203与第二隔离层204的相对厚度，能够调节所述隔离层205抑制漏电的效果以及抑制电容升高的效果，从而适应不同的半导体器件的性能需求，使半导体器件有更广的适用范围。
在另一实施例中，所述隔离层为单层结构。所述隔离层的材料包括氮化硅。
在本实施例中，所述半导体结构还包括：位于所述隔离层205上的第二介质层211。所述栅极连接结构207位于所述隔离层205以及第二介质层211内；所述电连接结构208位于所述第一介质层206、隔离层205、以及第二介质层211内。
在本实施例中，所述半导体结构还包括：位于所述源漏区201与所述电连接结构208之间的接触层209。
在本实施例中，所述半导体结构还包括：位于所述栅极210侧壁表面的侧墙212以及栅介质层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (24)
1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的栅极以及第一介质层，所述栅极的顶部表面高于所述第一介质层的顶部表面；
位于所述第一介质层上的隔离层，所述隔离层顶部表面高于所述栅极顶部表面；
位于所述栅极上的栅极连接结构；
位于所述栅极两侧衬底内的源漏区、以及位于所述源漏区上的电连接结构。
2.如权利要求1所述的半导体结构，其特征在于，所述隔离层包括位于栅极表面和第一介质层表面的第一隔离层、以及位于第一隔离层表面的第二隔离层。
3.如权利要求2所述的半导体结构，其特征在于，所述第一隔离层垂直于栅极侧壁表面的厚度小于栅极顶部表面到所述第一介质层顶部表面的距离。
4.如权利要求2所述的半导体结构，其特征在于，所述第一隔离层的介电常数小于第二隔离层的介电常数。
5.如权利要求2所述的半导体结构，其特征在于，所述第一隔离层的构成材料与第二隔离层的构成材料不同。
6.如权利要求5所述的半导体结构，其特征在于，所述第一隔离层的材料包括氮化硅。
7.如权利要求5所述的半导体结构，其特征在于，所述第二隔离层的材料包括二氧化硅。
8.如权利要求2所述的半导体结构，其特征在于，所述第一隔离层顶部表面高于所述栅极顶部表面。
9.如权利要求8所述的半导体结构，其特征在于，所述第一隔离层顶部表面到所述栅极顶部表面的距离范围包括3纳米～20纳米。
10.如权利要求2所述的半导体结构，其特征在于，所述第一隔离层垂直于栅极侧壁表面的厚度大于3纳米。
11.如权利要求1所述的半导体结构，其特征在于，所述隔离层为单层结构。
12.如权利要求11所述的半导体结构，其特征在于，所述隔离层的材料包括氮化硅。
13.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述隔离层上的第二介质层。
14.如权利要求1所述的半导体结构，其特征在于，所述栅极连接结构位于所述隔离层以及第二介质层内；所述电连接结构位于所述第一介质层、隔离层、以及第二介质层内。
15.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述源漏区与所述电连接结构之间的接触层。
16.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述栅极侧壁表面的侧墙以及栅介质层。
17.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
形成位于衬底上的初始第一介质层、位于初始第一介质层内的栅极、以及分别位于栅极两侧衬底内的源漏区；
去除部分初始第一介质层，形成第一介质层，所述栅极的顶部表面高于所述第一介质层的顶部表面；
在所述栅极以及所述第一介质层上形成隔离层，所述隔离层顶部表面高于所述栅极顶部表面；
在所述隔离层内和第一介质层内形成位于栅极表面的栅极连接结构、以及位于所述源漏区上的电连接结构。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述隔离层的形成方法包括：在所述栅极以及所述第一介质层上形成初始隔离层；对所述初始隔离层进行平坦化处理，形成所述隔离层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述初始隔离层包括第一初始隔离层以及位于第一初始隔离层上的第二初始隔离层；所述第一初始隔离层的厚度小于栅极顶部表面到所述第一介质层顶部表面的距离。
20.如权利要求18所述的半导体结构的形成方法，其特征在于，所述初始隔离层为单层结构，且所述初始隔离层的厚度大于或小于栅极顶部表面到所述第一介质层顶部表面的距离。
21.如权利要求17所述的半导体结构的形成方法，其特征在于，去除部分初始第一介质层的工艺包括干法蚀刻工艺或湿法蚀刻工艺。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述干法蚀刻工艺包括SiCoNi工艺或Certas工艺。
23.如权利要求21所述的半导体结构的形成方法，其特征在于，所述湿法蚀刻工艺中采用的蚀刻液包括氢氟酸稀释液。
24.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述初始第一介质层、栅极、以及源漏区的方法包括：在所述衬底上形成伪栅；在所述伪栅两侧的衬底内形成源漏区；在形成所述源漏区后，在所述衬底上形成初始第一材料层，所述初始第一材料层暴露出所述伪栅；去除所述伪栅，在所述初始第一材料层内形成栅开口；在所述栅开口内形成初始栅极；对所述初始第一材料层以及初始栅极进行平坦化，形成初始第一介质层以及栅极。
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