CN116386702A - 用于堆叠式存储器装置中的基于计数器的读取时钟的设备、***和方法 - Google Patents

用于堆叠式存储器装置中的基于计数器的读取时钟的设备、***和方法 Download PDF

Info

Publication number
CN116386702A
CN116386702A CN202211685139.5A CN202211685139A CN116386702A CN 116386702 A CN116386702 A CN 116386702A CN 202211685139 A CN202211685139 A CN 202211685139A CN 116386702 A CN116386702 A CN 116386702A
Authority
CN
China
Prior art keywords
read
clock
counter
data
command
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211685139.5A
Other languages
English (en)
Inventor
山岸智弘
成井诚司
中井清吉
铃木尊雅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN116386702A publication Critical patent/CN116386702A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Information Transfer Systems (AREA)

Abstract

提供用于堆叠式存储器装置中的基于计数器的读取时钟的设备、***和方法。接口裸片将读取命令提供到核心裸片，所述核心裸片在基于所述读取命令的定时下读取数据，将所述数据提供到所述核心裸片的读取FIFO电路。在提供所述读取命令之后的延迟时间，所述接口裸片开始提供操作所述读取FIFO的输出的基于计数器的时钟信号。所述基于计数器的时钟信号在不同于所述读取命令的所述定时的时域(例如，更快速的频率)上操作。

Description

用于堆叠式存储器装置中的基于计数器的读取时钟的设备、 ***和方法
技术领域
本公开大体上涉及半导体装置，例如半导体存储器装置。
背景技术
存储器装置可为堆叠式存储器装置，其中各自含有存储器阵列的数个核心裸片堆叠在接口裸片的顶部上。接口裸片可具有连接到一或多个外部装置的端子。接口裸片可与核心裸片通信以执行各种操作，例如读取或写入到核心裸片中的一或多个中的存储器阵列的操作。
核心裸片和接口裸片可通过硅穿孔(TSV)耦合。例如命令和/或数据的信息可花时间沿着接口裸片和核心裸片之间的TSV传播。接口裸片可提供命令和时钟信号来控制核心裸片中的操作定时。然而，可能重要的是缓解由时钟信号在接口与核心裸片之间的相对长的信号路径中的占空比失真引起的问题。
发明内容
在一个方面中，本公开涉及一种设备，其包括：接口裸片，其被配置成在第一时间提供读取命令，所述接口裸片包括基于计数器的时钟电路，所述基于计数器的时钟电路被配置成在提供所述读取命令之后的一延迟时间提供基于计数器的读取时钟；和核心裸片，其包括：存储器阵列，其被配置成在基于所述读取命令的定时下提供数据；读取FIFO，其具有被配置成在基于所述读取命令的定时下操作的输入指针和被配置成在基于所述基于计数器的读取时钟的定时下操作的输出指针。
在另一方面中，本公开涉及一种设备，其包括：命令地址硅穿孔(TSV)，其被配置成从接口裸片接收读取命令；数据TSV，其被配置成从所述接口裸片接收基于计数器的读取时钟；存储器阵列，其被配置成响应于所述读取命令而提供数据；读取FIFO，其被配置成在基于所述读取命令的定时下存储数据；控制电路，其被配置成在基于所述基于计数器的读取时钟的定时下操作所述读取FIFO的输出指针。
在又一方面中，本公开涉及一种方法，其包括：在第一时间将读取命令从接口裸片提供到核心裸片；在所述第一时间之后的延迟时间，在所述接口裸片中产生时钟信号；在基于所述读取命令的定时下操作所述核心裸片的读取FIFO的输入指针；和在基于所述时钟信号的定时下操作所述读取FIFO的输出指针。
附图说明
图1是根据本公开的一些实施例的半导体装置的框图。
图2是根据本公开的一些实施例的存储器装置的框图。
图3是根据本公开的一些实施例的存储器装置中的读取路径的框图。
图4是根据本公开的一些实施例的实例读取操作的定时图。
图5是根据本公开的一些实施例的方法的流程图。
图6是根据本公开的一些实施例的基于计数器的时钟电路的框图。
具体实施方式
以下对某些实施例的描述在本质上仅是示范性的，且决不意图限制本公开的范围或其应用或用途。在对本发明的***和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，以及借助于说明示出的其中可实践所描述的***和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的***和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应在限制性意义上理解，且本公开的范围仅由所附权利要求书限定。
存储器装置可包含堆叠于接口裸片上的各自包含存储器阵列的数个核心裸片，所述接口裸片在外部装置与核心裸片之间通信。每一存储器阵列具有数个存储器单元，其各自位于字线(行)与数字线(列)的相交点处。在例如读取或写入操作的存取操作期间，接口裸片可接收可指定核心裸片中的一或多个中的存储器单元的命令和地址。可能重要的是对准在接口与核心裸片之间传送的数据的定时以使得信息在可预测的定时下到达给定核心裸片(且/或从给定核心裸片被接收)。
可以使用各种信号控制执行操作的定时。举例来说，在读取操作中，第一定时信号(例如读取命令)可从接口裸片传送到核心裸片(例如，沿着硅穿孔或TSV)。读取命令可包含致使阵列在第一定时域中提供数据的定时信息。数据传送到基于第二定时信号(例如，时钟信号)操作的串行器，所述第二定时信号在可比第一定时域更快速的第二定时域中操作。举例来说，读取FIFO可充当串行器，并且可加载中第一定时域上操作的数据(例如，具有输入指针)并且可提供在第二定时域上操作的数据(例如，具有输出指针)。在第二定时信号与第一定时信号一起提供的情况下，可能发生问题。举例来说，如果第二定时信号与第一定时信号一起提供，那么可能需要沿循接口裸片与读取FIFO之间特别长的路径，通过副本延迟电路以复制在操作存储器阵列时第一定时信号经过的延迟。这可能导致问题，因为第二定时信号相对于第一定时信号可能变得失真。举例来说，第二定时信号可具有占空比失真，这可给数据窗带来问题。
本公开是针对于用于堆叠式存储器装置中的基于计数器的读取时钟的设备、***和方法。接口裸片提供在第一时间开始的第一定时信号，例如读取命令，并且接着在第一时间之后的第二时间，开始提供基于计数器的读取时钟。基于计数器的读取时钟传送到接口裸片的读取FIFO。由于基于计数器的读取时钟在第二时间产生并且接着提供给读取FIFO，因此可简化基于计数器的读取时钟采用的路径，这继而可降低基于计数器的读取时钟的失真机率。举例来说，在提供基于计数器的读取时钟之前的延迟(例如第一时间和第二时间之间的延迟)可确保基于计数器的读取时钟与第一定时信号(例如，读取命令)同步，且不需要基于计数器的读取时钟通过副本延迟。
在实例实施方案中，接口裸片在第一时间提供读取命令。读取命令充当第一定时信号，并且可在库群组之间共享的tCCDS域中操作。特定于每个库群组的内部读取命令操作相关联组以将具有基于tCCDL域的定时的数据提供给读取FIFO。接口裸片的读取时延计数器开始将在第一时间开始的时钟信号CK(例如***时钟)计数。在计数达到一数目之后，读取时延计数器开始提供在比tCCDL时域更快速(例如，两倍的频率)的tCCDS时域上操作的基于计数器的读取时钟ERCLK。读取时延计数器可基于外部时钟信号产生ERCLK。接口裸片将ERCLK提供到读取FIFO，其中输出指针基于ERCLK信号进行操作。核心裸片的数据TSV FIFO随后使用读取时钟RCLK控制定时以此提供来自读取FIFO的数据。
图1是根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如DRAM装置。DRAM装置可包含接口裸片和堆叠于接口裸片上的多个核心裸片。在图1的实例图中，特定组件示出为位于接口裸片130上，而其它组件示出为核心裸片140中的每一个的部分。为清楚起见，仅示出了单个核心裸片140和其组件，然而，可存在各自具有彼此类似的组件的多个核心裸片(例如，2个、4个、6个、8个、16个或更多个)。图1的实例装置100示出接口裸片130和核心裸片140之间的组件的特定布置，然而，可在其它实施例中使用其它布置(例如，在一些实施例中，刷新控制电路116可处于接口裸片130上)。为了说明，核心裸片140绘制为小于接口裸片130的方框，然而，核心裸片140和接口130可具有彼此间的任何大小关系。举例来说，核心裸片和接口裸片可为大致相同的大小。
半导体装置100包含处于核心裸片140中的每一个上的存储器阵列118。存储器阵列118示出为包含多个存储器库。在图1的实施例中，存储器阵列118示出为包含八个存储器库BANK0到BANK7。在其它实施例的存储器阵列118中可以包含更多或更少库。每一存储器库包含多个字线WL、多个位线BL以及布置在所述多个字线WL与所述多个位线BL的相交点处的多个存储器单元MC。由行解码器108执行字线WL的选择并且由列解码器110执行位线BL的选择，所述字线WL和位线BL也可位于核心裸片中的每一个上。在图1的实施例中，行解码器108包含用于每个存储器库的相应行解码器，且列解码器110包含用于每个存储器库的相应列解码器。位线BL耦合到存储器阵列118的相应感测放大器(SAMP)。来自位线BL的读取数据通过感测放大器SAMP放大，并且经由互补本地数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取FIFO120。相反地，写入数据经由互补主数据线MIOT/B、传送门TG和互补本地数据线LIOT/B传送到感测放大器SAMP，且写入于耦合到位线BL的存储器单元MC中。在一些实施例中，可以使用感测放大器SAMP沿着MIOT/B线(例如，另外或替代地，如图1所示的LIOT/B线)放大信号。图2更详细地示出具有不同感测放大器位置的实例实施例。
半导体装置100可采用位于接口裸片130上的多个外部端子，包含耦合到命令和地址总线以接收命令和地址的命令和地址(C/A)端子，以及用于接收时钟CK和/CK的CS信号时钟端子、用于提供数据的数据端子DQ，以及用于接收供电电势VDD、VSS、VDDQ和VSSQ的供电端子。
为接口裸片130上的时钟端子供应外部时钟CK和/CK，所述外部时钟CK和/CK提供到输入电路112。外部时钟可为互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。ICLK时钟提供到命令解码器106和内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于不同内部电路的定时操作。将内部数据时钟LCLK提供给输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供给数据接收器以对写入数据的接收进行定时。举例来说，内部数据时钟LCLK可包含用作读取操作的部分的读取时钟RCLK。
C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应给C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址且将经解码行地址XADD供应给行解码器108且将经解码列地址YADD供应给列解码器110。地址解码器104还可供应经解码组地址BADD，其可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的组。可为C/A端子供应命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和库地址BADD相关联。
命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成用于执行操作的各个内部信号和命令的电路。例如，命令解码器106可以提供用以选择字线的行命令信号和用以选择位线的列命令信号。
接口裸片130包含基于计数器的时钟电路142，其产生基于计数器的读取时钟ERCLK。当命令解码器106产生读取命令时，基于计数器的时钟电路142开始将时钟信号的激活数目计数。当计数达到指定值(例如，在提供读取命令之后的指定时间量)时，基于计数器的时钟电路142开始提供基于计数器的读取时钟ERCLK。基于计数器的时钟电路142可在基于一或多个外部时钟CK和/或/CK、内部时钟信号ICLK和/或LCLK中的一个或其组合的定时下产生ERCLK。时钟ERCLK提供给读取FIFO。
在实例读取操作期间，半导体装置100可接收作为读取命令的存取命令。当接收到读取命令，并且随着读取命令及时供应组地址、行地址和列地址时，在读取命令控管的定时下从存储器阵列118中对应于所述行地址和列地址的存储器单元读取读取数据，所述定时是第一时钟域的部分。通过命令解码器106接收读取命令，所述命令解码器106提供内部命令以使得来自存储器阵列118的读取数据提供给读取FIFO 120。读取FIFO120在基于第一时钟域(例如，基于读取命令)的定时下加载数据(例如，操作输入指针)。读取FIFO 120在基于ERCLK的定时下输出数据(例如，读取FIFO的输出指针基于ERCLK进行操作)。数据可通过一或多个任选的输出电路144(例如错误校正码ECC电路和/或数据总线转位DBI电路)到达数据TSV FIFO 146。在一些实施例中，省略输出电路144，且读取FIFO 120将数据提供到数据TSV FIFO 146。读取数据通过数据TSV FIFO146提供到接口裸片的I/O电路122，所述I/O电路122随后将读取数据提供到接口裸片140的数据端子DQ。数据TSV FIFO 146在基于读取时钟RCLK的定时下操作。在一些实施例中，基于计数器的时钟电路142还可提供读取时钟RCLK。在一些实施例中，可在接收到读取命令并且开始提供之后的第一延迟时间提供时钟ERCLK，可在提供ERCLK之后的第二延迟时间提供读取时钟RCLK。所述两个延迟时间可为设置，例如模式寄存器设置。
装置100可接收作为写入命令的存取命令。当接收到写入命令，并且随着写入命令及时供应组地址、行地址和列地址时，写入数据通过DQ端子供应到核心裸片130。供应给数据端子DQ的写入数据写入到存储器阵列118中对应于所述行地址和列地址的存储器单元。通过命令解码器106接收所述写入命令，所述命令解码器106提供内部命令以使得通过输入/输出电路122中的数据接收器接收写入数据。写入时钟也可提供给外部时钟端子以将输入/输出电路122的数据接收器对写入数据的接收定时。
装置100还可接收使其执行作为自刷新模式的部分的一或多个刷新操作的命令。在一些实施例中，自刷新模式命令可以在外部发到存储器装置100。在一些实施例中，自刷新模式命令可以通过装置的组件周期性地产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可以是当命令解码器106接收指示进入自刷新模式的信号时被激活的脉冲信号。刷新信号AREF可紧接在命令输入之后激活，且此后可按所要内部定时循环激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的时序。因此，刷新操作可自动地继续。自刷新退出命令可使刷新信号AREF的自动激活停止且返回到空闲状态。刷新信号AREF供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应给行解码器108，所述行解码器108可刷新由刷新行地址RXADD指示的一或多个字线WL。
向供电端子供应供电电势VDD和VSS。将供电电势VDD和VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到供电端子的供电电势VDD和VSS产生各种内部电势，例如VCCP、VOD、VARY、VPERI等。
还向供电端子供应供电电势VDDQ和VSSQ。供电电势VDDQ和VSSQ供应给输入/输出电路122。在本公开的实施例中，供应给供电端子的供电电势VDDQ和VSSQ可为与供应给供电端子的供电电势VDD和VSS相同的电势。在本公开的另一实施例中，供应给供电端子的供电电势VDDQ和VSSQ可为与供应给供电端子的供电电势VDD和VSS不同的电势。供应给供电端子的供电电势VDDQ和VSSQ用于输入/输出电路122，以使得输入/输出电路122产生的电源噪声不传播到其它电路块。
图2是根据本公开的一些实施例的存储器装置的框图。在一些实施例中，半导体装置200可包含在图1的存储器装置100中。图2示出聚焦于与读取路径的定时相关的组件和信号的存储器装置200的视图。从图2的视图中省略其它信号和组件。
存储器200包含接口裸片202(例如，图1的130)和堆叠在接口裸片202的顶部上的一或多个核心裸片220(例如，图1的140)。接口裸片202包含数个外部连接，例如微凸块(uBump)204。外部连接204发送和接收信号，例如时钟信号、数据、命令、地址等。出于简洁起见，仅示出了单个核心裸片220，然而，存储器200可具有堆叠于接口裸片202上的数个核心裸片(例如，2个、4个、6个、8个、更多个或更少个)。核心裸片220表示作为当前读取操作的部分所选择的核心裸片。
接口裸片将读取命令沿着硅穿孔(TSV)210提供到核心裸片220的命令/地址TSV区域222。存储器阵列230的不同组可接收不同读取命令(和读取时钟)。举例来说，阵列230的每个库群组可接收其自身的读取命令。命令/地址TSV区域耦合到TSV集，例如TSV 210，所述TSV集在接口裸片202和核心裸片220之间传送命令和地址。命令/地址TSV区域可包含将命令和地址路由到核心裸片的不同组件的命令/地址输入电路(例如，102)。
读取命令通过命令解码器(未示出)提供给存储器阵列230(例如，图1的118)。读取命令包含定时信息，其作为读取操作的部分指示应操作存储器阵列230所处的定时。举例来说，读取命令可包含定时信号，例如时钟信号。读取命令可在tCCDL定时域中操作。tCCDL定时域具有第一频率，其相较于存储器200的其它定时域可为相对缓慢的。
阵列230包含数个存储器库，此处表示为远库群组232和近库群组234。这些库基于其与输出电路***(例如读取FIFO 226)的接近度进行分组。不同库距读取FIFO 226的距离可为不同的，然而，出于简洁起见，示出了一般的近库群组和远库群组。不同库群组232和234示出为表示来自不同库的数据可花不同的时间量到达感测放大器224和读取FIFO 226。举例来说，来自远库群组232的数据的到达时间可比来自近库群组234的数据的到达时间长。
响应于读取命令(例如，在tCCDL域中的定时下)，阵列230将数据提供到感测放大器224。感测放大器224可包含与远库群组232相关联的感测放大器集和与近库群组234相关联的感测放大器集。虽然仅示出了感测放大器224的单个块，但在一些实施例中，感测放大器可分布为使得举例来说，与远库群组232相关联的集靠近远库群组232。感测放大器224确定沿着与沿着作用中字线的存储器单元耦合的位线的电压电平，并且放大所述电压。所述电压沿着输入/输出线提供到读取FIFO 226。读取FIFO 226在基于读取命令的定时(例如，在tCCDL域中)下接收和存储数据。举例来说，读取FIFO 226可具有在基于tCCDL域的定时下操作的输入指针。
接口裸片202包含读取时延计数器206(例如，基于计数器的时钟电路，例如图1的142)。响应于接口裸片202将读取命令提供到命令地址TSV区域222，读取时延计数器开始将时间量计数并且在已经过所述时间量之后提供ERCLK。举例来说，读取时延计数器可开始将时钟循环的数目，例如时钟(例如***时钟CK)的循环数目计数。当计数器达到阈值时，可指示已经过规定的时间量。时间量可为特定于部分的，并且可指示当发出读取命令时与当响应于读取命令将数据加载于读取FIFO 226中时之间的时延。举例来说，计数器达到的阈值(例如，时间量)可基于存储器200的设置，例如模式寄存器设置。在一些实施例中，读取时延计数器206还可提供读取时钟RCLK。在一些实施例中，可针对提供ERCLK之前的定时和提供RCLK之前的定时来设置单独阈值。在一些实施例中，两个阈值可有联系(例如，针对ERCLK设置第一阈值，并且针对提供ERCLK之后的延迟时间来设置用以提供RCLK的第二阈值)。
当已经过规定的时间量时(例如，当计数达到阈值时)，读取时延计数器开始提供基于计数器的读取时钟ERCLK。时钟ERCLK在不同于读取命令的时域上操作。举例来说，ERCLK可在不同于tCCDL时域的tCCDS时域上操作。ERCLK的频率与读取命令中的定时信号的频率相比可更快速。举例来说，tCCDS信号的频率可为tCCDL信号的频率的两倍。接口裸片202可基于(例如，在uBump 204中的一个处接收到的)外部时钟信号产生ERCLK信号。举例来说，可基于***时钟(例如CK或/CK)产生ERCLK。
接口裸片202将信号ERCLK沿着一或多个TSV 212提供到核心裸片220。核心裸片220的数据TSV FIFO 229接收ERCLK并将其提供到读取FIFO 226的控制电路227。信号ERCLK可沿循与读取命令相比较短的信号发射路径。控制电路227在基于ERCLK的定时下操作读取FIFO 226的输出指针。因此，数据可在基于tCCDL域(例如，读取命令)的定时下进入读取FIFO 226并且在基于更快速的tCCDS域的定时(例如，ERCLK)下离开。
核心裸片220可包含任选输出电路228。输出电路228在基于ERCLK信号的定时下(例如，在tCCDS循环中)操作。任选输出电路228可在数据被提供出核心裸片220之前对所述数据执行处理步骤。举例来说，输出电路228可包含ECC电路和/或DBI电路。ECC电路可检查读取数据的错误并且校正检测到的错误的一或多个位。举例来说，来自阵列230的读取数据可包含一定数目的奇偶位，所述奇偶位是当数据写入到阵列时由ECC电路产生，并且当读出数据时用以定位错误。DBI电路可用于以需要较少信号转变(汲取电力)的方式编码数据。DBI电路可将当前数据与先前数据进行比较，并且接着编码是否需要信号转变(例如，当前数据是否不同于先前数据)。
读取FIFO 226将读取数据(任选地通过输出电路228)提供到数据TSV FIFO 229。数据TSV FIFO存储所述数据并将其沿着一或多个TSV 214提供到接口裸片202(其中所述数据可沿着uBump 204提供到外部装置)。类似于读取FIFO 226的两个定时域，数据TSV FIFO229在基于ERCLK信号的定时下(例如，在tCCDS域所述)接收数据并且在基于读取时钟RCLK的定时下提供数据，所述读取时钟RCLK在例如写入数据域WDQS和读取数据域RDQS的不同定时域中操作。写入数据域和读取数据域的频率可比tCCDS(和tCCDL)域的频率更快速。
图3是根据本公开的一些实施例的存储器装置中的读取路径的框图。在一些实施例中，读取路径300可表示图1-2的存储器装置100和/或200中的一或多个的操作。图3的组件可大体类似于关于图2描述的那些组件。
读取路径300包含接口裸片302(例如，图1的130和/或图2的202)，以及作为核心裸片(例如，图1的140和/或图2的220)的部分的数个组件320-336。接口裸片302将读取命令提供到核心裸片的命令/地址TSV区域320(例如，图2的222)。读取命令包含tCCDL域中的定时信号。命令/地址TSV区域320将信号提供到CAS控制电路322。CAS控制电路322可为列解码器(例如，图1的110)的部分并且可控制从存储器阵列读取数据的定时。举例来说，CAS控制电路322可激活存储器阵列324的位线。激活的位线将数据(从作用中行的相交点处的存储器单元)提供到感测放大器326，所述感测放大器326将所述数据提供到读取FIFO 328。例如CAS控制322、阵列324和感测放大器326的组件在图中表示为“双重(doubled up)”，这是因为那些组件中的多个组件可被并行激活。双重组件的平行线可表示与不同库群组相关联的组件。举例来说，两个CAS控制电路322可各自激活存储器阵列324中的位线，一个位线处于第一库群组(例如，图2的232)中且一个位线处于第二库群组(例如，图2的234)中。激活的位线可将两个位读出到相应感测放大器326(其中的每一个可处于与库群组相关联的感测放大器集中)，所述相应感测放大器326中的每一个可将位提供到读取FIFO 328。读取FIFO328使用针对定时(例如，tCCDL时钟域中)的读取命令(例如，通过输入指针)存储数据。
接口裸片302包含读取时延计数器304，其在提供读取命令之后为基于计数器的读取时钟ERCLK提供设定时间。举例来说，读取时延计数器304可将时钟信号(例如，CK时钟)循环的数目计数并且当计数达到阈值时开始提供ERCLK。ERCLK信号可为不同于读取命令的定时域。举例来说，ERCLK可为的部分频率高于tCCDL域的tCCDS时钟域。举例来说，ERCLK的频率可为读取命令的定时信号的频率的两倍。
读取FIFO 328具有在基于ERCLK的定时下操作的输出指针。由于在实例实施例中，ERCLK的频率是读取命令的频率的两倍，因此读取FIFO 328可用以串行化从两个感测放大器326并行接收到的数据并且串行提供两个位。所述串行位通过任选输出电路330(例如DBI或ECC电路)提供到读取/写入(RW)总线332，所述RW总线332将串行数据提供到数据TSVFIFO 334。输出电路330、RW总线和数据TSV FIFO 334的输入可在tCCDS域中的定时下操作。数据TSV FIFO使用时钟信号RCLK将数据提供到TSV驱动器336，所述TSV驱动器336将所述数据提供回到接口裸片302。
图4是根据本公开的一些实施例的实例读取操作的定时图。在一些实施例中，时序图400可由图1 -3的一或多个存储器装置100-300实施。存储器的组件可大体类似于先前关于图2和3描述的那些组件。
在初始时间t0，接口裸片在基于外部时钟信号CK的定时下提供读取命令。在第一时间t1，核心裸片404的命令/地址TSV区域406在基于接口裸片404提供的读取命令的定时下接收作为时钟信号的读取命令。在时间t2，CAS控制电路408在基于读取命令的定时下提供列激活信号。列激活信号激活阵列410，所述阵列410产生数据并将其提供到感测放大器。
在时间t3，使用基于读取命令(例如，tCCDL时域中)的定时信号将数据(D)加载于读取FIFO 412中。在受时钟信号ERCLK管理的不同时钟域(tCCDS)中从读取FIFO 412读出数据，所述时钟信号ERCLK用以从读取FIFO检索数据。接口裸片402提供基于计数器的时钟信号ERCLK。数据在时间t5通过RW总线414传到数据TSV区域416。在时间t6，使用第三时间域(例如，RDQS)中的读取时钟信号将数据提供到接口裸片402上。
图5是根据本公开的一些实施例的方法的流程图。在一些实施例中，方法500可由图1-4中的任一个的设备和/或***中的一或多个实施。
方法500包含方框510，其描述在第一时间将读取命令从接口裸片提供到核心裸片。可沿着外部端子，例如图2的uBump 204，从例如控制器的外部装置接收读取命令。读取命令可包含可处于tCCDL域中的定时信息，例如定时信号。方法500可包含将读取命令沿着TSV(例如，图2的210)提供到核心裸片的命令地址TSV区域(例如，222)。方法500可包含在基于读取命令(例如，在tCCDL域中)的定时线从存储器阵列读取数据(例如，通过激活位线)。
方法500包含方框520，其描述在第一时间之后的延迟时间在接口裸片中产生时钟信号(例如，ERCLK)。举例来说，方法500可包含将在第一时间开始的***时钟(例如CK时钟)的时钟循环的数目计数，并且当所述数目达到阈值时提供时钟信号。方法500可包含基于外部时钟信号(例如，图1的CK)产生时钟信号。方法500可包含在不同于读取命令的时域的时域(例如，频率)下产生时钟信号。举例来说，方法500可包含在tCCDL时域下接收读取命令并且在tCCDS时域下产生时钟信号。方法500可包含将时钟信号通过数据TSV(例如，图2的214)提供到核心裸片220的数据TSV FIFO(例如，图2的229)。
方法500包含方框530，其描述在基于读取命令的定时下操作核心裸片的读取FIFO(例如，图1的120)的输入指针。举例来说，所述方法可包含在基于读取命令(例如，tCCDL域中)的定时下将数据从存储器阵列加载到读取FIFO中。
方法500包含方框540，其描述在基于时钟信号的定时下操作读取FIFO的输出指针。方法500可包含在tCCDS域中的定时下从读取FIFO检索数据。方法500可包含串行化读取FIFO所接收的并行数据。方法500可包含在基于读取时钟信号(例如，RDQS域)的定时下通过数据TSV FIFO输出数据。
图6是根据本公开的一些实施例的基于计数器的时钟电路的框图。在一些实施例中，基于计数器的时钟电路600可为基于计数器的时钟电路和/或图1的读取时延计数器142、图2的206、图3的304和/或图4的412的实施方案。
基于计数器的时钟电路包含第一计数器电路602和第二计数器电路612。第一计数器电路602基于读取命令Read_Cmd和***时钟CK提供时钟信号ERCLK。第二计数器电路612基于时钟ERCLK和***时钟CK提供时钟信号RCLK。两个计数器电路602和612产生ERCLK和RCLK并且可充当两个时钟的共同读取时延计数器。
第一计数器电路602具有第一阈值，且当在读取命令Read_Cmd之后接收到***时钟CK的次数达到所述第一阈值时，提供时钟ERCLK。类似地，第二计数器电路612具有第二阈值，且当在开始提供ERCLK之后接收到时钟CK的次数达到第二阈值时，提供时钟RCLk。所述第一阈值和第二阈值可基于存储器的设置，例如模式寄存器设置。第一阈值可表达为N*CK，其中N是所选择的针对ERCLK延迟的循环计数。所述第二阈值可表达为(RL-N)*CK，其中RL是所选择的针对RCLK延迟的循环计数且N是针对ERCLK延迟的循环计数。举例来说，在接收到读取命令Read_Cmd之后，第一计数器电路将提供CK的次数计数N次，并且接着开始提供ERCLK。
每个计数器电路602和612可大致类似。出于简洁起见，仅在本文中详细地描述计数器电路602。计数器电路602包含多路复用器集606和锁存器集608。除提供读取命令Read_Cmd或逻辑低值(例如，接地电压)的第一多路复用器以外的每个多路复用器606提供存储于前一锁存器608中的读取命令或信号。每个锁存器在基于时钟信号CK的定时下(例如，时钟信号耦合到时钟端子CK)存储来自多路复用器中的相关联多路复用器的值(例如，多路复用器的输出耦合到数据端子D)。每个锁存器608将所存储值提供到下一多路复用器606。最末锁存器608提供信号ERCLK。每个多路复用器耦合到阈值选择信号N_sel的相应位。以此方式，N_sel的多少个位处于作用中确定多少个锁存器608通过作为移位寄存器的部分的多路复用器608串联耦合。N_sel的处于作用中的位的数目确定阈值的值N，这是由于信号Read_cmd需要在从最末锁存器作为ERCLK出现之前通过许多锁存器608(CK的每个刻度有一个锁存器608)。
以类似方式，第二计数器电路612包含多路复用器616和锁存器618。此处，每个多路复用器耦合到ERCLK或耦合到前一锁存器618，且最末锁存器618提供信号RCLK。多路复用器616耦合到信号RL_sel，是确定多少个锁存器618作为移位寄存器耦合在一起的多位信号。
当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例及/或过程组合或分离及/或在根据本发明***、装置和方法的单独装置或装置部分当中执行。
最后，上文的论述仅旨在说明本发明***，且不应解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例详细地描述了本发明***，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明***的更广和既定精神和范围的情况下，所属领域的技术人员可设计众多修改和替代实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
接口裸片，其被配置成在第一时间提供读取命令，所述接口裸片包括基于计数器的时钟电路，所述基于计数器的时钟电路被配置成在提供所述读取命令之后的一延迟时间提供基于计数器的读取时钟；和
核心裸片，其包括：
存储器阵列，其被配置成在基于所述读取命令的定时下提供数据；
读取FIFO，其具有被配置成在基于所述读取命令的定时下操作的输入指针和被配置成在基于所述基于计数器的读取时钟的定时下操作的输出指针。
2.根据权利要求1所述的设备，其中所述基于计数器的时钟电路将时钟循环的数目计数并且当所述计数达到阈值时，提供所述基于计数器的读取时钟。
3.根据权利要求1所述的设备，其中所述核心裸片另外包括被配置成在基于从所述接口裸片接收的读取时钟的定时下操作的数据硅穿孔TSV FIFO。
4.根据权利要求1所述的设备，其中通过所述数据TSV FIFO接收到所述基于计数器的读取时钟，且其中通过所述核心裸片的命令/地址TSV区域接收到所述读取命令。
5.根据权利要求1所述的设备，其中所述核心裸片另外包括包含错误码校正ECC电路、数据总线转位DBI或其组合的输出电路，且其中所述输出电路在所述基于计数器的读取时钟上操作。
6.根据权利要求1所述的设备，其中所述读取命令包含具有第一频率的定时信号，且所述基于计数器的读取时钟具有不同于所述第一频率的第二频率。
7.根据权利要求1所述的设备，其中所述存储器阵列被配置成并行提供数据且其中所述读取FIFO被配置成串行化所述数据。
8.一种设备，其包括：
命令地址硅穿孔TSV，其被配置成从接口裸片接收读取命令；
数据TSV，其被配置成从所述接口裸片接收基于计数器的读取时钟；
存储器阵列，其被配置成响应于所述读取命令而提供数据；
读取FIFO，其被配置成在基于所述读取命令的定时下存储数据；
控制电路，其被配置成在基于所述基于计数器的读取时钟的定时下操作所述读取FIFO的输出指针。
9.根据权利要求8所述的设备，其中所述接口裸片包含被配置成在所述接口裸片提供所述读取命令之后的延迟时间提供基于计数器的读取时钟的计数器。
10.根据权利要求9所述的设备，其中所述计数器被配置成将时钟循环的数目计数且其中当所述计数达到阈值时，提供所述基于计数器的读取时钟。
11.根据权利要求8所述的设备，其中所述读取命令处于tCCDL时域中且所述基于计数器的读取时钟处于tCCDS时域中。
12.根据权利要求11所述的设备，其中所述数据TSV在基于RDQS时域的定时下将数据提供到所述接口裸片。
13.根据权利要求8所述的设备，其另外包括包含数据总线转位DBI电路、错误码校正ECC电路或其组合的输出电路。
14.根据权利要求8所述的设备，其中所述读取FIFO被配置成串行化从所述存储器阵列接收的并行数据。
15.一种方法，其包括：
在第一时间将读取命令从接口裸片提供到核心裸片；
在所述第一时间之后的延迟时间，在所述接口裸片中产生时钟信号；
在基于所述读取命令的定时下操作所述核心裸片的读取FIFO的输入指针；和
在基于所述时钟信号的定时下操作所述读取FIFO的输出指针。
16.根据权利要求15所述的方法，其另外包括：
在所述核心裸片的命令/地址TSV区域处接收所述读取命令；和
在所述核心裸片的数据TSV处接收所述时钟信号。
17.根据权利要求15所述的方法，其另外包括：
通过所述接口裸片的读取时延计数器将时钟的激活数目计数；和
当所述计数达到阈值时，提供所述时钟信号。
18.根据权利要求15所述的方法，其另外包括基于在所述接口裸片接收到的外部时钟产生所述时钟信号。
19.根据权利要求15所述的方法，其另外包括在与所述读取命令的定时域隔开的定时域下产生所述时钟信号。
20.根据权利要求15所述的方法，其另外包括在基于所述读取命令的定时下从存储器阵列读取数据。
CN202211685139.5A 2021-12-30 2022-12-27 用于堆叠式存储器装置中的基于计数器的读取时钟的设备、***和方法 Pending CN116386702A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/565,951 US11869580B2 (en) 2021-12-30 2021-12-30 Apparatuses, systems, and methods for counter-based read clock in stacked memory devices
US17/565,951 2021-12-30

Publications (1)

Publication Number Publication Date
CN116386702A true CN116386702A (zh) 2023-07-04

Family

ID=86975620

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211685139.5A Pending CN116386702A (zh) 2021-12-30 2022-12-27 用于堆叠式存储器装置中的基于计数器的读取时钟的设备、***和方法

Country Status (2)

Country Link
US (1) US11869580B2 (zh)
CN (1) CN116386702A (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8565033B1 (en) * 2011-05-31 2013-10-22 Altera Corporation Methods for calibrating memory interface circuitry
US10079049B2 (en) * 2016-06-08 2018-09-18 Micron Technology, Inc. Stack access control for memory device
KR102479212B1 (ko) * 2016-08-17 2022-12-20 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US11004475B2 (en) * 2018-03-28 2021-05-11 Micron Technology, Inc. Methods and apparatuses for aligning read data in a stacked semiconductor device
KR102512754B1 (ko) * 2018-03-30 2023-03-23 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치
US11675589B2 (en) * 2021-09-01 2023-06-13 Micron Technology, Inc. Serial interfaces with shadow registers, and associated systems, devices, and methods
US11848067B2 (en) * 2021-09-07 2023-12-19 Micron Technology, Inc. Apparatus including internal test mechanism and associated methods

Also Published As

Publication number Publication date
US20230215494A1 (en) 2023-07-06
US11869580B2 (en) 2024-01-09

Similar Documents

Publication Publication Date Title
US11380382B2 (en) Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
CN109903793B (zh) 半导体存储装置和存储***
CN111354393A (zh) 用于目标刷新操作的时序交错的设备和方法
US10090026B2 (en) Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
CN111033629B (zh) 在存储器处锁存冗余修复地址的装置和方法
US11056171B1 (en) Apparatuses and methods for wide clock frequency range command paths
US10923172B2 (en) Apparatuses and methods for multi-bank refresh timing
US7450446B2 (en) Semiconductor memory device having delay circuit
US11164623B1 (en) Apparatuses, systems, and methods for data strobe write timing
US11842791B2 (en) Apparatuses and methods including multilevel command and address signals
CN116978424A (zh) 用于基于存取的目标刷新操作的设备及方法
US11217286B2 (en) Semiconductor memory device with power down operation
US7835180B2 (en) Semiconductor memory device
US10699768B2 (en) Apparatuses and methods for command signal delay
US12014797B2 (en) Apparatuses, systems, and methods for managing metadata storage at a memory
US11386949B2 (en) Apparatuses, systems, and methods for latch reset logic
US7036056B2 (en) Semiconductor memory device having time reduced in testing of memory cell data reading or writing, or testing of sense amplifier performance
US11869580B2 (en) Apparatuses, systems, and methods for counter-based read clock in stacked memory devices
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
US20230410879A1 (en) Apparatuses and methods for input buffer enable clock synchronization
US11133042B2 (en) Semiconductor memory system and semiconductor memory device, which can be remotely initialized
CN113205843B (zh) 用于信号线缓冲器定时控制的设备和方法
US11366487B2 (en) Resetting clock divider circuitry prior to a clock restart
CN114121119A (zh) 用于提供数据速率操作的设备和方法
CN117133331A (zh) 用于偏置温度不稳定性缓解的设备和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication