CN116386689A - 具有地址可选数据中毒电路***的存储器以及相关联***、装置及方法 - Google Patents

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Abstract

本文中公开具有地址可选数据中毒电路***的存储器以及相关联***、装置及方法。在一个实施例中，一种存储器装置包括可操作地连接到存储器阵列的电路***。电路***可包含存储器行地址寄存器及/或存储器列地址寄存器。标准存取命令或模式寄存器写入命令可用于将存储器行地址或存储器列地址分别加载到存储器行地址寄存器或存储器列地址寄存器中。在针对存储器阵列的第二存储器行及/或列的读取操作期间，电路***可比较第二存储器行与第一存储器行及/或比较第二存储器列与第一存储器列，且可在第一与第二存储器行地址匹配时及/或在第一与第二存储器列地址匹配时在从存储器阵列读取的数据位从存储器装置输出之前使数据位中毒。

Description

具有地址可选数据中毒电路***的存储器以及相关联***、 装置及方法
相关申请案的交叉参考
本申请案主张2021年12月30日申请的第63/295,064号美国临时专利申请案的优先权，所述美国临时专利申请案的公开内容以其全文引用的方式并入本文中。
技术领域
本公开涉及存储器***、装置及方法。特定来说，本公开涉及具有地址可选数据中毒电路***的存储器以及相关联***、装置及方法。
背景技术
存储器装置广泛用于存储与各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似者)相关的信息。存储器装置经常提供为计算机或其它电子装置中的内部半导体集成电路及/或外部可移除装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器(包含静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等)需要外加电源来维持其数据。相比之下，非易失性存储器即使无外部供电也可保持其存储的数据。非易失性存储器可用于各种技术中，包含快闪存储器(例如NAND及NOR)、相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻随机存取存储器(RRAM)及磁性随机存取存储器(MRAM)等。改进存储器装置通常可包含提高存储器单元密度、提高读取/写入速度或以其它方式减少操作延时、提高可靠性、增加数据保持、减少电力消耗或降低制造成本以及其它度量。
发明内容
一方面，本公开提供一种存储器装置，其包括：存储器阵列，其具有多个存储器行及多个存储器列；及电路***，其可操作地耦合到所述存储器阵列，其中所述电路***包含(a)一或多个存储器行地址寄存器或(b)一或多个存储器列地址寄存器，其中所述电路***经配置以将对应于所述多个存储器行中的存储器行的存储器行地址加载到所述一或多个存储器行地址寄存器中或将对应于所述多个存储器列中的存储器列的存储器列地址加载到所述一或多个存储器列地址寄存器中，且其中所述电路***进一步在针对(i)加载到所述一或多个存储器行地址寄存器中的所述存储器行地址或(ii)加载到所述一或多个存储器列地址寄存器中的所述存储器列地址的读取或写入操作期间配置以在存储于所述存储器阵列中且对应于所述存储器行地址或所述存储器列地址的数据位从所述存储器装置输出作为所述读取操作的部分之前或在所述数据位存储到所述存储器阵列作为所述写入操作的部分之前将所述数据位的第一数据状态改成不同于所述第一数据状态的第二数据状态。
另一方面，本公开进一步提供一种方法，其包括：识别存储器装置的存储器阵列的至少一个存储器行或至少一个存储器列用于数据中毒；执行针对第一存储器行的存储器行地址及第一存储器列的存储器列地址的读取或写入操作；确定所述存储器行地址对应于所述至少一个存储器行中的存储器行或所述存储器列地址对应于所述至少一个存储器列中的存储器列；及响应于所述确定且在执行所述读取或写入操作时，在从所述存储器阵列读出或写入到所述存储器阵列的数据位从所述存储器装置输出作为所述读取操作的部分之前或在所述数据位存储到所述存储器阵列作为所述写入操作的部分之前将所述数据位的第一数据状态改成第二数据状态，其中所述第二数据状态不同于所述第一数据状态。
又一方面，本公开进一步提供一种存储器***，其包括：存储器控制器；及存储器装置，其可操作地连接到所述存储器控制器，其中所述存储器装置包含：存储器阵列；及电路***，其耦合到所述存储器阵列且包含(a)一或多个存储器行地址寄存器或(b)一或多个存储器列地址寄存器，其中所述电路***经配置以：将由所述存储器控制器识别的第一存储器行地址或第一存储器列地址分别加载到所述一或多个存储器行地址寄存器或所述一或多个存储器列地址寄存器中，及当所述存储器装置执行针对第二存储器行地址或第二存储器列地址的读取或写入操作时：比较(a)所述第二存储器行地址与所述第一存储器行地址或(b)所述第二存储器列地址与所述第一存储器列地址；及当(i)所述第二存储器行地址匹配所述第一存储器行地址或包含于至少部分由所述第一存储器行地址识别的存储器行地址范围内或(ii)所述第二存储器列地址匹配所述第一存储器列地址或包含于至少部分由所述第一存储器列地址识别的存储器列地址范围内时将从所述存储器阵列读出的数据位的第一数据状态改成不同于所述第一数据状态的所述第二数据状态，使得所述数据位从所述存储器装置输出作为第一位错误作为所述读取操作的部分或存储到所述存储器阵列作为第二位错误作为所述写入操作的部分。
附图说明
可参考以下图式来更好理解本公开的许多方面。图式中的组件不一定按比例绘制。而是将重点放在清楚说明本公开的原理上。图式不应被视为将本公开限于所描绘的特定实施例，而是仅供解释及理解。
图1A是示意性说明根据本技术的各个实施例配置的存储器***的框图。
图1B是示意性说明根据本技术的各个实施例配置的存储器装置的框图。
图1C是可包含于根据本技术的各个实施例配置的地址可选数据中毒电路***中的各种寄存器的部分示意性表示。
图1D是根据本技术的各个实施例配置的地址可选数据中毒电路***的中毒控制逻辑电路***的部分示意性表示。
图1E是根据本技术的各个实施例配置的地址可选数据中毒电路***的数据路径中毒控制逻辑电路***的部分示意性表示。
图2是根据本技术的各个实施例配置的地址可选数据中毒电路***的遮蔽电路***的部分示意性表示。
图3是说明根据本技术的各个实施例的操作地址可选数据中毒电路***的方法的流程图。
图4是包含根据本技术的各个实施例配置的存储器装置或***的***的示意图。
具体实施方式
如下文更详细论述，本文中公开的技术涉及具有地址可选数据中毒电路***的存储器以及相关联***、装置及方法。在一些实施例中，存储器装置可包含具有多个寄存器的电路***，寄存器经配置以存储用户识别的存储器行地址项、用户识别的存储器列地址项及/或用户识别的DQ端子用于数据位中毒。在操作中，电路***可经配置以在对应于用户识别的存储器行、用户识别的存储器列及/或用户识别的DQ端子的数据位从存储器装置读取时使所述数据位中毒(例如反转)。因此，电路***可用于经由存储器装置的所选择的DQ端子输出已知位错误，其可用于确认、调试及/或解码存储器装置及/或对应存储器***的各种操作。所属领域的技术人员应理解，本技术可具有额外实施例且可无需下文参考图1A到4描述的实施例的若干细节而实践本技术。
在下文说明的实施例中，存储器装置及***主要在并入DRAM存储媒体的装置的上下文中描述。然而，根据本技术的其它实施例配置的存储器装置可包含并入其它类型的存储媒体(包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电、磁阻及其它存储媒体，包含非易失性快闪(例如NAND及/或NOR)存储媒体)的其它类型的存储器装置及***。
A.概述
许多存储器***经配置以识别及响应致使其展现错误或故障的条件。举例来说，许多存储器***采用错误校正码(ECC)方案来识别及/或校正从存储器装置的存储器单元读取的数据中的位错误。作为另一实例，许多存储器***采用封装后修复(PPR)操作以通过将缺陷存储器行(例如字线)的逻辑地址重新映射到冗余存储器行的物理地址来用冗余存储器行取代缺陷存储器行。
存储器***通常响应于错误而执行操作，同时很少为用户提供关于存储器***是否如期执行操作及/或所执行操作是否成功校正错误的见解。举例来说，当存储器***采用PPR操作来用冗余存储器行取代缺陷存储器行或采用ECC操作来校正一或多个位错误时，存储器***通常执行PPR操作或ECC操作且不向用户通知：(a)错误被识别；(b)错误的类型、位置及/或其它信息；(c)PPR操作或ECC操作被执行；(d)PPR操作或ECC操作被适当及/或准确执行；及/或(e)PPR操作或ECC操作成功校正经识别错误。换句话说，这些存储器***的用户通常无法确认：(i)存储器***准确识别故障；(ii)存储器***响应于识别故障而准确执行适当操作；及/或(iii)由存储器***执行的操作成功校正故障。
因此，许多用户从制造商请求具有使用户能够确认存储器装置及/或***的各种操作的已知故障的样本存储器装置及/或***。作为响应，制造商通常提供具有已知故障的缺陷存储器装置及/或***。但此类缺陷存储器装置及/或***表示由制造商生产的所有存储器装置及/或***的小子集，且对制造商来说，有意生产(i)缺陷存储器装置及/或***及/或(ii)仅为了确认装置/***操作而生产的存储器装置及/或***是相对昂贵的。
为了解决这些问题，根据本技术配置的存储器装置及/或***可包含经配置以在用户识别的数据位从存储器装置读出时使所述数据位中毒的地址可选数据中毒电路***。举例来说，用户可识别(a)存储器装置的存储器阵列的目标存储器行或存储器阵列的目标存储器行范围、(b)存储器阵列的目标存储器列或存储器阵列的目标存储器列范围及/或(c)中毒数据位可从其输出的存储器装置的一或多个DQ端子。当对应于目标存储器行及/或目标存储器列的数据位(a)经由对应于经启用以输出中毒数据位的存储器装置的DQ端子的内部数据线且在(b)地址可选数据中毒电路***被启用时从存储器阵列读取时，地址可选数据中毒电路***可使数据位中毒且经由存储器装置的对应DQ端子输出中毒数据位。
以此方式，根据本技术配置的存储器装置及/或***可使用地址可选数据中毒电路***产生可从存储器装置输出的已知位错误或故障。已知位错误或故障又可用于确认、调试及/或解码存储器装置及/或***的各种操作，例如ECC操作、PPR操作及/或***地址及/或DQ加扰。在一些实施例中，地址可选数据中毒电路***可经停用使得对应存储器装置及/或***正常操作(例如，无需使从存储器装置读出的数据位中毒)。因此，本技术的存储器装置及/或***避免识别或有意制造为了确认、调试及/或解码存储器装置及/或***的各种操作而向用户提供的具有已知故障的缺陷存储器装置的实践。
B.存储器***以及相关联装置及方法的所选择的实施例
图1A是示意性说明根据本技术的各个实施例配置的存储器***102的框图。在一个实施例中，存储器***102是具有一或多个存储器装置100(例如一或多个DRAM存储器装置)的双列直插式存储器模块(DIMM)。尽管图1A中展示单个存储器装置100，但在一些实施例中，存储器***102可包含具有多个存储器装置100的一或多个模块或阶层。存储器***102的众所周知组件已从图1A省略且不在下文详细描述以免不必要地模糊本技术的方面。
存储器***102的一或多个存储器装置100可经连接到能够利用存储器来暂时或持久存储信息的电子装置或其组件。举例来说，图1A的存储器装置100可操作地连接到主机装置108。主机装置108可为计算装置，例如桌上型或便携式计算机、服务器、手持式装置(例如移动电话、平板计算机、数字阅读器、数字媒体播放器)或其一些组件(例如中央处理单元、协处理器、专用存储器控制器等)。主机装置108可为：联网装置(例如交换机、路由器等)；数字图像、音频及/或视频的记录器；车辆；电器；玩具；或许多其它产品中的任一者。在一个实施例中，主机装置108可直接连接到存储器装置100(例如，经由信号迹线(未展示)的通信总线)。另外或替代地，主机装置108可间接连接到存储器装置100(例如，经由联网连接或通过中间装置，例如通过存储器控制器101及/或经由信号迹线的通信总线117)。
存储器***102的存储器装置100经由命令/地址(CMD/ADDR)总线118及数据(DQ)总线119可操作地连接到存储器控制器101。如下文关于图1B更详细描述，CMD/ADDR总线118及DQ总线119可由存储器控制器101用于将命令、存储器地址及/或数据传送到存储器装置100。作为响应，存储器装置100可执行从存储器控制器101接收的命令。举例来说，如果写入命令经由CMD/ADDR总线118从存储器控制器101接收，那么存储器装置100(a)可经由数据DQ总线119从存储器控制器101接收数据及(b)可将数据写入到对应于经由CMD/ADDR总线118从存储器控制器101接收的存储器地址的存储器单元。作为另一实例，在读取命令经由CMD/ADDR总线118从存储器控制器101接收的事件中，存储器装置100可经由数据DQ总线119将数据从对应于经由CMD/ADDR总线118从存储器控制器101接收的存储器地址的存储器单元输出到存储器控制器101。还如下文更详细描述，存储器控制器101可包含经配置以编码及/或解码发送到存储器装置100或从存储器装置100接收的数据(例如，检测及/或校正包含于数据中的位错误)的ECC组件(未展示)。
图1B是属于图1A且根据本技术的各个实施例配置的存储器装置100的框图。如展示，存储器装置100可采用多个外部端子。外部端子可包含命令及地址端子，其可操作地连接到CMD/ADDR总线118(图1A)以分别接收命令信号CMD及地址信号ADDR。外部端子可进一步包含接收芯片选择信号CS的芯片选择端子、接收时钟信号CK及CKF的时钟端子、数据端子DQ、DQS、DBI及DMI(例如，可操作地连接到图1A的DQ总线119)及/或电力供应端子VDD、VSS及VDDQ。存储器装置100可另外或替代地包含接收数据时钟信号WCK及WCKF的数据时钟端子及/或读取数据选通端子RDQS(未展示)。举例来说，在其中存储器装置100是双倍数据速率(DDR)存储器装置或低功耗DDR***(LPDDR4)存储器装置的实施例中，存储器装置100可包含接收差分时钟信号的时钟端子CK及CKF及传输及/或接收差分数据选通信号DQS_t及DQS_c的双向数据选通端子DQS。作为另一实例，在其中存储器装置100是图形DDR(GDDR)或LPDDR第五代(LPDDR5)存储器装置的实施例中，存储器装置100可包含接收命令/地址时钟信号的时钟端子CK及CKF、接收数据时钟信号WCK及WCKF的数据时钟端子及单向读取数据选通端子RDQS(例如，代替数据选通DQS端子)。
存储器装置100的电力供应端子可经供应有电力供应电势VDD及VSS。这些电力供应电势VDD及VSS可被供应到内部电压产生器电路170。内部电压产生器电路170可基于电力供应电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI及类似者。内部电势VPP可用于行解码器140中，内部电势VOD及VARY可用于包含于存储器装置100的存储器阵列150中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。
电力供应端子也可经供应有电力供应电势VDDQ。电力供应电势VDDQ可与电力供应电势VSS一起供应到输入/输出(I/O)电路160。在本技术的实施例中，电力供应电势VDDQ可为相同于电力供应电势VDD的电势。在本技术的另一实施例中，电力供应电势VDDQ可为不同于电力供应电势VDD的电势。然而，专用电力供应电势VDDQ可用于I/O电路160，使得由I/O电路160产生的电力供应噪声不传播到其它电路块。
时钟端子、数字时钟端子及/或额外时钟端子可经供应有外部时钟信号及/或互补外部时钟信号。外部时钟信号CK、CKF、WCK及/或WCKF可经供应到时钟输入电路133。CK及CKF信号可为互补的，且WCK及WCKF信号也可为互补的。互补时钟信号可具有相反时钟电平且同时在相反时钟电平之间转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，及当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变成高时钟电平时，互补时钟信号从高时钟电平转变成低时钟电平，及当时钟信号从高时钟电平转变成低时钟电平时，互补时钟信号从低时钟电平转变成高时钟电平。
在其中存储器装置100包含时钟端子及数据时钟端子两者的实施例中，在时钟端子处接收的时钟信号CK及CKF可具有相同或不同于在数据时钟端子处接收的数据时钟信号WCK及WCKF的频率。举例来说，数据时钟信号WCK及WCKF可分别具有大于(例如两倍大、四倍大等)时钟信号CK及CKF的频率的频率，取决于存储器装置100的操作模式。更明确来说，数据时钟信号WCK及WCKF：(a)可在存储器装置100在低功耗操作模式中操作时分别具有时钟信号CK及CKF的频率的两倍大的频率；及(b)可在存储器装置100在高速或高数据传送操作模式中操作时分别具有时钟信号CK及CKF的频率的四倍大的频率。在这些及其它实施例中，经由读取数据选通端子RDQS输出的数据选通信号可使用或至少部分基于数据时钟信号WCK及WCKF产生。在其中存储器装置100不包含数据时钟端子的实施例中，经由DQS端子输出及/或接收的数据选通信号可使用或至少部分基于时钟信号CK及CKF产生。
包含于时钟输入电路133中的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的CKE信号启用时，输入缓冲器可接收CK及CKF信号及/或WCK及WCKF信号。时钟输入电路133可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可经供应到内部时钟电路130。内部时钟电路130可基于从命令解码器115接收的内部时钟信号ICLK及时钟启用信号CKE提供各种相位及频率控制内部时钟信号。举例来说，内部时钟电路130可包含时钟路径(图1B中未展示)，其接收内部时钟信号ICLK且将各种时钟信号(未展示)提供到命令解码器115。内部时钟电路130可进一步提供输入/输出(I/O)时钟信号。I/O时钟信号可经供应到I/O电路160且可用作例如确定经由DQ总线119(图1A)传输的数据的输出时序及/或输入时序的时序信号。I/O时钟信号可依多个时钟频率提供，使得数据可依不同数据速率从存储器装置100输出及输入到存储器装置100中。当期望高存储器速度时，可期望更高时钟频率。当期望低功耗及/或更宽松时序裕度时，可期望更低时钟频率。内部时钟信号ICLK也可经供应到时序产生器135且因此可产生可由命令解码器115、列解码器145、I/O电路160及/或存储器装置100的其它组件使用的各种内部时钟信号。
存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150的存储器单元可经布置于多个存储器区域中，且每一存储器区域可包含多个字线(WL)、多个位线(BL)及布置于字线与位线的相交点处的多个存储器单元。在一些实施例中，存储器区域可为一或多个存储体或另一布置的存储器单元(例如半存储体、存储体中的子阵列等)。在这些及其它实施例中，存储器阵列150的存储器区域可经布置成一或多个群组(例如一或多个存储体群组、一或多个逻辑存储器阶层或裸片等)。存储器阵列150中的存储器单元可包含数个不同存储器媒体类型(包含电容、磁阻、铁电、相变或类似者)中的任一者。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。感测放大器(SAMP)可经提供用于对应位线BL且经连接到至少一个相应局部I/O线对(LIOT/B)，LIOT/B又可经由传送门(TG)(其可用作开关)耦合到至少一个相应主I/O线对(MIOT/B)。存储器阵列150还可包含板线及对应电路***用于管理其操作。
命令端子及地址端子可分别从存储器装置100外部供应有地址信号及存储体地址信号。供应到地址端子的地址信号及存储体地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140及将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收地址信号且将存储体地址信号(BADD)供应到行解码器140及列解码器145两者。
命令及地址端子可经供应有命令信号CMD、地址信号ADDR及芯片选择信号CS(例如，来自存储器控制器101及/或主机装置108)。命令信号可表示各种存储器命令(例如，包含存取命令，其可包含读取命令及写入命令)。选择信号CS可用于选择存储器装置100来响应提供到命令及地址端子的命令及地址。当有效CS信号被提供到存储器装置100时，可对命令及地址进行解码且可执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含电路以对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号及命令，例如用于选择字线的行命令信号及用于选择位线的列命令信号。内部命令信号还可包含输出及输入激活命令，例如到命令解码器115的时控命令(未展示)。命令解码器115可进一步包含一或多个寄存器128用于追踪各种计数或值，例如存储器区域(例如存储器行)已被激活的次数。
当读取命令被发出到具有开放存储器行(例如响应于先前激活命令而开放的存储器行)的存储体且列地址被及时供应时，读取数据可从存储器阵列150中由行地址及列地址指定的存储器单元读取。读取命令可由命令解码器115接收，命令解码器115可将内部命令提供到I/O电路160，使得读取数据可根据经由DQS或RDQS端子从存储器装置100输出的读取数据选通时序信号来经由读取/写入(RW)放大器155及I/O电路160从数据端子DQ、DBI及DMI输出。作为特定实例，存储器装置100可(a)将读取数据选通时序信号传输到存储器控制器101(图1A)及(b)经由存储器装置100的DQ端子将读取数据传输到存储器控制器101。读取数据选通时序信号可用作时钟以使读取数据选通到存储器控制器101中。换句话说，读取数据选通时序信号可用于指示存储器控制器101何时取样其从存储器装置100接收的读取数据。
在一些实施例中，读取数据可在由可经编程于存储器装置100中(例如，经编程于模式寄存器(图1B中未展示)中)的读取延时信息RL定义的时间提供。读取延时信息RL可依据CK时钟信号的时钟循环定义。举例来说，读取延时信息RL可为当提供相关联读取数据时在读取命令由存储器装置100接收之后CK信号的时钟循环次数。
当写入命令被发出到具有开放存储器行(例如响应于先前激活命令而开放的存储器行)的存储体且列地址被及时供应时，可根据DQS、WCK及/或WCKF时钟信号将写入数据供应到数据端子DQ、DBI及DMI。写入命令可由命令解码器115接收，命令解码器115可将内部命令提供到I/O电路160，使得写入数据可由I/O电路160中的数据接收器接收且经由I/O电路160及RW放大器155供应到存储器阵列150。写入数据可被写入于由行地址及列地址指定的存储器单元中。在一些实施例中，写入数据可在由写入延时WL信息定义的时间提供到数据端子。写入延时WL信息可经编程于存储器装置100中，例如经编程于模式寄存器(图1B中未展示)中。写入延时WL信息可依据CK时钟信号的时钟循环定义。举例来说，写入延时信息WL可为当接收相关联写入数据时在写入命令由存储器装置100接收之后CK信号的时钟循环次数。
作为写入操作的特定实例，存储器控制器101(图1A)可(a)将外部DQS信号(例如包括DQS_t及DQS_c的差分写入数据选通(WDQS)信号)供应到存储器装置100的DQS端子及(b)将写入数据供应到存储器装置100的DQ端子。外部DQS信号可用作时钟以经由DQ端子使写入数据选通到存储器装置100中。换句话说，外部DQS信号可用于指示存储器装置100何时取样在存储器装置100的DQ端子处接收的写入数据。在一些实施例中，当存储器控制器101(图1A)启动写入操作时，存储器控制器101可开始在写入前导周期期间切换外部DQS信号以向存储器装置100通知存储器控制器101不久将开始将写入数据传输到存储器装置100的DQ端子。在前导周期之后，存储器控制器101可根据外部DQS信号将写入数据供应到存储器装置100的DQ端子。存储器装置100又可在至少部分基于外部DQS信号产生的内部DQS信号的上升及/或下降边缘处锁存及寄存在DQ端子处接收的写入数据。
如展示，存储器装置100进一步包含地址可选数据中毒电路***180(“电路***”180)。在所说明实施例中，电路***180可操作地连接到存储器装置100的行解码器140、列解码器145及I/O电路160。因此，图1B的电路***180可经由存储器装置100的DQ端子从行解码器140接收物理行地址、从列解码器145接收物理列地址及/或从I/O电路160接收信息(例如I/O、突发位等)。在这些及其它实施例中，电路***180可将致使I/O电路160在存储器装置100的读取操作期间使从存储器阵列150读出的选择数据位‘中毒’(例如反转、改变、更改、破坏等)的一或多个信号输出到I/O电路160。
通过配置电路***180从行解码器140接收物理行地址，电路***180可利用存储器装置100的冗余匹配电路***(未展示)，使得电路***180可为冗余感知的(例如，感知已在PPR操作中用于取代存储器阵列150的缺陷存储器行的任何冗余存储器行)。在其它实施例中，电路***180可经配置以在逻辑存储器行地址由行解码器140解码之前接收逻辑存储器行地址(例如行地址信号XADD)。在此类实施例中，电路***180可无冗余感知。在这些及其它实施例中，电路***180可经配置以在逻辑存储器列地址由列解码器145解码之前接收逻辑存储器列地址(例如列地址信号YADD)。
如下文更详细论述，电路***180可包含多个寄存器(图1C)、中毒控制逻辑电路***(图1D)及可用于使从存储器装置100读出的选择数据位中毒的数据路径中毒控制逻辑电路***(图1E)。更明确来说，存储器行地址及/或存储器列地址可经加载到电路***180的一或多个寄存器中。电路***180又可在存储器装置100的读取操作期间指导存储器装置100的I/O电路160使对应于加载到电路***180的寄存器中的存储器行地址及/或存储器列地址的一或多个数据位中毒。在一些实施例中，数据中毒可在数据位被解码及/或清除存储器装置100的ECC电路157(例如ECC引擎或ECC组件)之前发生(例如，使得可确认及/或调试存储器装置100的ECC操作)。ECC电路157在图1B中被展示为在I/O电路160外部，但在一些实施例中可包含于存储器装置100的I/O电路160内或在除图1B中展示之外的存储器装置100内的其它位置处。另外或替代地，数据中毒可在数据位清除存储器装置100的ECC电路157之后但在数据位从DQ端子输出之前发生，使得至少一个位错误包含于从存储器装置100输出的数据中。换句话说，电路***180可用于经由用户选择的DQ引脚及/或在对应于存储器阵列150的用户选择的存储器行及/或用户选择的存储器列的用户选择的数据位中产生及/或输出已知位错误。已知位错误又可用于确认、调试及/或解码存储器装置100及/或存储器***102的各种操作(例如ECC操作、PPR操作、***地址加扰、***DQ加扰等)。
图1C是可包含于图1B的电路***180中的各种寄存器181到186的部分示意性表示。如展示，电路***180包含控制寄存器181、存储器行地址寄存器182a到182c(“行地址寄存器182a到182c”)、存储器行地址掩码寄存器183a到183c(“行地址掩码寄存器183a到183c”)、存储器列地址寄存器184a及184b(“列地址寄存器184a及184b”)、存储器列地址掩码寄存器185a及185b(“列地址掩码寄存器185a及185b”)及I/O寄存器186。在一些实施例中，电路***180不包含行地址掩码寄存器183a到183c、列地址掩码寄存器185a及185b及/或I/O寄存器186。另外或替代地，电路***180可包含除图1C中说明之外的一或多个其它或额外寄存器。举例来说，电路***180可包含一或多组(未展示)额外存储器行地址掩码寄存器及/或一或多组(未展示)额外存储器列地址掩码寄存器(例如，以促进存储器行及/或存储器列的非连续范围中毒)。
控制寄存器181可用于控制电路***180的操作。在一些实施例中，控制寄存器181是用户编程的，例如经由模式寄存器写入MRW命令。如展示，控制寄存器181包含六个利用位：(a)复位RST位、(b)启用EN位、(c)编程PGM位、(d)位BIT位、(e)列COL位及(f)行ROW位。控制寄存器181的EN位可用于启用或停用电路***180。举例来说，当EN位被断言(例如，写入到“高”或“1”状态)时，存储器装置100可进入其中存储器装置100可与电路***180交互及/或利用电路***180来使从存储器阵列150读出的选择数据位中毒的错误产生模式。另一方面，当EN位未被断言(例如，写入到“低”或“0”状态)时，存储器装置100可在正常操作下操作(例如，存储器装置100可从存储器阵列150及/或存储器装置100读出数据且无需存储器装置100加载电路***180的其它寄存器及/或无需使用电路***180来使数据位中毒)。
控制寄存器181的PGM位可用于使用标准存取操作(如下文更详细描述)启用或停用电路***180的一或多个寄存器的编程。举例来说，断言控制寄存器181的PGM位可使用标准存取操作启用行地址寄存器182a到182c、列地址寄存器184a及184b及/或I/O寄存器186的编程。在其中电路***180包含行地址掩码寄存器183a到183c及/或列地址掩码寄存器185a及185b的实施例中，断言PGM位可使用标准存取操作启用行地址掩码寄存器183a到183c及/或列地址掩码寄存器185a及185b的编程。另一方面，每当PGM位未被断言时，行地址寄存器182a到182c、行地址掩码寄存器183a到183c、列地址寄存器184a及184b、列地址掩码寄存器185a及185b及/或I/O寄存器186的编程可使用标准存取操作来停用。在一些实施例中，行地址寄存器182a到182c、列地址寄存器184a及184b、I/O寄存器186、行地址掩码寄存器183a到183c及/或列地址掩码寄存器185a及185b可另外或替代地使用MRW命令来编程(例如，无论控制寄存器181的PGM位的状态为何)。
控制寄存器181的RST位用于使电路***180的一或多个寄存器复位(例如，复位到全“低”或“0”状态或另一期望状态)。举例来说，当控制寄存器181的RST位被断言时，电路***180可使行地址寄存器182a到182c及/或列地址寄存器184a及184b复位。在一些实施例中，断言RST位可另外使行地址掩码寄存器183a到183c、列地址掩码寄存器185a及185b及/或I/O寄存器186复位。
控制寄存器181的COL位、ROW位及BIT位用于指定在存储器装置100的读取操作期间哪些数据位将使用电路***180中毒。举例来说，当COL位、ROW位及BIT位全部被断言时，电路***180可在针对识别于行地址寄存器182a到182c中的存储器行及识别于列地址寄存器184a及184b中的存储器列的存储器装置100的读取操作期间配置以在对应于存储器行与存储器列的相交点的数据位从存储器阵列150读出时且在所述数据位从存储器装置100的DQ端子输出之前仅使所述数据位中毒。作为另一实例，当控制寄存器181的COL位及ROW位被断言但留下BIT位未断言时，电路***180可在针对识别于行地址寄存器182a到182c中的存储器行及识别于列地址寄存器184a及184b中的存储器列的存储器装置100的读取操作期间在(a)对应于存储器行的数据位中的每一者及(b)对应于存储器列的数据位中的每一者从存储器阵列150读出时且在所述数据位从存储器装置100的一或多个DQ端子输出之前使所述数据位中毒。换句话说，断言控制寄存器181的COL位及ROW位且不断言BIT位可导致电路***180使对应于分别加载到行地址寄存器182a到182c及列地址寄存器184a及184b中的存储器行及存储器列的数据位的交叉状图案中毒。作为又一实例，当控制寄存器181的仅COL位被断言而ROW位及BIT位未被断言时，电路***180(a)实际上忽略加载到行地址寄存器182a到182c中的存储器行地址且(b)在针对识别于列地址寄存器184a及184b中的存储器列的存储器装置100的读取操作期间在对应于存储器列的数据位从存储器阵列150读出时且在所述数据位从存储器装置100的一或多个DQ端子输出之前使所述数据位中的每一者中毒。类似地，当控制寄存器181的仅ROW位被断言而COL位及BIT位未被断言时，电路***180(a)实际上忽略加载到列地址寄存器184a及184b中的存储器列地址且(b)在针对识别于行地址寄存器182a到182c中的存储器行的存储器装置100的读取操作期间在对应于存储器行的数据位从存储器阵列150读出时且在所述数据位从存储器装置100的一或多个DQ端子输出之前使所述数据位中的每一者中毒。
在一些实施例中，控制寄存器181可包含除图1C中展示之外的额外利用位。举例来说，控制寄存器181可包含掩码位。当掩码位未被断言而PGM位被断言时，电路***180(a)可将存储器行地址加载到电路***180的行地址寄存器182a到182c中及/或(b)可将存储器列地址加载到电路***180的列地址寄存器184a及184b中。另一方面，当掩码位被断言(例如，而PGM位未被断言)时，电路***180(a)可将存储器行地址加载到行地址掩码寄存器183a到183c中及/或(b)可将存储器列地址加载到列地址掩码寄存器185a及185b中。作为另一实例，控制寄存器181可包含掩码利用位。当掩码利用位被断言时，电路***180(a)可利用加载到行地址掩码寄存器183a到183c中的存储器行地址项来遮蔽加载到行地址寄存器182a到182c中的存储器行地址项以定义目标存储器行范围及/或(b)可利用加载到列地址掩码寄存器185a及185b中的存储器列地址项来遮蔽加载到列地址寄存器184a及184b中的存储器列地址项以定义目标存储器列范围。另一方面，当掩码利用位未被断言时，电路***180(a)可忽略加载到行地址掩码寄存器183a到183c中的存储器行地址项且仅利用加载到行地址寄存器182a到182c中的存储器行地址项来识别目标存储器行及/或(b)可忽略加载到列地址掩码寄存器185a及185b中的存储器列地址项且仅利用加载到列地址寄存器184a及184b中的存储器列地址项来识别目标存储器列。
如上文论述，当控制寄存器181的PGM位被断言时，存储器行地址经加载到行地址寄存器182a到182c及/或行地址掩码寄存器183a到183c中。在其中电路***180不包含行地址掩码寄存器183a到183c的实施例中，加载到行地址寄存器182a到182c中的存储器行地址识别单个目标存储器行用于在存储器装置100的读取操作期间进行数据中毒，且对应于目标存储器行的一或多个数据位的数据中毒在控制寄存器181的EN位及ROW位被断言时启用。在其中电路***180包含行地址掩码寄存器183a到183c的实施例中，加载到行地址寄存器182a到182c中的存储器行地址及加载到行地址掩码寄存器183a到183c中的存储器行地址可用于识别目标存储器行范围(下文关于图2更详细论述)以在存储器装置100的读取操作期间进行数据中毒，且对应于包含于目标范围内的存储器行的一或多个数据位的数据中毒在控制寄存器181的EN位及ROW位被断言时启用。
如展示，加载到行地址寄存器182a到182c中的每一存储器行地址是识别存储器阵列150的特定存储体及特定存储体群组中的特定存储器行的23个位的集合。加载到行地址掩码寄存器183a到183c中的存储器行地址可包含类似数目及结构的位。在其中行地址寄存器182a到182c及/或行地址掩码寄存器183a到183c(例如，仅)使用存储器装置100的标准存取操作进行编程(如下文更详细描述)的一些实施例中，加载到行地址寄存器182a到182c及/或行地址掩码寄存器183a到183c中的存储器行地址可省略存储体地址及/或存储体群组，因为可跨存储器阵列150每存储体重复标准存取操作。
本技术的其它实施例的存储器行地址可包含不同数目及/或结构的位。举例来说，行地址寄存器182c及/或行地址掩码寄存器183c中的未利用位可用于指定加载到行地址寄存器182a到182c及/或行地址掩码寄存器183a到183c中的地址是否(a)对应于存储器阵列150的缺陷存储器行及/或(b)是否为用于取代缺陷存储器行的存储器阵列150的冗余存储器行的地址。此冗余标识符位可由电路***180用于确保适当数据位在存储器装置100的读取操作期间在数据从存储器阵列150的冗余存储器行(例如，不是用户选择的缺陷存储器行)读出时中毒。
如上文论述，存储器列地址经加载到列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b中。在其中电路***180不包含列地址掩码寄存器185a及185b的实施例中，加载到列地址寄存器184a及184b中的存储器列地址识别单个目标存储器列用于在存储器装置100的读取操作期间进行数据中毒，且对应于目标存储器列的一或多个数据位的数据中毒在控制寄存器181的EN位及COL位被断言时启用。在其中电路***180包含列地址掩码寄存器185a及185b的实施例中，加载到列地址寄存器184a及184b中的存储器列地址及加载到列地址掩码寄存器185a及185b中的存储器列地址可用于识别目标存储器列范围(下文关于图2更详细论述)以在存储器装置100的读取操作期间进行数据中毒，且对应于包含于目标范围内的存储器列的一或多个数据位的数据中毒在控制寄存器181的EN位及COL位被断言时启用。
如展示，加载到列地址寄存器184a及184b中的每一存储器列地址是识别存储器阵列150的特定存储体及特定存储体群组中的特定存储器列的16个位的集合。加载到列地址掩码寄存器185a及185b中的存储器列地址可包含类似数目及结构的位。在其中列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b(例如，仅)使用存储器装置100的标准存取操作进行编程(如下文更详细描述)的一些实施例中，加载到列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b中的存储器列地址可省略存储体地址及/或存储体群组，因为可跨存储器阵列150每存储体重复标准存取操作。在本技术的其它实施例中，存储器列地址可包含不同于图1C中展示的位数目及/或结构的位数目及/或结构。
如上文论述，存储器行地址可使用存储器装置100的标准存取操作来加载到行地址寄存器182a到182c及/或行地址掩码寄存器183a到183c中。举例来说，存储器装置100可接收存储器行地址及激活ACT命令(例如，来自图1A的存储器控制器101及/或主机装置108)。假定控制寄存器181的EN位及PGM位被断言，电路***180可执行ACT操作(例如虚设ACT操作)及将接收到的存储器行地址(或对应于接收到的存储器行地址的从行解码器140(图1B)输出的物理存储器行地址)加载到行地址寄存器182a到182c中。
类似地，存储器列地址可使用存储器装置100的标准存取操作来加载到列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b中。举例来说，存储器装置100可接收存储器列地址及写入WR命令或写入-自动预充电WR-AP命令(例如，来自存储器控制器101及/或主机装置108)。假定控制寄存器181的EN位及PGM位被断言，电路***180可执行WR操作及/或WR-AP操作(例如虚设WR操作及/或虚设WR-AP操作)及将接收到的存储器列地址(或对应于接收到的存储器列地址的从列解码器145(图1B)输出的物理存储器列地址)加载到列地址寄存器184a及184b中。
在其中电路***180包含行地址掩码寄存器183a到183c的实施例中，电路***180可经配置以在接收第二或另一ACT命令之后向行地址掩码寄存器183a到183c加载存储器行地址。在一些实施例中，1位计数器(或控制寄存器181的位)可用于追踪在接收ACT命令之后是使行地址寄存器182a到182c加载还是使行地址掩码寄存器183a到183c加载。类似地，在其中电路***180包含列地址掩码寄存器185a及185b的实施例中，电路***180可经配置以在接收第二或另一WR命令或WR-AP命令之后使列地址掩码寄存器185a及185b加载。1位计数器(或控制寄存器181的位)可用于追踪在接收WR命令或WR-AP命令之后是使列地址寄存器184a及184b加载还是使列地址掩码寄存器185a及185b加载。
另外或替代地，存储器行地址可使用存储器装置100的MRW命令直接写入到行地址寄存器182a到182c及/或行地址掩码寄存器183a到183c。在这些及其它实施例中，存储器列地址可使用存储器装置100的模式寄存器写入MRW命令直接写入到列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b。当使用电路***180来解码存储器***102(图1A)的地址加扰及/或DQ加扰时，MRW命令可为特别有用的。
电路***180的I/O寄存器186可用于指定在其上使数据位中毒的存储器装置100的内部数据线(例如数据读取/写入DRW线)。在一些实施例中，I/O寄存器186是用户编程的。举例来说，I/O寄存器186可使用经由图1A的DQ总线119或另一数据总线传输到存储器装置100的信息编程。更明确来说，存储器控制器101及/或主机装置108(图1A)可经由DQ总线119提供存储器装置100信息以用于在(a)存储器控制器101将WR或WR-AP命令及存储器列地址提供到存储器装置100(例如，经由图1A的CMD/ADDR总线118)及(b)控制寄存器181的EN位及PGM位被断言时对I/O寄存器186进行编程。另外或替代地，I/O寄存器186可经由MRW命令直接编程。
如展示，I/O寄存器186包含对应于存储器装置100的八个DQ端子DQ0到DQ7的八个位。在其中存储器装置100包含不同数目个DQ端子的其它实施例中，I/O寄存器186可包含不同数目个位及/或电路***180可包含多个I/O寄存器186。在一些实施例中，当I/O寄存器186的位未被断言时，电路***180不能使从存储器装置100读出的数据位在对应于存储器装置100的相应DQ端子的内部数据线上中毒。在这些及其它实施例中，当I/O寄存器186的位被断言时，电路***180能够使从存储器装置100读出的数据位在对应于相应DQ端子的内部数据线上中毒(例如，假定数据位对应于(a)加载到行地址寄存器182a到182c中的存储器行地址、(b)由行地址寄存器182a到182c及行地址掩码寄存器183a到183c定义的存储器行地址范围、(c)加载到列地址寄存器184a及184b中的存储器列地址及/或(d)由列地址寄存器184a及184b及列地址掩码寄存器185a及185b定义的存储器列地址范围)。
用户可利用电路***180的I/O寄存器186选择从存储器***102的哪一存储器装置100读出中毒数据位。举例来说，存储器***102的控制器101可经配置以将命令/地址信号传输到存储器***102的存储器装置100中的每一者，使得存储器装置100共享命令/地址信号。在这些实施例中，存储器装置100中的一或多者完全不能通过对一或多个存储器装置100的对应I/O寄存器186进行编程使得I/O寄存器186的所有位未被断言来读出中毒数据位。另一方面，存储器***102的一或多个存储器装置100能够通过对一或多个存储器装置100的对应I/O寄存器186进行编程使得I/O寄存器186的一或多个位被断言来读出中毒数据位。换句话说，存储器装置100的I/O寄存器186可使用户能够指定(a)将从存储器***102的哪一(些)存储器装置100读取中毒数据位及(b)经由所述存储器装置100中的每一者的哪些DQ端子。
图1D是属于电路***180且根据本技术的各个实施例配置的中毒控制逻辑电路***190(“逻辑电路***190”)的部分示意性表示。如展示，逻辑电路***190包含三个主要分支：对应于存储器行地址信息的处置的第一分支141、对应于存储器列地址信息的处置的第二分支142及对应于DQ信息的处置的第三分支143。为了清楚及理解，行地址掩码寄存器183a到183c及列地址掩码寄存器185a及185b已从图1D省略，但下文关于图2更详细论述。所属领域的一般技术人员将易于了解，图1D中说明的逻辑电路***190可为提供相同或类似功能但包含除图1D中展示之外的额外或替代电路组件或布置的一或多个其它更复杂电路的简化电路图。此类其它电路在本技术的范围内。
参考图1D中说明的逻辑电路***190的第一分支141，第一分支141包含行地址寄存器182a到182c、AND门187、XNOR门188及AND门189。AND门187经配置以产生ACT命令与控制寄存器181(图1C)的PGM位的逻辑乘积或逻辑与。AND门187的输出作为时钟信号馈送到行地址寄存器182a到182c中。因此，当控制寄存器181的PGM位被断言且存储器装置100接收ACT命令时，AND门187的输出将从存储器装置100的行解码器140输出的存储器行地址项时控传输到行地址寄存器182a到182c中。接着，这些存储器行地址项从行地址寄存器182a到182c馈送到XNOR门188的第一输入中。在行地址寄存器182a到182c经加载有来自行解码器140的存储器行地址项之后，控制寄存器181的PGM位可未经断言使得行地址寄存器182a到182c不能在接收后续ACT命令之后用新传入存储器行地址项更新。
在一些实施例中，逻辑电路***190的第一分支141可另外包含OR门(未展示)，其具有连接到AND门187的输出的第一输入、被馈送MRW命令的第二输入及连接到行地址寄存器182a到182c的输出(例如，不是使AND门187的输出直接连接到行地址寄存器182a到182c)。以此方式，MRW命令可用于将存储器行地址项加载到行地址寄存器182a到182c中(例如，无论PGM位的状态为何)。
第一分支141的XNOR门188确定加载到行地址寄存器182a到182c中的存储器行地址项何时匹配从行解码器140输出的新传入存储器行地址项(例如，在接收后续ACT命令之后)。当加载到行地址寄存器182a到182c中的存储器行地址项匹配从行解码器140输出的新传入存储器行地址项同时PGM位未被断言(例如，预示针对由加载到行地址寄存器182a到182c中的存储器行地址项识别的存储器行的存储器装置100的读取操作)时，XNOR门188将逻辑高值输出到AND门189。AND门189又输出XNOR门188的输出与控制寄存器181的ROW位的逻辑乘积或逻辑与。AND门189的输出被馈送到逻辑电路***190的AND门195及OR门196中，AND门195及OR门196中的每一者在下文更详细论述。
现参考逻辑电路***190的第二分支142，第二分支142包含列地址寄存器184a及184b、AND门191、XNOR门192及AND门193。第二分支142类似于第一分支141般操作。特定来说，AND门191经配置以产生WR或WR-AP命令与控制寄存器181(图1C)的PGM位的逻辑乘积或逻辑与。AND门191的输出作为时钟信号馈送到列地址寄存器184a及184b中。因此，当控制寄存器181的PGM位被断言且存储器装置100接收WR或WR-AP命令时，AND门191的输出将存储器列地址项(例如，从存储器装置100的列解码器145(图1B)输出)时控传输到列地址寄存器184a及184b中。接着，这些存储器列地址项从列地址寄存器184a及184b馈送到XNOR门192的第一输入中。在列地址寄存器184a及184b经加载有存储器列地址项之后，控制寄存器181的PGM位可未经断言使得列地址寄存器184a及184b不能在接收后续WR或WR-AP命令之后用新传入存储器列地址项更新。
在一些实施例中，逻辑电路***190的第二分支142可另外包含OR门(未展示)，其具有连接到AND门191的输出的第一输入、被馈送MRW命令的第二输入及连接到列地址寄存器184a及184b的输出(例如，不是使AND门191的输出直接连接到列地址寄存器184a及184b)。以此方式，MRW命令可用于将存储器列地址项加载到列地址寄存器184a及184b中(例如，无论PGM位的状态为何)。
第二分支142的XNOR门192确定加载到列地址寄存器184a及184b中的存储器列地址项何时匹配新传入存储器列地址项(例如，在接收后续WR或WR-AP命令之后)。当加载到列地址寄存器184a及184b中的存储器列地址项匹配新传入存储器列地址项同时PGM位未被断言(例如，预示针对由加载到列地址寄存器184a及184b中的存储器列地址项识别的存储器列的存储器装置100的读取操作)时，XNOR门192将逻辑高值输出到AND门193中。AND门193又输出XNOR门192的输出与控制寄存器181的COL位的逻辑乘积或逻辑与。AND门193的输出被馈送到逻辑电路***190的AND门195及OR门196中。
逻辑电路***190的AND门195产生第一分支141的AND门189的输出与第二分支142的AND门193的输出的逻辑乘积或逻辑与。因此，AND门195的输出仅当(a)加载到行地址寄存器182a到182c中的存储器行地址项匹配新传入存储器行地址项，(b)控制寄存器181(图1C)的ROW位被断言，(c)加载到列地址寄存器184a及184b中的存储器列地址项匹配新传入存储器列地址项，及(d)控制寄存器181的COL位被断言时为高。否则，AND门195的输出为低。AND门195的输出被馈送到逻辑电路***190的多路复用器197的第一输入中，如下文更详细论述。
逻辑电路***190的OR门196产生第一分支141的AND门189的输出与第二分支142的AND门193的输出的逻辑求和或逻辑析取。因此，OR门196的输出(a)在加载到行地址寄存器182a到182c中的存储器行地址项匹配新传入存储器行地址项且控制寄存器181(图1C)的ROW位被断言时及/或(b)在加载到列地址寄存器184a及184b中的存储器列地址项匹配新传入存储器列地址项且控制寄存器181的COL位被断言时为高。否则，OR门196的输出为低。OR门196的输出被馈送到逻辑电路***190的多路复用器197的第二输入中。
多路复用器194(a)接收AND门195的输出及OR门196的输出作为输入及(b)取决于控制寄存器181的BIT位是否被断言来输出AND门195的输出或OR门196的输出作为FORCE_FAIL信号。特定来说，当控制寄存器181的BIT位未被断言时，多路复用器197输出OR门196的输出。当控制寄存器181的BIT位被断言时，多路复用器197输出AND门195的输出。如下文关于图1E更详细论述，FORCE_FAIL信号在被断言时使对应于行地址寄存器182a到182c中的存储器行地址项及/或列地址寄存器184a及184b中的存储器列地址项的数据位能够中毒。因此，逻辑电路***190的第一分支141及第二分支142使电路***180能够仅在(a)AND门195的输出为高且控制寄存器181的BIT位被断言或(b)OR门196的输出为高且BIT位未被断言时使数据位中毒。换句话说，电路***180仅在发生以下时使从存储器装置100的存储器阵列150(图1B)读取的数据位中毒：(a)BIT位被断言，加载到行地址寄存器182a到182c中的存储器行地址项匹配新传入存储器行地址项，控制寄存器181的ROW位被断言，加载到列地址寄存器184a及184b中的存储器列地址项匹配新传入存储器列地址项，且控制寄存器181的COL位被断言；(b)BIT位未被断言，加载到行地址寄存器182a到182c中的存储器行地址项匹配新传入存储器行地址项，且控制寄存器181的ROW位被断言；(c)BIT位未被断言，加载到列地址存储器184a及184b中的存储器列地址项匹配新传入存储器列地址项，且控制寄存器181的COL位被断言；及/或(d)BIT位未被断言，加载到行地址寄存器182a到182c中的存储器行地址项匹配新传入存储器行地址项，控制寄存器181的ROW位被断言，加载到列地址寄存器184a及184b中的存储器列地址项匹配新传入存储器列地址项，且控制寄存器181的COL位被断言。
现参考逻辑电路***190的第三分支143，第三分支143包含I/O寄存器186、AND门191及数据输入锁存器194。当I/O及/或突发位项经由存储器装置100的DQ端子串行接收时，用于每一DQ引脚的输入锁存器194并行化I/O及/或突发位项且将其传递到I/O寄存器186。接着，当控制寄存器181的PGM位被断言且存储器装置100接收WR或WR-AP命令时，I/O及/或突发位项经由AND门191的输出时控传输到I/O寄存器186中。加载到I/O寄存器186中的I/O及/或突发位项又馈送到存储器装置100的数据路径中毒控制逻辑电路***(图1E)作为用于选择在存储器装置100的哪些内部DRW线上使数据位中毒的IO_FAIL信号。
在其中MRW命令用于向寄存器编程存储器列地址项、存储器列掩码地址项及/或DQ项的实施例中，逻辑电路***190的第三分支143可包含除图1D中展示之外的额外寄存器。举例来说，第三分支143可包含一组额外寄存器(未展示)，其可经编程有以下的组合：(a)来自列地址寄存器184a及184b的各个存储器列地址项(例如CA[2:0]或突发位项)、(b)来自列地址掩码寄存器185a及185b的各个存储器列掩码地址项(例如CA[2:0]或突发位项)及/或(c)来自I/O寄存器186的DQ项。加载到额外寄存器组中的项可用于强迫特定数据写入(DW)位在图1D中的输入锁存器194的输出上。
图1E是属于电路***180且根据本技术的各个实施例配置的数据路径中毒控制逻辑电路***165(“数据路径中毒控制电路***165”)的部分示意性表示。如展示，数据路径中毒控制电路***165包含多个AND门166(在图1E中个别识别为AND门166a到166h)及多个XOR门167(个别识别为XOR门167a到167h)。更明确来说，数据路径中毒控制电路***165包含存储器装置100的每DQ端子DQ0到DQ7的AND门166及XOR门167。
AND门166a到166h中的每一者经配置以接收从逻辑电路***190(图1D)的多路复用器197输出的FORCE_FAIL信号及从I/O寄存器186(图1D)输出的对应IO_FAIL信号。AND门166a到166h中的每一者又经配置以产生FORCE_FAIL与对应IO_FAIL信号的逻辑乘积或逻辑与。因此，AND门166a到166h中的一者的输出仅在(a)FORCE_FAIL信号为高(指示存储器装置100的读取操作以识别于控制寄存器181、行地址寄存器182a到182c、列地址寄存器184a及184b、行地址掩码寄存器183a到183c及/或列地址掩码寄存器185a及185b中的所关注的存储器行、存储器列及/或存储器位为目标)且(b)对应IO_FAIL信号为高(指示读取数据路径的对应部分或对应DQ端子已经启用用于数据中毒)时为高。否则，AND门166a到166h中的一者的输出为低。
XOR门167a到167h中的每一者经配置以接收(a)AND门166a到166h中的对应者的输出及(b)经由存储器装置100的内部DRW线从存储器装置100的存储器阵列150读取的数据位。XOR门167a到167h各自经配置以产生其输入的互斥析取。因此，XOR门167a到167h中的每一者经配置以在AND门166a到166h中的对应者的输出为高(指示(a)经由对应内部DRW线从存储器阵列150读取的数据位对应于由加载到电路***180的寄存器181到185b中的项识别的目标存储器行、目标存储器列及/或目标存储器单元及(b)存储器装置100的对应内部DRW线/DQ端子由加载到I/O寄存器186中的项启用用于数据中毒)时使经由对应内部DRW线接收的数据位中毒。否则，XOR门167a到167h中的每一者经配置以传递数据位且不使数据位中毒(指示(a)经由对应内部DRW线从存储器阵列150读取的数据位不对应于由加载到电路***180的寄存器181到185b中的项识别的目标存储器行、目标存储器列及/或目标存储器单元及/或(b)对应内部DRW线/DQ端子未由加载到I/O寄存器186中的项启用用于数据中毒)。接着，从XOR门167a到167h输出的数据位被传递到I/O电路160及/或从存储器装置100的对应DQ端子DQ0到DQ7读出。
如上文论述，电路***180可包含行地址掩码寄存器183a到183c及/或列地址掩码寄存器185a及185b以分别定义存储器行范围及/或存储器列范围用于使数据位中毒。在这些实施例中，额外遮蔽电路***可在图1D的位置114及/或位置116处添加到图1D的逻辑电路***190。遮蔽电路***214的一个实例在图2中说明。为了清楚及理解，遮蔽电路***214(a)比较两个4位存储器行地址项A[3:0]与B[3:0]及(b)使用加载到电路***180(图1B及1C)的行地址掩码寄存器183a到183c中的4位存储器行地址项M[3:0]遮蔽比较的结果。图2中说明的逻辑可经扩展用于存储器行地址项的任何数目个位。
如图2中展示，遮蔽电路***214包含多个XNOR门288(在图2中个别识别为XNOR门288a到288d)。XNOR门288a到288d类似于上文论述的图1D的XNOR门188般起作用。特定来说，XNOR门288a到288d确定加载到行地址寄存器182a到182c(图1C及1D)中的存储器行地址项的位B[3:0]在存储器装置100的读取操作期间是否匹配新传入存储器行地址项的对应位A[3:0]。当位匹配时，对应XNOR门288的输出为高。否则，对应XNOR门288的输出为低。
接着，XNOR门288a到288d的输出被馈送到对应OR门299(在图2中个别识别为OR门299a到299d)中。OR门299a到299d产生XNOR门288a到288d的输出与加载到行地址掩码寄存器183a到183c中的存储器行地址项的对应位M[3:0]的逻辑求和或逻辑析取。因此，OR门299a到299d的输出在(a)加载到电路***180的行地址寄存器182a到182c中的存储器行地址项的对应位B[3:0]匹配新传入存储器行地址项的对应位A[3:0]及/或(b)加载到行地址掩码寄存器183a到183c中的存储器行地址项的对应位M[3:0]为“高”时为高。接着，OR门299a到299d的输出被馈送到AND门289中，AND门289类似于上文论述的图1D的AND门189般起作用。
以此方式，加载到行地址寄存器182a到182c中的存储器行地址项及加载到行地址掩码寄存器183a到183c中的存储器行地址项可用于定义目标存储器行范围用于数据中毒。举例来说，当加载到行地址寄存器182a到182c中的存储器行地址项B[3:0]是“1000”且加载到行地址掩码寄存器183a到183c中的存储器行地址项M[3:0]是“1011”时，落在“1000”及“1011”内的所有新传入存储器行地址项A[3:0]将致使AND门289的输出为“高”(假定控制寄存器181的ROW位被断言)。落在此范围外的所有其它新传入存储器行地址项A[3:0](例如“1000”)将致使AND门289的输出为“低”。
类似于图2中展示的逻辑的逻辑可在图1D的位置116处用于定义存储器列地址范围用于中毒。举例来说，图2中说明的行地址掩码寄存器183a到183c可用列地址掩码寄存器185a及185b取代，且控制寄存器181(图1C)的COL位可代替控制寄存器181的ROW位输入到图2的AND门289中。接着，加载到列地址寄存器184a及184b中的存储器列地址项B[3:0]可与新传入列地址项A[3:0]比较，且结果可使用加载到列地址掩码寄存器185a及185b中的存储器列地址项M[3:0]遮蔽。
如上文论述，电路***180可使用各种方法确定何时将存储器行地址项加载到行地址掩码寄存器183a到183c中(例如，不是加载到行地址寄存器182a到182c中)及/或何时将存储器列地址项加载到列地址掩码寄存器185a及185b中(例如，不是加载到列地址寄存器184a及184b中)。举例来说，当控制寄存器181(图1C)的PGM位被断言且控制寄存器181的掩码位(未展示)未被断言时，电路***180可将存储器行地址项加载到行地址寄存器182a到182c中。继续此实例，当控制寄存器181的掩码位(未展示)被断言时，电路***180可将存储器行地址项加载到行地址掩码寄存器183a到183c中。PGM位及掩码位可类似地用于将存储器列地址项加载到列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b中。
作为另一实例，每当ACT命令被接收同时控制寄存器181的PGM位被断言时，电路***180可循序地将存储器行地址项加载到行地址寄存器182a到182c及行地址掩码寄存器183a到183c中，替代地在行地址寄存器182a到182c与行地址掩码寄存器183a到183c之间。更明确来说，电路***180可：(a)在电路***180接收第一ACT命令同时控制寄存器181的PGM位被断言时将存储器行地址项加载到行地址寄存器182a到182c中；(b)在电路***180接收第二ACT命令同时控制寄存器181的PGM位被断言时将行地址项加载到行地址掩码寄存器183a到183c中；(c)在电路***180接收第三ACT命令同时控制寄存器181的PGM位被断言时将存储器行地址项加载到行地址寄存器182a到182c中；及(d)以此类推。计数器(例如1位计数器)可用于计数ACT命令及/或确定是使行地址寄存器182a到182c加载还是使行地址掩码寄存器183a到183c加载。寄存器182a到183c可在任何时间通过断言控制寄存器181的RST位来复位。类似方法可用于将存储器列地址项加载到列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b中。
类似于上述实例，在一些实施例中，每当ACT命令被接收同时控制寄存器181的PGM位被断言时，电路***180可循序地将存储器行地址项加载到行地址寄存器182a到182c及行地址掩码寄存器183a到183c中，替代地在行地址寄存器182a到182c与行地址掩码寄存器183a到183c之间。然而，与上述实例相比，每当电路***180将存储器行地址项加载到行地址寄存器182a到182c中时，电路***180可清除或复位行地址掩码寄存器183a到183c。类似方法可用于将存储器列地址项加载到列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b中。
作为又一实例，电路***180可使用1位计数器来循序地将存储器行地址项加载到行地址寄存器182a到182c中且借此定义加载到行地址掩码寄存器183a到183c中的存储器行地址项。更明确来说，当电路***180接收第一ACT命令同时控制寄存器181的PGM位被断言时，电路***180可(a)将存储器行地址项加载到行地址寄存器182a到182c中，(b)将存储器行地址项馈送到XOR门(未展示)的第一输入中，及(c)清除或复位加载到行地址掩码寄存器183a到183c中的存储器行地址项。当电路***180随后接收第二ACT命令同时控制寄存器181的PGM位被断言时，电路***180可(a)将新传入存储器行地址项加载到行地址寄存器182a到182c中，(b)将新传入存储器行地址项馈送到XOR门的第二输入中，及(c)将XOR门的输出加载到行地址掩码寄存器183a到183c中。类似方法可用于将存储器列地址项加载到列地址寄存器184a及184b及/或列地址掩码寄存器185a及185b中。
尽管上文在使从存储器装置的存储器阵列150读取的数据位中毒的上下文中论述，但电路***180可用于在数据位被写入到存储器装置100的存储器阵列150时使其中毒。举例来说，当数据位经由存储器装置100的DQ端子接收时，电路***180可在选择数据位被写入到存储器阵列150之前使所述数据位中毒。中毒可在存储器装置100的ECC电路157在写入操作期间编码数据位之前或之后发生。如果中毒在存储器装置100的ECC电路157在写入操作期间处理或编码数据位之前发生，那么中毒可用于在数据位被存储到存储器阵列150之前测试及/或确定ECC操作是否正确识别及/或校正所得位错误。如果中毒在存储器装置100的ECC电路157在写入操作期间处理或编码数据位之后发生，那么数据位可被存储到存储器阵列150作为位错误。在这些实施例中，存储到存储器阵列150的位错误可用于在数据位随后从存储器阵列150读取时测试及/或确定ECC操作(或存储器装置100的其它操作，例如PPR操作)是否正确识别及/或校正所得位错误。
图3是说明根据本技术的各个实施例的操作地址可选数据中毒电路***(例如图1B到2的电路***180)的方法300的流程图。方法300被说明为一组步骤或框301到309。框301到309中的一或多者的所有或子集可由存储器***(例如图1A的存储器***102)的组件或装置执行。举例来说，框301到309中的一或多者的所有或子集可由以下执行：(i)存储器装置(例如图1A及1B的存储器装置100)、(ii)存储器控制器(例如图1A的存储器控制器101)及/或(iii)主机装置(例如图1A的主机装置108)。此外，框301到309中的任何一或多者可根据上文图1A到2的论述执行。
方法300在框301开始于使地址可选数据中毒电路***的各种寄存器复位。在一些实施例中，使寄存器复位可包含使存储器行地址寄存器、存储器行地址掩码寄存器、存储器列地址寄存器、存储器列地址掩码寄存器及/或I/O寄存器复位。在这些及其它实施例中，使寄存器复位可包含断言地址可选数据中毒电路***的控制寄存器的RST位。在这些及其它实施例中，使寄存器复位可包含(a)断言控制寄存器的EN位及/或(b)在各种寄存器复位之后未断言控制寄存器的RST位。
在框302，方法300接着对地址可选数据中毒电路***的存储器行地址寄存器进行编程。在一些实施例中，对存储器行地址寄存器进行编程包含(a)断言控制寄存器的PGM位及/或(b)在PGM位被断言时对存储器行地址寄存器进行编程。在这些及其它实施例中，对存储器行地址寄存器进行编程包含响应于(例如，从存储器控制器及/或主机装置)接收ACT命令及/或存储器行地址项而将存储器行地址项加载到存储器行地址寄存器中。在一些实施例中，加载到存储器行地址寄存器中的存储器行地址项可包含从存储器装置的行解码器输出的存储器行地址项或馈送到行解码器中的存储器行地址项。加载到存储器行地址寄存器中的存储器行地址项可识别目标存储器行用于数据中毒。
在框303，方法300接着对地址可选数据中毒电路***的存储器列地址寄存器进行编程。在一些实施例中，对存储器列地址寄存器进行编程包含(a)断言控制寄存器的PGM位及/或(b)在PGM位被断言时对存储器列地址寄存器进行编程。在这些及其它实施例中，对存储器列地址寄存器进行编程包含响应于(例如，从存储器控制器及/或主机装置)接收WR或WR-AP命令及/或存储器列地址项而将存储器列地址项加载到存储器列地址寄存器中。在一些实施例中，加载到存储器列地址寄存器中的存储器列地址项可包含从存储器装置的列解码器输出的存储器列地址项或馈送到列解码器中的存储器列地址项。加载到存储器列地址寄存器中的存储器列地址项可识别目标存储器列用于数据中毒。
在框304，方法300接着对地址可选数据中毒电路***的I/O寄存器进行编程。在一些实施例中，对I/O寄存器进行编程包含(a)断言控制寄存器的PGM位及/或(b)在PGM位被断言时对I/O寄存器进行编程。在这些及其它实施例中，对I/O寄存器进行编程包含响应于(例如，从存储器控制器及/或主机装置)接收WR或WR-AP命令及/或I/O项而将I/O项加载到I/O寄存器中。在一些实施例中，加载到I/O寄存器中的I/O项可包含经由可操作地将存储器装置连接到存储器控制器及/或主机装置的DQ总线接收的I/O项。加载到I/O寄存器中的I/O项可识别存储器装置内部的数据路径(例如DRW线)的部分及/或所启用的DQ端子用于数据中毒。
在框305，方法300接着对地址可选数据中毒电路***的存储器行地址掩码寄存器进行编程。在一些实施例中，对存储器行地址掩码寄存器进行编程包含(a)断言控制寄存器的PGM位及/或一或多个其它位(例如掩码位)及/或(b)在PGM位及/或一或多个其它位被断言时对存储器行地址寄存器进行编程。在这些及其它实施例中，对存储器行地址掩码寄存器进行编程包含响应于(例如，从存储器控制器及/或主机装置)接收ACT命令及/或存储器行地址项而将存储器行地址项加载到存储器行地址掩码寄存器中。ACT命令可为在框302的ACT命令之前或之后接收的ACT命令。在一些实施例中，加载到存储器行地址掩码寄存器中的存储器行地址项可包含从存储器装置的行解码器输出的存储器行地址项或馈送到行解码器中的存储器行地址项。加载到存储器行地址掩码寄存器中的存储器行地址项可用于识别目标范围存储器行用于数据中毒。
在框306，方法300接着通过对地址可选数据中毒电路***的存储器列地址掩码寄存器进行编程。在一些实施例中，对存储器列地址掩码寄存器进行编程包含(a)断言控制寄存器的PGM位及/或一或多个其它位(例如掩码位)及/或(b)在PGM位及/或一或多个其它位被断言时对存储器行地址寄存器进行编程。在这些及其它实施例中，对存储器列地址掩码寄存器进行编程包含响应于(例如，从存储器控制器及/或主机装置)接收WR或WR-AP命令及/或存储器列地址项而将存储器列地址项加载到存储器列地址掩码寄存器中。WR或WR-AP命令可为在框303的WR或WR-AP命令之前或之后接收的WR或WR-AP命令。在一些实施例中，加载到存储器列地址掩码寄存器中的存储器列地址项可包含从存储器装置的列解码器输出的存储器列地址项或馈送到列解码器中的存储器列地址项。加载到存储器列地址掩码寄存器中的存储器列地址项可用于识别目标范围存储器列用于数据中毒。
在框307，方法300接着识别目标存储器行、目标存储器列及/或目标存储器单元用于数据中毒。在一些实施例中，识别一或多个目标存储器行包含断言控制寄存器的ROW位。在这些及其它实施例中，识别一或多个目标存储器列包含断言控制寄存器的COL位。在这些及其它实施例中，识别对应于目标存储器行及目标存储器列的一或多个选择存储器单元包含断言控制寄存器的BIT位。
在框308，方法300接着使对应于目标存储器行、目标存储器列及/或目标存储器单元的数据位中毒。在一些实施例中，使对应于目标存储器行的数据位中毒包含至少当控制寄存器的ROW位被断言时确定新传入存储器行地址项(a)匹配在框302加载到存储器行地址寄存器中的存储器行地址项及/或(b)包含于由在框302加载到存储器行地址寄存器中的存储器行地址项及在框305加载到存储器行地址掩码寄存器中的存储器行地址项识别的目标存储器行地址项范围内。在这些及其它实施例中，使对应于目标存储器列的数据位中毒包含至少当控制寄存器的COL位被断言时确定新传入存储器列地址项(a)匹配在框303加载到存储器列地址寄存器中的存储器列地址项及/或(b)包含于由在框303加载到存储器列地址寄存器中的存储器行地址项及在框306加载到存储器列地址掩码寄存器中的存储器列地址项识别的目标存储器列地址项范围内。在这些及其它实施例中，使对应于目标存储器单元的数据位中毒包含至少当控制寄存器的ROW位、COL位及BIT位被断言时确定(a)新传入存储器行地址项(i)匹配在框302加载到存储器行地址寄存器中的存储器行地址项及/或(ii)包含于由在框302加载到存储器行地址寄存器中的存储器行地址项及在框305加载到存储器行地址掩码寄存器中的存储器行地址项识别的目标存储器行地址项范围内及(b)新传入存储器列地址项(i)匹配在框303加载到存储器列地址寄存器中的存储器列地址项及/或(ii)包含于由在框303加载到存储器列地址寄存器中的存储器列地址项及在框306加载到存储器列地址掩码寄存器中的存储器列地址项识别的目标存储器列地址项范围内。
在一些实施例中，使对应于目标存储器行、目标存储器列及/或目标存储器单元的数据位中毒包含在数据位从存储器装置的存储器阵列读取时使数据位中毒。在这些及其它实施例中，使对应于目标存储器行、目标存储器列及/或目标存储器单元的数据位中毒包含使在由I/O寄存器启用用于数据中毒的存储器装置的内部DRW线上读出的数据位中毒。在这些及其它实施例中，使对应于目标存储器行、目标存储器列及/或目标存储器单元的数据位中毒包含(a)在数据位由存储器装置的ECC电路处理之前或之后及/或(b)在数据位从存储器装置的DQ端子读出之前使数据位反转。
在框309，方法300接着使用中毒数据位确认、调试及/或解码存储器装置及/或存储器***的各种操作。在一些实施例中，中毒数据位用于确认及/或调试存储器装置的ECC操作。举例来说，数据位可在数据位由存储器装置的ECC电路处理之前在框308中毒，使得ECC电路接收一或多个中毒数据位。中毒数据位又可用于验证ECC操作正确识别及/或校正对应于中毒数据位的一或多个位错误。在这些及其它实施例中，中毒数据位可用于确认及/或调试存储器***的ECC操作(不是存储器装置的ECC操作)。举例来说，数据位可在数据位由存储器装置的ECC电路处理之后但在数据位由存储器***的ECC组件(例如，位于存储器控制器上)处理之前在框308中毒，使得存储器***的ECC组件接收一或多个中毒数据位。中毒数据位又可用于验证存储器***的ECC组件正确识别及/或校正对应于中毒数据位的一或多个位错误。在这些及其它实施例中，中毒数据位可用于确认及/或调试存储器装置及/或存储器***的PPR操作。举例来说，数据位可用于触发存储器装置及/或存储器***的PPR操作及/或验证存储器阵列的冗余存储器行已成功用于取代存储器阵列的缺陷存储器行。在这些及其它实施例中，中毒数据位可用于解码存储器***的存储器地址加扰及/或DQ加扰(例如，通过使用MRW命令硬编码地址可选数据中毒电路***的寄存器中的一或多者、监测存储器装置的输出及使用输出在由用户从存储器装置外部所见的地址及/或数据的逻辑结构与存储器装置内的地址及/或数据的物理或拓扑内部结构之间解码地址及/或DQ加扰)。
尽管以特定顺序论述及说明方法300的框301到309，但图3中说明的方法300不限于此。在其它实施例中，方法300可以不同顺序执行。在这些及其它实施例中，方法300的框301到309中的任何者可在方法300的其它框301到309中的任何者之前、期间及/或之后执行。此外，相关领域的一般技术人员将认识到，所说明的方法300可更改且仍保持在本技术的这些及其它实施例内。举例来说，在一些实施例中，可省略及/或重复图3中说明的方法300的一或多个框301到309。作为特定实例，可在一些实施例中省略框304、305及/或306。
上文参考图1A到3描述的前述存储器***、装置及/或方法中的任何者可经并入到各种更大及/或更复杂***中的任何者中，其代表性实例是图4中示意性展示的***490。***490可包含半导体装置组合件400、电源492、驱动器494、处理器496及/或其它子***及组件498。半导体装置组合件400可包含大体上类似于上文参考图1A到3描述的存储器***、装置及/或方法的特征的特征。所得***490可执行各种功能中的任何者，例如存储器存储、数据处理及/或其它合适功能。因此，代表性***490可包含(但不限于)手持式装置(例如移动电话、平板计算机、数字阅读器及数字音频播放器)、计算机、车辆、电器及其它产品。***490的组件可收容于单个单元或分布于多个互连单元上(例如，通过通信网络)。***490的组件还可包含远程装置及各种计算机可读媒体中的任何者。
C.结论
如本文中使用，术语“存储器***”及“存储器装置”指代经配置以临时及/或永久存储与各种电子装置相关的信息的***及装置。因此，术语“存储器装置”可指代单个存储器裸片及/或含有一或多个存储器裸片的存储器封装。类似地，术语“存储器***”可指代包含一或多个存储器裸片的***(例如存储器封装)及/或包含一或多个存储器封装的***(例如双列直插式存储器模块(DIMM))。
在上下文准许的情况下，单数或复数项也可分别包含复数或单数项。另外，除非词“或”明确限于意味着关于两个或更多个项的列表的仅单个项排除其它项，否则此列表中使用的“或”应被解译为包含(a)列表中的任何单个项、(b)列表中的所有项或(c)列表中项的任何组合。此外，如本文中使用，如“A及/或B”中的短语“及/或”指代仅A、仅B及A及B两者。另外，术语“包括”、“包含”、“具有”及“拥有”贯穿全文用于意味着包含至少所述特征，使得不排除任何更大数目个相同特征及/或额外类型的其它特征。此外，如本文中使用，短语“基于”不应被解释为参考一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应以相同于短语“至少部分基于”的方式解释。
本文中描述的信息及信号可使用各种不同工艺及技术中的任何者表示。举例来说，在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有各种位宽度。
本文中描述的功能可实施于硬件、由处理器实施的软件、固件或其任何组合中。其它实例及实施方案在本公开及所附权利要求书的范围内。实施功能的特征也可物理定位于各个位置处，包含经分布使得功能的部分实施于不同物理位置处。
本技术的实施例的上文详细描述不希望是详尽的或将本技术限于上文公开的精确形式。尽管上文为了说明而描述本技术的特定实施例及实例，但如相关领域的技术人员应认识到，各种等效修改可在本技术的范围内。举例来说，虽然以给定顺序呈现及/或论述步骤，但替代实施例可以不同顺序执行步骤。此外，本文中描述的各个实施例也可经组合以提供另外实施例。
应从前文了解，本文中已为了说明而描述本技术的特定实施例，但未展示或详细描述众所周知的结构及功能以免不必要地模糊本技术的实施例的描述。还应从前文了解，可在不脱离本技术的情况下做出各种修改。举例来说，本技术的各种组件可进一步分成子组件，或本技术的各种组件及功能可组合及/或集成。此外，尽管已在本技术的某些实施例的上下文中描述与所述实施例相关联的优点，但其它实施例也可展现此类优点，且并非所有实施例需要必然展现此类优点以落于本技术的范围内。因此，本公开及相关联技术可涵盖本文中未明确展示或描述的其它实施例。

Claims (21)

1.一种存储器装置，其包括：
存储器阵列，其具有多个存储器行及多个存储器列；及
电路***，其可操作地耦合到所述存储器阵列，
其中所述电路***包含(a)一或多个存储器行地址寄存器或(b)一或多个存储器列地址寄存器，
其中所述电路***经配置以将对应于所述多个存储器行中的存储器行的存储器行地址加载到所述一或多个存储器行地址寄存器中或将对应于所述多个存储器列中的存储器列的存储器列地址加载到所述一或多个存储器列地址寄存器中，且其中所述电路***进一步在针对(i)加载到所述一或多个存储器行地址寄存器中的所述存储器行地址或(ii)加载到所述一或多个存储器列地址寄存器中的所述存储器列地址的读取或写入操作期间配置以在存储于所述存储器阵列中且对应于所述存储器行地址或所述存储器列地址的数据位从所述存储器装置输出作为所述读取操作的部分之前或在所述数据位存储到所述存储器阵列作为所述写入操作的部分之前将所述数据位的第一数据状态改成不同于所述第一数据状态的第二数据状态。
2.根据权利要求1所述的存储器装置，其中所述电路***经配置以将所述第一数据状态改成所述第二数据状态，使得所述数据位从所述存储器装置输出作为位错误。
3.根据权利要求2所述的存储器装置，其中：
所述存储器装置进一步包含错误校正码ECC电路；且
所述电路***经配置以在所述ECC电路处理所述数据位之后将所述第一数据状态改成所述第二数据状态。
4.根据权利要求2所述的存储器装置，其中：
所述存储器装置进一步包含错误校正码ECC电路；且
所述电路***经配置以在所述ECC电路处理所述数据位之前将所述第一数据状态改成所述第二数据状态。
5.根据权利要求1所述的存储器装置，其中：
所述存储器装置进一步包括行解码器；且
所述电路***经配置以从所述行解码器接收所述存储器行地址。
6.根据权利要求1所述的存储器装置，其中所述电路***进一步经配置以(a)在所述存储器装置接收激活命令时将所述存储器行地址加载到所述一或多个存储器行地址寄存器中或(b)在所述存储器装置接收写入命令或写入-自动预充电命令时将所述存储器列地址加载到所述一或多个存储器列地址寄存器中。
7.根据权利要求6所述的存储器装置，其中：
所述激活命令、所述写入命令或所述写入-自动预充电命令是第一组存取命令的部分；且
所述存储器装置经配置以响应于不同于所述第一组的第二组存取命令而执行所述读取或写入操作。
8.根据权利要求1所述的存储器装置，其中所述电路***进一步经配置以(a)在所述存储器装置接收第一模式寄存器写入命令时将所述存储器行地址加载到所述一或多个存储器行地址寄存器中或(b)在所述存储器装置接收第二模式寄存器写入命令时将所述存储器列地址加载到所述一或多个存储器列地址寄存器中。
9.根据权利要求1所述的存储器装置，其中：
所述存储器行地址是第一存储器行地址，所述存储器行是第一存储器行，所述存储器列地址是第一存储器列地址，且所述存储器列是第一存储器列；
所述读取或写入操作是针对(a)对应于所述多个存储器行中的第二存储器行的第二存储器行地址或(b)对应于所述多个存储器列中的第二存储器列的第二存储器列地址；且
所述电路***进一步经配置以：
比较(a)所述第一存储器行地址与所述第二存储器行地址或(b)所述第一存储器列地址与所述第二存储器列地址，及
仅当(a)所述第一存储器行地址匹配所述第二存储器行地址，(b)所述第一存储器列地址匹配所述第二存储器列地址，或(c)所述第一存储器行地址匹配所述第二存储器行地址且所述第一存储器列地址匹配所述第二存储器列地址时将所述数据位的所述第一数据状态改成所述第二数据状态。
10.根据权利要求1所述的存储器装置，其中：
所述存储器行地址是第一存储器行地址，所述存储器行是第一存储器行，所述存储器列地址是第一存储器列地址，且所述存储器列是第一存储器列；且
所述电路***进一步包含：(a)一或多个存储器行地址掩码寄存器，其经配置以存储对应于所述多个存储器行中的第二存储器行的第二存储器行地址；或(b)一或多个存储器列地址掩码寄存器，其经配置以存储对应于所述多个存储器列中的第二存储器列的第二存储器列地址。
11.根据权利要求10所述的存储器装置，其中：
所述第一存储器行地址及所述第二存储器行地址识别对应于所述多个存储器行的存储器行范围的存储器行地址范围，或所述第一存储器列地址及所述第二存储器列地址识别对应于所述多个存储器列的存储器列范围的存储器列地址范围；且
所述读取或写入操作是针对(a)对应于所述多个存储器行中的第三存储器行的第三存储器行地址或(b)对应于所述多个存储器列中的第三存储器列的第三存储器列地址；且
所述电路***进一步经配置以：
比较(a)所述第三存储器行地址与所述存储器行地址范围或(b)所述第三存储器列地址与所述存储器列地址范围，及
仅当(a)所述第三存储器行地址落在所述存储器行地址范围内，(b)所述第三存储器列地址落在所述存储器列地址范围内，或(c)所述第三存储器行地址落在所述存储器行地址范围内且所述第三存储器列地址落在所述存储器列地址范围内时将所述数据位的所述第一数据状态改成所述第二数据状态。
12.根据权利要求1所述的存储器装置，其中：
所述存储器装置包含外部DQ端子；
所述电路***包含具有对应于所述外部DQ端子的至少一个位的输入/输出I/O寄存器；
所述存储器装置经配置以经由所述外部DQ端子从所述存储器装置输出所述数据位；且
所述电路***经配置以仅当所述I/O寄存器的所述至少一个位被断言时将所述数据位的所述第一数据状态改成所述第二数据状态。
13.一种方法，其包括：
识别存储器装置的存储器阵列的至少一个存储器行或至少一个存储器列用于数据中毒；
执行针对第一存储器行的存储器行地址及第一存储器列的存储器列地址的读取或写入操作；
确定所述存储器行地址对应于所述至少一个存储器行中的存储器行或所述存储器列地址对应于所述至少一个存储器列中的存储器列；及
响应于所述确定且在执行所述读取或写入操作时，在从所述存储器阵列读出或写入到所述存储器阵列的数据位从所述存储器装置输出作为所述读取操作的部分之前或在所述数据位存储到所述存储器阵列作为所述写入操作的部分之前将所述数据位的第一数据状态改成第二数据状态，其中所述第二数据状态不同于所述第一数据状态。
14.根据权利要求13所述的方法，其中识别所述至少一个存储器行或所述至少一个存储器列包含在执行所述读取或写入操作之前将第一存储器行地址或第一存储器列地址分别加载到一或多个存储器行地址寄存器或一或多个存储器列地址寄存器中。
15.根据权利要求14所述的方法，其中：
将所述第一存储器行地址加载到所述一或多个存储器行地址寄存器中包含响应于接收激活命令或第一模式寄存器写入命令而将所述第一存储器行地址加载到所述一或多个存储器行地址寄存器中；或
将所述第一存储器列地址加载到所述一或多个存储器列地址寄存器中包含响应于接收写入命令、写入-自动预充电命令或第二模式寄存器写入命令而将所述第一存储器列地址加载到所述一或多个存储器列地址寄存器中。
16.根据权利要求14所述的方法，其中识别所述至少一个存储器行或所述至少一个存储器列包含：
在执行所述读取或写入操作之前将第二存储器行地址或第二存储器列地址分别加载到一或多个存储器行地址掩码寄存器或一或多个存储器列地址掩码寄存器中；及
用所述第二存储器行地址遮蔽所述第一存储器行地址以识别对应于所述至少一个存储器行的存储器行地址范围或用所述第二存储器列地址遮蔽所述第一存储器列地址以识别对应于所述至少一个存储器列的存储器列地址范围。
17.根据权利要求14所述的方法，其中：
所述方法进一步包括：在执行所述读取或写入操作时，比较(a)所述存储器行地址与所述第一存储器行地址或(b)所述存储器列地址与所述第一存储器列地址；及
仅当(1)所述存储器行地址匹配所述第一存储器行地址或包含于至少部分由所述第一存储器行地址识别的存储器行地址范围内，(2)所述存储器列地址匹配所述第一存储器列地址或包含于至少部分由所述第一存储器列地址识别的存储器列地址范围内，或(3)所述存储器行地址匹配所述第一存储器行地址或包含于所述存储器行地址范围内且所述存储器列地址匹配所述第一存储器列地址或包含于所述存储器列地址范围内时将所述数据位的所述第一数据状态改成所述第二数据状态。
18.根据权利要求13所述的方法，其中：
执行所述读取或写入操作包含执行所述读取操作；
执行所述读取操作包含经由所述存储器装置的外部DQ端子从所述存储器装置输出所述数据位；
所述方法进一步包括启用所述外部DQ端子用于数据中毒；且
将所述数据位的所述第一数据状态改成所述第二数据状态包含仅当所述外部DQ端子经启用用于数据中毒时将所述数据位的所述第一数据状态改成所述第二数据状态。
19.根据权利要求13所述的方法，其中：
所述读取或写入操作是第一读取或写入操作；
将所述数据位的所述第一数据状态改成所述第二数据状态包含使用所述存储器装置的数据中毒电路***且仅当所述数据中毒电路***被启用时将所述数据位的所述第一数据状态改成所述第二数据状态；且
所述方法进一步包括：
停用所述数据中毒电路***；及
当所述中毒电路***被停用时，执行针对所述第一存储器行的所述存储器行地址或所述第一存储器列的所述存储器列地址的第二读取或写入操作，使得所述数据位(a)从所述存储器阵列读取且从所述存储器装置输出以具有所述第一数据状态作为所述第二读取操作的部分或(b)写入到所述存储器阵列以具有所述第一数据状态作为所述第二写入操作的部分。
20.一种存储器***，其包括：
存储器控制器；及
存储器装置，其可操作地连接到所述存储器控制器，其中所述存储器装置包含：
存储器阵列；及
电路***，其耦合到所述存储器阵列且包含(a)一或多个存储器行地址寄存器或(b)一或多个存储器列地址寄存器，
其中所述电路***经配置以：
将由所述存储器控制器识别的第一存储器行地址或第一存储器列地址分别加载到所述一或多个存储器行地址寄存器或所述一或多个存储器列地址寄存器中，及
当所述存储器装置执行针对第二存储器行地址或第二存储器列地址的读取或写入操作时：
比较(a)所述第二存储器行地址与所述第一存储器行地址或(b)所述第二存储器列地址与所述第一存储器列地址；及
当(i)所述第二存储器行地址匹配所述第一存储器行地址或包含于至少部分由所述第一存储器行地址识别的存储器行地址范围内或(ii)所述第二存储器列地址匹配所述第一存储器列地址或包含于至少部分由所述第一存储器列地址识别的存储器列地址范围内时将从所述存储器阵列读出的数据位的第一数据状态改成不同于所述第一数据状态的所述第二数据状态，使得所述数据位从所述存储器装置输出作为第一位错误作为所述读取操作的部分或存储到所述存储器阵列作为第二位错误作为所述写入操作的部分。
21.根据权利要求20所述的存储器***，其中所述存储器控制器经配置以：
发出激活命令或第一模式寄存器写入命令以将所述第一存储器行地址加载到所述一或多个存储器行地址寄存器中；或
发出写入命令、写入-自动预充电命令或第二模式寄存器写入命令以将所述第一存储器列地址加载到所述一或多个存储器列地址寄存器中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116741229A (zh) * 2023-08-14 2023-09-12 浙江力积存储科技有限公司 一种存储器数据写入方法、装置、存储介质和电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12032834B2 (en) * 2021-12-30 2024-07-09 Micron Technology, Inc. Memory with address-selectable data poisoning circuitry, and associated systems, devices, and methods

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6055204A (en) * 1997-04-29 2000-04-25 Texas Instruments Incorporated Circuits, systems, and methods for re-mapping memory column redundancy
US7212457B2 (en) * 2005-05-18 2007-05-01 Macronix International Co., Ltd. Method and apparatus for implementing high speed memory
US8693262B2 (en) * 2011-10-11 2014-04-08 Apple Inc. Reduced latency memory column redundancy repair
US10990472B2 (en) * 2018-07-24 2021-04-27 Micron Technology, Inc. Spare substitution in memory system
US11221910B2 (en) * 2018-07-24 2022-01-11 Micron Technology, Inc. Media scrubber in memory system
CN113228177A (zh) * 2018-12-31 2021-08-06 美光科技公司 用于存储器模块的可配置数据路径
US11994943B2 (en) * 2018-12-31 2024-05-28 Lodestar Licensing Group Llc Configurable data path for memory modules
US10990317B2 (en) * 2019-08-28 2021-04-27 Micron Technology, Inc. Memory with automatic background precondition upon powerup
US11533064B2 (en) * 2020-11-09 2022-12-20 Micron Technology, Inc. Error correcting code poisoning for memory devices and associated methods and systems
US20220147267A1 (en) * 2020-11-10 2022-05-12 Micron Technology, Inc. ERROR INJECTION METHODS USING SOFT POST-PACKAGE REPAIR (sPPR) TECHNIQUES AND MEMORY DEVICES AND MEMORY SYSTEMS EMPLOYING THE SAME
US11775382B2 (en) * 2020-12-09 2023-10-03 Micron Technology, Inc. Modified parity data using a poison data unit
US20220300370A1 (en) * 2021-03-17 2022-09-22 Micron Technology, Inc. Configurable Error Correction Code (ECC) Circuitry and Schemes
US20220326887A1 (en) * 2021-04-06 2022-10-13 Micron Technology, Inc. Log management maintenance operation and command
US12032834B2 (en) * 2021-12-30 2024-07-09 Micron Technology, Inc. Memory with address-selectable data poisoning circuitry, and associated systems, devices, and methods
US20230393930A1 (en) * 2022-06-02 2023-12-07 Micron Technology, Inc. Memory sub-system addressing for data and additional data portions
US20240004583A1 (en) * 2022-06-30 2024-01-04 Advanced Micro Devices, Inc. Protocol for data poisoning

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116741229A (zh) * 2023-08-14 2023-09-12 浙江力积存储科技有限公司 一种存储器数据写入方法、装置、存储介质和电子设备
CN116741229B (zh) * 2023-08-14 2023-11-10 浙江力积存储科技有限公司 一种存储器数据写入方法、装置、存储介质和电子设备

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