CN116344575B - Vdmos器件及vdmos器件的制作方法 - Google Patents

Vdmos器件及vdmos器件的制作方法 Download PDF

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Abstract

本申请涉及一种VDMOS器件，包括衬底层，设有第一导电柱；设置在衬底层上的外延层，衬底层的掺杂浓度大于外延层的掺杂浓度；设置在外延层上的栅极；设置在外延层的源极；外延层在靠近衬底层的一侧形成有掺杂区和绝缘区，绝缘区与第一导电柱位置相对应，掺杂区的掺杂类型与外延层的掺杂类型相同，掺杂区的掺杂浓度大于外延层的掺杂浓度。本申请通过在外延层中设置较高掺杂浓度的掺杂区，可以降低VDMOS器件正向导通时的外延电阻，同时还在衬底层和外延层之间形成MIS结构，使VDMOS器件维持较高的反向击穿电压，能有效提高VDMOS器件的工作性能。

Description

VDMOS器件及VDMOS器件的制作方法
技术领域
本申请涉及半导体功率器件技术领域，具体涉及一种VDMOS器件及VDMOS器件的制作方法。
背景技术
VDMOS器件最重要的两个参数是导通电阻和击穿电压，对于给定设计结构的VDMOS器件，其外延层决定了器件的击穿电压以及大部分的导通电阻。图1是现有技术中VDMOS器件的结构示意图。如图1中(a)所示，以N型VDMOS器件为例，由上到下依次为栅极11、栅氧化层12、N型源极13、P阱区14、N型外延层15、N型衬底层16和漏极金属层17，N型衬底层16和漏极金属层17可共同作为VDMOS器件的漏极使用。VDMOS器件在正向导通条件下，N型源极13和漏极之间的导通电阻主要包括沟道电阻、积累层电阻、JFET电阻、外延电阻以及衬底电阻。VDMOS器件在承受反向电压时，其纵向的电场分布如图1中(b)所示，横轴表示VDMOS器件内部的电场大小，纵轴为VDMOS器件的纵向距离，通过电场E在纵向距离y的积分可计算出VDMOS器件承受的反向电压大小，即电场E的函数和y轴组成的面积大小为承受的反向电压值。VDMOS器件可通过设计较厚的外延层实现较高的击穿电压，而外延层厚度的增加会增大器件的导通电阻，VDMOS器件还可通过设计高掺杂的外延层实现较低的导通电阻，而高掺杂的外延层会减小器件的击穿电压，可见，导通电阻和击穿电压这两个参数具有互相制约的关系，如何实现同时具有低导通电阻和高击穿电压的VDMOS器件是业界难题。
发明内容
针对上述技术问题，本申请提供一种VDMOS器件及VDMOS器件的制作方法，能有效降低VDMOS器件导通电阻，同时维持较高的击穿电压。
为解决上述技术问题，本申请提供一种VDMOS器件，包括：
衬底层，设有第一导电柱；
设置在所述衬底层上的外延层，所述衬底层的掺杂浓度大于所述外延层的掺杂浓度；
设置在所述外延层上的栅极；
设置在所述外延层的源极；
所述外延层在靠近所述衬底层的一侧形成有掺杂区和绝缘区，所述绝缘区与所述第一导电柱位置相对应，所述掺杂区的掺杂类型与所述外延层的掺杂类型相同，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。
可选地，所述掺杂区包括第一掺杂区和第二掺杂区，所述绝缘区位于所述第一掺杂区和所述第二掺杂区之间。
可选地，所述第一掺杂区和所述第二掺杂区对称设置于所述绝缘区的两侧。
可选地，所述第一导电柱的材质为金属。
可选地，所述衬底层设有第二导电柱，所述第二导电柱与所述掺杂区位置相对应。
可选地，所述第二导电柱的材质与所述掺杂区的材质一致，或者，所述第二导电柱的材质为金属。
可选地，所述衬底层的厚度为1μm～5μm。
可选地，所述绝缘区的材质为高K介质。
可选地，所述掺杂区和所述绝缘区在所述VDMOS器件的厚度方向上的长度相等；所述掺杂区和所述绝缘区在沿所述VDMOS器件的厚度方向上的长度小于或等于所述外延层的厚度的三分之一。
本申请还提供一种VDMOS器件的制作方法，包括：
提供一VDMOS器件，依次包括衬底层、外延层、栅极，所述外延层设有源极；
在所述衬底层上形成第一开孔，所述第一开孔贯穿所述所述衬底层，露出所述外延层的待掺杂区域表面；
通过所述第一开孔对所述外延层的露出部分进行掺杂，形成掺杂区，所述掺杂区的掺杂类型与所述外延层的掺杂类型相同，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度；
在所述第一开孔填充导电材料；
在所述衬底层上形成第二开孔，所述第二开孔贯穿所述衬底层，并在所述外延层形成待填充绝缘材料的凹槽；
在所述凹槽内填充绝缘材料，形成绝缘区；
在所述第二开孔的未填充部分填充导电材料。
本申请涉及一种VDMOS器件及VDMOS器件的制作方法，VDMOS器件，包括衬底层，设有第一导电柱；设置在衬底层上的外延层，衬底层的掺杂浓度大于外延层的掺杂浓度；设置在外延层上的栅极；设置在外延层的源极；外延层在靠近衬底层的一侧形成有掺杂区和绝缘区，绝缘区与第一导电柱位置相对应，掺杂区的掺杂类型与外延层的掺杂类型相同，掺杂区的掺杂浓度大于外延层的掺杂浓度。本申请通过在外延层中设置较高掺杂浓度的掺杂区，可以降低VDMOS器件正向导通时的外延电阻，同时还在衬底层和外延层之间形成MIS结构，使VDMOS器件维持较高的反向击穿电压，能有效提高VDMOS器件的工作性能。
VDMOS器件的制作方法，包括：提供一VDMOS器件，依次包括衬底层、外延层、栅极，外延层设有源极；在衬底层上形成第一开孔，第一开孔贯穿衬底层，露出外延层的待掺杂区域表面；通过第一开孔对外延层的露出部分进行掺杂，形成掺杂区，掺杂区的掺杂类型与外延层的掺杂类型相同，掺杂区的掺杂浓度大于外延层的掺杂浓度；在第一开孔填充导电材料；在衬底层上形成第二开孔，第二开孔贯穿衬底层，并在外延层形成待填充绝缘材料的凹槽；在凹槽内填充绝缘材料，形成绝缘区；在第二开孔的未填充部分填充导电材料。本申请通过在外延层中设置较高掺杂浓度的掺杂区，可以降低VDMOS器件正向导通时的外延电阻，同时还在衬底层和外延层之间形成MIS结构，使VDMOS器件维持较高的反向击穿电压，能有效提高VDMOS器件的工作性能。
附图说明
图1是现有技术中VDMOS器件的结构示意图；
图2是根据第一实施例示出的VDMOS器件的结构示意图；
图3是根据第二实施例示出的VDMOS器件的结构示意图；
图4是根据第三实施例示出的VDMOS器件的制作方法的流程示意图；
图5是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之一；
图6是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之二；
图7是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之三；
图8是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之四；
图9是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之五；
图10是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之六；
图11是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之七；
图12是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之八；
图13是根据第三实施例示出的VDMOS器件的制作方法的工艺示意图之九。
具体实施方式
以下由特定的具体实施例说明本申请的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本申请的其他优点及功效。
在下述描述中，参考附图，附图描述了本申请的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本申请的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，这里使用的术语仅是为了描述特定实施例，而并非旨在限制本申请。
虽然在一些实例中术语第一、第二等在本文中用来描述各种元件，但是这些元件不应当被这些术语限制。这些术语仅用来将一个元件与另一个元件进行区分。
再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、步骤、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、步骤、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能、步骤或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
第一实施例
图2是根据第一实施例示出的VDMOS器件的结构示意图。如图2中(a)所示，本实施例的VDMOS器件为N型，包括：N型衬底层26，N型衬底层26设置有第一导电柱262；设置在N型衬底层26上的N型外延层25，N型衬底层26的掺杂浓度大于N型外延层25的掺杂浓度；设置在N型外延层25上的栅极21，N型外延层25和栅极21之间设置有栅氧化层22；设置在N型外延层25的N型源极23，N型外延层25在靠近N型衬底层26的一侧形成有掺杂区251和绝缘区252，绝缘区252与第一导电柱262位置相对应，掺杂区251的掺杂类型与N型外延层25的掺杂类型相同，掺杂区251的掺杂浓度大于N型外延层25的掺杂浓度。可选地，本实施例的掺杂区251为高浓度N柱，掺杂浓度可为1016cm-3～1019cm-3，优选1018cm-3。
在一实施方式中，掺杂区251包括第一掺杂区2511和第二掺杂区2512，绝缘区252位于第一掺杂区2511和第二掺杂区2512之间。通过在绝缘区252的两侧分别设置第一掺杂区2511和第二掺杂区2512，可有效调整绝缘区252两侧的电场分布，避免单一掺杂区加绝缘区的分布形式造成器件在无掺杂的一侧发生击穿的情况。优选地，第一掺杂区2511和第二掺杂区2512可对称设置于绝缘区252的两侧，即绝缘区252设置于第一掺杂区2511和第二掺杂区2512的中间位置，确保绝缘区252两侧的正向电流均衡流动，使N型外延层25中的电场分布更均匀。
在一实施方式中，在N型衬底层26的与掺杂区251和绝缘区252相对应的位置分别设置有导电柱，包括与掺杂区251对应的第二导电柱261，以及与绝缘区252对应的第一导电柱262。这样由掺杂区251、绝缘区252和第一导电柱262共同形成的MIS(Metal-Insulator-Semiconductor，金属-绝缘层-半导体)结构，易于驱动，在施加反向电压时加强了N型外延层25中电荷的横向移动，增强了N型外延层25的横向耗尽作用，使VDMOS器件具有更大的反向击穿电压。此外，由于N型衬底层26中具有较高掺杂浓度的掺杂区251，可以降低VDMOS器件正向导通时的外延电阻，进而降低了器件整体的导通电阻。
在一实施方式中，掺杂区251和绝缘区252在沿VDMOS器件的厚度方向上的长度相等，掺杂区251和绝缘区252在沿VDMOS器件的厚度方向上的长度小于或等于N型外延层25的厚度的三分之一，使形成的N型外延层25中的电荷分布更均匀，且能维持较高的击穿电压。
在一实施方式中，绝缘区252的材质为高K介质。高K介质，即相对介电常数大于3.9的介质。在相同绝缘层厚度条件下，高K介质形成的MIS结构具有更大的反向势垒电容，从而利于在外延区域形成更宽的横向扩展势垒，提高耐压。优选地，绝缘区252可选用相对介电常数大于或等于7的高K介质。
在一实施方式中，第二导电柱261的材质与掺杂区251的材质一致，第一导电柱262的材质为金属。在其他实施例中，第一导电柱262和第二导电柱261内的材质可均为金属，以增强导电柱的导电性能，从而进一步减小器件在正向偏压下的导通电阻。
在一实施方式中，N型衬底层26的厚度为1μm～5μm。现有技术中的衬底层厚度一般为80μm～200μm。本发明实施例通过N型衬底层26的减薄，降低了VDMOS器件的衬底电阻，进而可以降低器件的导通电阻。
在一实施方式中，N型衬底层26的下方还设有漏极金属层27，N型衬底层26和漏极金属层27可共同作为VDMOS器件的漏极使用。
本发明实施例的VDMOS器件存在金属(第一导电柱262)、绝缘层(绝缘区252)和半导体(掺杂区251)组成的MIS结构，所以在反向电压下，VDMOS器件的纵向电场分布如图2中(b)所示。由电荷平衡理论可知，绝缘区252附近的N型外延层25以及掺杂区251的电荷被横向耗尽，并且绝缘区252的高K介质的耗尽作用更明显，使得该区域存在横向电场，从而，在硅的临界击穿电场相同的条件下，图2中(b)所示的电场面积比图1中(b)所示的电场面积更大，因此，本发明实施例的VDMOS器件相对于现有技术中的VDMOS器件具有更大的反向击穿电压。
本申请的VDMOS器件，包括衬底层，设有第一导电柱；设置在衬底层上的外延层，衬底层的掺杂浓度大于外延层的掺杂浓度；设置在外延层上的栅极；设置在外延层的源极；外延层在靠近衬底层的一侧形成有掺杂区和绝缘区，绝缘区与第一导电柱位置相对应，掺杂区的掺杂类型与外延层的掺杂类型相同，掺杂区的掺杂浓度大于外延层的掺杂浓度。本申请通过在外延层中设置较高掺杂浓度的掺杂区，可以降低VDMOS器件正向导通时的外延电阻，同时还在衬底层和外延层之间形成MIS结构，使VDMOS器件维持较高的反向击穿电压，能有效提高VDMOS器件的工作性能。
第二实施例
图3是根据第二实施例示出的VDMOS器件的结构示意图。如图3所示，本实施例的VDMOS器件为P型，包括：P型衬底层36，P型衬底层36设置有第一导电柱362；设置在P型衬底层26上的P型外延层35，P型衬底层36的掺杂浓度大于P型外延层35的掺杂浓度；设置在P型外延层35上的栅极31，P型外延层35和栅极31之间设置有栅氧化层32；设置在P型外延层35的P型源极33；P型外延层35在靠近P型衬底层36的一侧形成有掺杂区351和绝缘区352，绝缘区352与第一导电柱362位置相对应，掺杂区351的掺杂类型与P型外延层35的掺杂类型相同，掺杂区351的掺杂浓度大于P型外延层35的掺杂浓度。可选地，本实施例的掺杂区351为高浓度P柱，浓度可为1016cm-3～1019cm-3，优选1018cm-3。
掺杂区351包括第一掺杂区3511和第二掺杂区3512，绝缘区352位于第一掺杂区3511和第二掺杂区3512之间。优选地，第一掺杂区3511和第二掺杂区3512可对称设置于绝缘区352的两侧。在P型衬底层36的与掺杂区351和绝缘区352相对应的位置分别设置有导电柱，包括与掺杂区351对应的第二导电柱361，以及与绝缘区352对应的第一导电柱362。
在一实施方式中，掺杂区351和绝缘区352的沿VDMOS器件的厚度的长度相等，掺杂区351和绝缘区352的沿VDMOS器件的厚度的长度小于或等于P型外延层35的厚度的三分之一。
在一实施方式中，绝缘区352的材质为高K介质。优选地，绝缘区352可选用相对介电常数大于或等于7的高K介质。
在一实施方式中，第二导电柱361的材质与掺杂区351的材质一致，第一导电柱362的材质为金属。在其他实施例中，第一导电柱362和第二导电柱361内的材质可均为金属，以增强导电柱的导电性能。
在一实施方式中，P型衬底层36的厚度为1μm～5μm。
在一实施方式中，P型衬底层36的下方还设有漏极金属层37，P型衬底层36和漏极金属层37可共同作为P型VDMOS器件的漏极使用。
本实施例的P型VDMOS器件中各结构部分所能实现的器件性能请参考第一实施例中的相关结构部分的描述，在此不再赘述。
第三实施例
图4是根据第三实施例示出的VDMOS器件的制作方法的流程示意图。如图4所示，本实施例的VDMOS器件的制作方法，方法包括：
步骤401：提供一VDMOS器件，依次包括衬底层、外延层、栅极，外延层设有源极；
请结合图5，N型VDMOS器件由下至上依次包括N型衬底层26、N型外延层25、栅极21，N型源极23设置于N型外延层25。
在一实施方式中，请结合图6，对N型衬底层26进行减薄处理，可利用减薄机将VDMOS器件的大部分N型衬底层26移除，然后利用化学腐蚀或者等离子刻蚀等方法抛光VDMOS器件的背面，获得较平整的背面，剩余的N型衬底层26的厚度控制在1μm～5μm左右，方便后续挖槽至N型外延层25。
步骤402：在衬底层上形成第一开孔，第一开孔贯穿衬底层，露出外延层的待掺杂区域表面；
请结合图7，通过背面金属蒸发或金属溅射等方法对N型衬底层26进行背面金属沉积，得到漏极金属层27，同时，漏极金属层27还作为后续工序的掩膜层使用。请结合图8，使用光刻方法腐蚀漏极金属层27，露出需要刻蚀的N型衬底层26的硅。请结合图9，利用湿法或干法继续刻蚀N型衬底层26的硅，湿法可以用硅腐蚀液等化学液体腐蚀，干法可以用离子刻蚀、反应离子刻蚀等方法，如果N型衬底层26的厚度较大，则可以采用具有更高精度和更大深宽比的干法刻蚀，N型衬底层26的硅刻蚀后露出N型外延层25的硅。在其他实施例中，也可不制作漏极金属层27作为掩膜层，而通过无掩膜光刻技术进行刻蚀，如采用电子束直接在N型衬底层26上刻蚀。
步骤403：通过第一开孔对外延层的露出部分进行掺杂，形成掺杂区，掺杂区的掺杂类型与外延层的掺杂类型相同，掺杂区的掺杂浓度大于外延层的掺杂浓度；
请结合图10，对N型外延层25的露出部分进行施主离子掺杂，形成掺杂区251，掺杂区251的掺杂浓度大于N型外延层25的掺杂浓度，本实施例的掺杂区251为高浓度N柱，掺杂浓度可为1018cm-3。具体地，对露出的N型外延层25的硅直接进行施主离子注入，并通过激光退火等方法激活掺杂离子，形成掺杂区251。
步骤404：在第一开孔填充导电材料；
请结合图11，对刻蚀的N型衬底层26进行填充，填充材质为金属或与掺杂区251相同的材质。可通过背面金属蒸发或金属溅射等方法进行背面金属沉积，对N型衬底层26进行金属填充，得到第二导电柱261。
步骤405：在衬底层上形成第二开孔，第二开孔贯穿衬底层，并在外延层形成待填充绝缘材料的凹槽；
请结合图12，用光刻方法，腐蚀漏极金属层27，露出需要刻蚀的N型衬底层26的硅。再次利用湿法或干法刻蚀N型衬底层26和N型外延层25，露出需要沉积绝缘介质的区域。
步骤407：在凹槽内填充绝缘材料，形成绝缘区；
步骤408：在第二开孔的未填充部分填充导电材料。
请结合图13，利用化学气相沉积等方法沉积形成绝缘区252，绝缘介质可选择高K介质材料，沉积绝缘介质直至与N型外延层25的边缘平齐后，再进行金属填充，得到第一导电柱262。接着，可利用CMP(Chemical Mechanical Polishing，化学机械抛光)等方法进行背面化，获得最终N型VDMOS器件。
本申请的VDMOS器件的制作方法，包括：提供一VDMOS器件，依次包括衬底层、外延层、栅极，外延层设有源极；在衬底层上形成第一开孔，第一开孔贯穿衬底层，露出外延层的待掺杂区域表面；通过第一开孔对外延层的露出部分进行掺杂，形成掺杂区，掺杂区的掺杂类型与外延层的掺杂类型相同，掺杂区的掺杂浓度大于外延层的掺杂浓度；在第一开孔填充导电材料；在衬底层上形成第二开孔，第二开孔贯穿衬底层，并在外延层形成待填充绝缘材料的凹槽；在凹槽内填充绝缘材料，形成绝缘区；在第二开孔的未填充部分填充导电材料。本申请通过在外延层中设置较高掺杂浓度的掺杂区，可以降低VDMOS器件正向导通时的外延电阻，同时还在衬底层和外延层之间形成MIS结构，使VDMOS器件维持较高的反向击穿电压，能有效提高VDMOS器件的工作性能。
上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。

Claims (7)

1.一种VDMOS器件，其特征在于，包括：
衬底层，设有第一导电柱，所述第一导电柱的材质为金属；
设置在所述衬底层上的外延层，所述衬底层的掺杂浓度大于所述外延层的掺杂浓度；
设置在所述外延层上的栅极；
设置在所述外延层的源极；
所述外延层在靠近所述衬底层的一侧形成有掺杂区和绝缘区，所述绝缘区与所述第一导电柱位置相对应，所述掺杂区的掺杂类型与所述外延层的掺杂类型相同，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度；
所述掺杂区包括第一掺杂区和第二掺杂区，所述绝缘区位于所述第一掺杂区和所述第二掺杂区之间；
所述衬底层设有第二导电柱，所述第二导电柱与所述掺杂区位置相对应；
所述掺杂区、所述绝缘区和所述第一导电柱共同形成MIS结构。
2.根据权利要求1所述的VDMOS器件，其特征在于，所述第一掺杂区和所述第二掺杂区对称设置于所述绝缘区的两侧。
3.根据权利要求1所述的VDMOS器件，其特征在于，所述第二导电柱的材质与所述掺杂区的材质一致，或者，所述第二导电柱的材质为金属。
4.根据权利要求1至3中任一项所述的VDMOS器件，其特征在于，所述衬底层的厚度为1μm～5μm。
5.根据权利要求1所述的VDMOS器件，其特征在于，所述绝缘区的材质为高K介质。
6.根据权利要求1所述的VDMOS器件，其特征在于，所述掺杂区和所述绝缘区在所述VDMOS器件的厚度方向上的长度相等；所述掺杂区和所述绝缘区在所述VDMOS器件的厚度方向上的长度小于或等于所述外延层的厚度的三分之一。
7.一种VDMOS器件的制作方法，其特征在于，包括：
提供一VDMOS器件，依次包括衬底层、外延层、栅极，所述外延层设有源极；
在所述衬底层上形成第一开孔，所述第一开孔贯穿所述衬底层，露出所述外延层的待掺杂区域表面；
通过所述第一开孔对所述外延层的露出部分进行掺杂，形成掺杂区，所述掺杂区的掺杂类型与所述外延层的掺杂类型相同，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度；
在所述第一开孔填充导电材料，得到第二导电柱，所述第二导电柱与所述掺杂区位置相对应；
在所述衬底层上形成第二开孔，所述第二开孔贯穿所述衬底层，并在所述外延层形成待填充绝缘材料的凹槽；
在所述凹槽内填充绝缘材料，形成绝缘区；
在所述第二开孔的未填充部分进行金属填充，得到第一导电柱，所述掺杂区、所述绝缘区和所述第一导电柱共同形成MIS结构，所述掺杂区包括第一掺杂区和第二掺杂区，所述绝缘区位于所述第一掺杂区和所述第二掺杂区之间。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420253A (zh) * 2011-12-13 2012-04-18 清华大学 一种背面嵌入应变介质区的vdmos器件及其制备方法
CN103295908A (zh) * 2012-02-28 2013-09-11 万国半导体股份有限公司 在沟槽dmos中制备带有阶梯厚度的栅极氧化物的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09121053A (ja) * 1995-08-21 1997-05-06 Matsushita Electric Ind Co Ltd 縦型の電界効果型トランジスタ及びその製造方法
US5629543A (en) * 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
US6190970B1 (en) * 1999-01-04 2001-02-20 Industrial Technology Research Institute Method of making power MOSFET and IGBT with optimized on-resistance and breakdown voltage
US20060113588A1 (en) * 2004-11-29 2006-06-01 Sillicon-Based Technology Corp. Self-aligned trench-type DMOS transistor structure and its manufacturing methods
US20100090270A1 (en) * 2008-10-10 2010-04-15 Force Mos Technology Co. Ltd. Trench mosfet with short channel formed by pn double epitaxial layers
US8164114B2 (en) * 2009-05-18 2012-04-24 Force Mos Technology Co., Ltd. Semiconductor devices with gate-source ESD diode and gate-drain clamp diode

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420253A (zh) * 2011-12-13 2012-04-18 清华大学 一种背面嵌入应变介质区的vdmos器件及其制备方法
CN103295908A (zh) * 2012-02-28 2013-09-11 万国半导体股份有限公司 在沟槽dmos中制备带有阶梯厚度的栅极氧化物的方法

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