CN116318125A - 一种应用于低压模式下的参考采样锁相环 - Google Patents

一种应用于低压模式下的参考采样锁相环 Download PDF

Info

Publication number
CN116318125A
CN116318125A CN202310080944.3A CN202310080944A CN116318125A CN 116318125 A CN116318125 A CN 116318125A CN 202310080944 A CN202310080944 A CN 202310080944A CN 116318125 A CN116318125 A CN 116318125A
Authority
CN
China
Prior art keywords
sampling
phase
signal
voltage
locked loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310080944.3A
Other languages
English (en)
Inventor
孙德鹏
李丰民
步枫
丁瑞雪
刘术彬
朱樟明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN202310080944.3A priority Critical patent/CN116318125A/zh
Publication of CN116318125A publication Critical patent/CN116318125A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种应用于低压模式下的参考采样锁相环，包括依次连接的参考采样鉴相器、低通滤波器、压控振荡器、分频器模块、时钟生成器以及高电平升压反相器。本发明在现有参考采样锁相环的基础上，增加了高电平升压反相器，优化了采样和保持开关，大大降低了采样开关的导通电阻，减小了低压下采样的时间常数，保证了采样器在低压下的正常采样保持功能，同时，允许使用更大的采样电容来改善噪声，实现了锁相环在低压下的正常采样工作和优越的时钟抖动性能；并且通过在参考采样鉴相器的输出端添加低通滤波器，引入高频极点，在不影响相位裕度的前提下，对参考杂散进行改善，提升了电路的性能。

Description

一种应用于低压模式下的参考采样锁相环
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种应用于低压模式下的参考采样锁相环。
背景技术
为了满足日益增长的通信数据传输，具有更好频谱纯度的锁相环(Phase-lockedloop，PLL)呈现出新的维度。时钟抖动、杂散、相位噪声、功耗和面积等性能指标都是至关重要的。传统的电荷泵锁相环(Charge pump phase-locked loop，CPPLL)难以满足这些严格要求。为了实现更好的抖动性能，死区时间必须设置得更小，以减少带内相位噪声(In-bandphase noise，IPN)。然而，它过度依赖于先进的工艺，需要牺牲较大的功耗和滤波器面积的问题而受到限制。此外，在低电压下很难实现电荷泵的匹配。亚采样锁相环(Sub-samplingphase-locked loop，SSPLL)具有更好的抖动性能，但其分频器较少和高频操作导致的结构稳定性问题使其难以使用。
参考采样锁相环(Reference sampling phase-locked loop，RSPLL)的出现解决了上述问题，其高环路增益和简单的环路结构使取代CPPLL成为可能。同时，RSPLL的采样相位工作在参考频率附近，从而进一步增强了其结构鲁棒性，并且它可以在没有附加辅助回路的情况下锁定。但在180nm CMOS工艺中设计低抖动、低功耗的RSPLL是困难的。
在功耗方面，一种有效的方法是降低电源电压。然而，它也会导致电路性能的严重退化，造成相位检测器的增益因子变小和VCO的相位噪声变大，以及采样器在低压工作时的导通电阻RON增大，采样时间常数τ增大，甚至由于低压下MOS管本身存在的VTH，造成管子进入亚饱和区，这会大大降低采样的准确度。且导通电阻RON会随Vin变化，不够准确，造成采样器无法实现正常的采样保持功能，参考采样锁相环无法实现正常的锁相功能。同时只能使用更小的采样电容来维持采样时间常数远小于参考周期τ＝R*C＜＜TREF，造成采样热噪声的恶化。且在低压工作下，数字电路的功耗降低代价是工作速度的降低，因而会造成分频器无法在高频工作时实现正常的分频功能，锁相环的工作频率受到限制。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种应用于低压模式下的参考采样锁相环。本发明要解决的技术问题通过以下技术方案实现：
一种应用于低压模式下的参考采样锁相环，包括依次连接的参考采样鉴相器、低通滤波器、压控振荡器、分频器模块、时钟生成器以及高电平升压反相器；
其中，所述参考采样鉴相器用于对输入的参考信号fref进行采样保持跟踪，得到采样输出电压Vsmp；
所述低通滤波器用于对所述采样输出电压Vsmp进行低通滤波，得到纹波减小后的电压信号Vc；
所述压控振荡器用于根据所述电压信号Vc产生输出信号fout，并作为整个参考采样锁相环的输出信号；
所述分频器模块用于对所述输出信号fout进行分频，得到分频输出信号fdiv；
所述时钟生成器用于对所述分频输出信号fdiv进行时序处理，以输出第一窄脉冲信号V1和第二窄脉冲信号V2；
所述高电平升压反相器用于对所述第一窄脉冲信号V1和所述第二窄脉冲信号V2进行升压，对应得到第一反馈时钟信号CK1和第二反馈时钟信号CK2，并将其反馈至所述参考采样鉴相器，直至所述输出信号fout和所述参考信号fref的相位相等，以实现锁相环相位锁定的功能。
在本发明的一个实施例中，所述参考采样鉴相器包括第一采样开关、第二采样开关、第一采样电容和第二采样电容；其中，
所述第一采样开关和所述第二采样开关串联，且所述第一采样开关的第一端作为所述参考信号fref的输入端，所述第二采样开关的第二端作为所述参考采样鉴相器的输出端；
所述第一采样电容连接在第一采样开关的第二端与接地端之间，所述第二采样电容连接在第二采样开关的第二端与接地端之间；
所述第一采样开关根据所述第一反馈时钟信号CK1实现开启或关断，所述第二采样开关根据所述第二反馈时钟信号CK2实现开启或关断。
在本发明的一个实施例中，所述低通滤波器为无源滤波器、开关电容滤波器或有源滤波器。
在本发明的一个实施例中，所述分频器模块包括第一分频器和第二分频器；所述第一分频器的输入端连接所述压控振荡器的输出端，所述第二分频器的输出端连接所述时钟生成器的输入端；其中，
所述第一分频器为注入锁定分频器、电流模式逻辑分频器、真单相时钟触发器分频器或米勒分频器。
在本发明的一个实施例中，所述第一分频器为电流模式逻辑四分频器，用于对所述输出信号fout进行四分频，得到四分频输出信号ｆ1；
所述第二分频器为多模可编程分频器，用于对所述四分频输出信号f1进行分频，得到作为锁相环反馈信号的分频输出信号fdiv。
在本发明的一个实施例中，所述时钟生成器为两相非交叠时钟生成器，用于对所述分频输出信号fdiv进行时序处理，产生工作在分频频率的两相非交叠的第一窄脉冲信号V1和第二窄脉冲信号V2。
在本发明的一个实施例中，所述高电平升压反相器包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一电容、第二电容和反相器，其中，
所述第一MOS管的漏极和所述第二MOS管的漏极均连接电源端；
所述第一MOS管的栅极分别连接所述第二MOS管的源极、第三MOS管的源极和所述第二电容的第一极板；
所述第一MOS管的源极连接所述第二MOS管的栅极和所述第一电容的第一极板；
所述第三MOS管的漏极连接所述第四MOS管的漏极；所述第三MOS管的栅极分别连接所述第四MOS管的栅极、所述第一电容的第二极板和所述反相器的输入端；
所述第四MOS管的源极连接接地端；
所述第二电容的第二极板连接所述反相器的输出端；
所述第三MOS管的栅极作为所述高电平升压反相器的输入端，所述第三MOS管的漏极作为所述高电平升压反相器的输出端。
本发明的有益效果：
1、本发明在现有参考采样锁相环的基础上，增加了高电平升压反相器，优化了采样和保持开关，大大降低了采样开关的导通电阻，减小了低压下采样的时间常数，保证了采样器在低压下的正常采样保持功能，同时，允许使用更大的采样电容来改善噪声，实现了锁相环在低压下的正常采样工作和优越的时钟抖动性能；
2、本发明提出的参考采样锁相环通过在参考采样鉴相器的输出端添加低通滤波器，引入高频极点，在不影响相位裕度的前提下，对参考杂散进行了改善，提升了电路的性能；
3、本发明采用电流模式逻辑四分频器来降低多模可编程分频器所需的工作频率，解决了由于低压工作带来的分频器工作速度降低的问题，实现了参考采样锁相环在低压下的正常工作和优越的杂散和时钟抖动性能。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种应用于低压模式下的参考采样锁相环的结构框图；
图2是本发明实施例提供的一种应用于低压模式下的参考采样锁相环的详细结构图；
图3是本发明实施例提供的参考采样鉴相器的电路图；
图4是传统的RSPD和本发明的RSPD的导通电阻对比图；
图5是本发明实施例提供的由HBINV驱动的采样开关导通电阻的PVT仿真结果图；
图6是本发明实施例提供的压控振荡器的电路图及调谐曲线图；
图7是本发明实施例提供的分频器模块的电路图；
图8是本发明实施例提供的高电平升压反相器的电路图；
图9是本发明实施例提供的高电平升压反相器的输入输出波形图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种应用于低压模式下的参考采样锁相环的结构框图，其包括依次连接的参考采样鉴相器(Reference sampling phase detector，RSPD)、低通滤波器(Low pass filter，LPF)、压控振荡器(Voltage controlledoscillator，VCO)、分频器模块(DIV)、时钟生成器(Clock generator)以及高电平升压反相器(High-level boost inverter，HBINV)；
其中，参考采样鉴相器用于对输入的参考信号fref进行采样保持跟踪，得到采样输出电压Vsmp；
低通滤波器用于对采样输出电压Vsmp进行低通滤波，得到纹波减小后的电压信号Vc；
压控振荡器用于根据电压信号Vc产生输出信号fout，并作为整个参考采样锁相环的输出信号；
分频器模块用于对输出信号fout进行分频，得到分频输出信号fdiv；
时钟生成器用于对分频输出信号fdiv进行时序处理，以输出第一窄脉冲信号V1和第二窄脉冲信号V2；
高电平升压反相器用于对第一窄脉冲信号V1和第二窄脉冲信号V2进行升压，对应得到第一反馈时钟信号CK1和第二反馈时钟信号CK2，并将其反馈至参考采样鉴相器，直至输出信号fout和参考信号fref的相位相等，以实现锁相环相位锁定的功能。
具体的，请参见图2，图2是本发明实施例提供的一种应用于低压模式下的参考采样锁相环的详细结构图，其中，RSPD的采样输入端连接输入参考信号fref，两个时钟信号输入端连接两个Nonoverlap Clock Generation的输出端，采样输出端连接LPF的输入端。LPF的输入端连接RSPD的采样输出端，输出端连接VCO的控制电压输入端。VCO的控制电压输入端连接LPF的输出端，输出端连接DIV的输入端，且VCO的输出信号fout作为锁相环输出的时钟信号。DIV的输出端连接时钟生成器的输入端，两个两相非交叠输出端分别连接两个相同的HBINV的输入端。两个相同的HBINV的输入端分别连接时钟生成器的两个两相非交叠输出端，输出端分别连接RSPD的两个反馈时钟信号输入端。
本发明在现有参考采样锁相环的基础上，增加了高电平升压反相器，优化了采样和保持开关，大大降低了采样开关的导通电阻，减小了低压下采样的时间常数，保证了采样器在低压下的正常采样保持功能，同时，允许使用更大的采样电容来改善噪声，实现了锁相环在低压下的正常采样工作和优越的时钟抖动性能。
进一步的，请参见图3，图3是本发明实施例提供的参考采样鉴相器的电路图。在本实施例中，参考采样鉴相器包括第一采样开关S1、第二采样开关S2、第一采样电容CS和第二采样电容CH；其中，
第一采样开关S1和第二采样开关S2串联，且第一采样开关S1的第一端作为参考信号fref的输入端，第二采样开关S2的第二端作为参考采样鉴相器的输出端；
第一采样电容CS连接在第一采样开关S1的第二端与接地端之间，第二采样电容CH连接在第二采样开关S2的第二端与接地端之间；
第一采样开关S1根据第一反馈时钟信号CK1实现开启或关断，第二采样开关S2根据第二反馈时钟信号CK2实现开启或关断。
具体的，本实施例采用MOS管NM1和MOS管NM2分别作为第一采样开关S1和第二采样开关S2。
本实施例提供的RSPD的工作原理如下：
工作于MMDIV输出频率的第一反馈时钟信号CK1和第二反馈时钟信号CK2作为采样信号，fref为输入参考信号，第一采样开关S1和第二采样开关S2分别为主从两级采样的采样开关，第一采样电容CS和第二采样电容CH分别为主从两级采样的采样电容，采样输出信号VS和采样输出信号VH分别为主从两级采样的采样输出信号。反馈时钟信号CK1，CK2和参考信号fref之间的相位差代表了参考采样锁相环的反馈信号和参考信号之间的相位差，通过跟踪保持采样器转换为电压信号，参考采样是指采样频率为参考频率。
当第一反馈时钟信号CK1的上升沿过零点和参考信号fref的上升沿对准，此时的相位差为0，第二反馈时钟信号CK2对主采样器的采样输出信号VS进一步采样，得到采样输出信号VH。此时，采样输出信号VH的电压值经过LPF后等于压控振荡器锁定后所需的控制电压。
当第一反馈时钟信号CK1和第二反馈时钟信号CK2滞后于参考信号fref，此时的相位差不为0，得到的采样输出信号VH的电压值经过LPF后小于压控振荡器锁定后所需的控制电压。
当第一反馈时钟信号CK1和第二反馈时钟信号CK2领先于参考信号fref，此时的相位差不为0，得到的采样输出信号VH的电压值经过LPF后大于压控振荡器锁定后所需的控制电压。
进一步的，请继续参见图2，RSPD的输出端连接了一个LPF，用于对采样输出信号Vsmp进行低通滤波处理，对应得到电压信号Vc。
可选地，本实施例的LPF可以是无源滤波器、开关电容滤波器或有源滤波器，在此不做限制。可选地，低通滤波器为一阶低通滤波器，也可以为其它阶的低通滤波器，具体阶数在此不做限制。
在本实施例中，如图2所示，LDF包括一个滤波电阻R3和一个滤波电容C3，其中，电阻R3的一端连接RSPD的输出端，另一端通过电容C3接地，电阻R3和电容C3的公共端作为LDF的输出端，用于输出纹波减小后的电压信号Vc。
本实施例在RSPD的输出端添加LPF，引入高频极点，在不影响相位裕度的前提下，对参考杂散进行了改善，提升了参考采样锁相环的性能。具体原理如下：设该LPF为一阶滤波器，其传递函数为
Figure BDA0004067415950000081
则引入高频极点/>
Figure BDA0004067415950000082
其中s为复频率，R3为滤波电阻，C3为滤波电容，来实现低通滤波的功能。那么，在高频极点ωp频率处，幅值曲线的斜率额外变化-20dB/dec，所以可以增强对高频噪声的抑制能力。设一个环路包含一个零点ωz和两个极点ωp1，ωp2，则相位裕度：
Figure BDA0004067415950000091
由相位裕度PM公式可以看出，当高频极点ωp远大于锁相环环路带宽ωc时，则高频极点ωp不影响锁相环的相位裕度。
为了验证本发明电路的有益效果，下面将传统的RSPD和本发明实施例设计的RSPD的导通电阻进行对比，并对由HBINV驱动的采样开关导通电阻的PVT进行了仿真，其结果如图4和图5所示，其中，图4为传统RSPD和本发明实施例提供的RSPD导通电阻对比图，可以看出，本发明所提出的RSPD的导通电阻比传统的RSPD小得多。图5显示了由HBINV驱动的采样开关导通电阻的PVT仿真结果。可以看出，在0.1-0.9V时，采样开关的导通电阻可以保持在低电阻状态。
进一步的，请参见图6，图6是本发明实施例提供的压控振荡器的电路图及调谐曲线图。为了获得振荡稳定性，本实施例采用了NMOS和PMOS互补交叉耦合VCO，如图6中的左图所示。同时，去除了尾电流源以获得更大的幅度，从而降低了相位噪声。VCO的调谐曲线如图6中的右图所示，可以看出，所用VCO在4.02至5.09GHz范围内具有良好的频率连续性和线性度。
在本实施例中，分频器模块包括第一分频器和第二分频器；第一分频器的输入端连接压控振荡器的输出端，第二分频器的输出端连接时钟生成器的输入端；其中，
第一分频器为注入锁定分频器、电流模式逻辑分频器、真单相时钟触发器分频器或米勒分频器。
可选的，作为一种实现方式，如图7所示，本实施例中的第一分频器采用电流模式逻辑四分频器(Current-mode logic quad-divider，CML_DIV4)，用于对输出信号fout进行四分频，得到四分频输出信号ｆ1；第二分频器采用多模可编程分频器(Multimodeprogrammable frequency divider，MMDIV)，用于对四分频输出信号f1进行分频，得到作为锁相环反馈信号的分频输出信号fdiv。
本发明采用电流模式逻辑四分频器来降低多模可编程分频器所需的工作频率，解决了由于低压工作带来的分频器工作速度降低的问题，实现了参考采样锁相环在低压下的正常工作和优越的杂散和时钟抖动性能。
此外，需要说明的是，本实施例中的时钟生成器采用两相非交叠时钟生成器(Nonoverlap Clock Generation)，其输入端连接MMDIV的输出端，输出端与两个HBINV对应连接。
具体地，Nonoverlap Clock Generation对分频输出信号进行时序处理，得到第一两相非交叠的窄脉冲信号V1和第二两相非交叠的窄脉冲信号V2；第一两相非交叠的窄脉冲信号V1经过对应的HBINV升压处理得到第一反馈时钟信号CK1；第二两相非交叠的窄脉冲信号V2经过对应的HBINV升压处理得到第二反馈时钟信号CK2；第一反馈时钟信号CK1和第二反馈时钟信号CK2分别输入RSPD的两个反馈时钟信号输入端。
在本实施例中，第一两相非交叠的窄脉冲信号V1和第二两相非交叠的窄脉冲信号V2工作在分频频率，第一反馈时钟信号CK1和第二反馈时钟信号CK2为在低压下得到高摆幅的两相非交叠窄脉冲信号。
进一步的，请参见图8，图8是本发明实施例提供的高电平升压反相器的电路图，其包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第一电容C1、第二电容C2和反相器，其中，
第一MOS管M1的漏极和第二MOS管M2的漏极均连接电源端；
第一MOS管M1的栅极分别连接第二MOS管M2的源极、第三MOS管M3的源极和第二电容C2的第一极板；
第一MOS管M1的源极连接第二MOS管M2的栅极和第一电容C1的第一极板；
第三MOS管M3的漏极连接第四MOS管M4的漏极；第三MOS管M3的栅极分别连接第四MOS管M4的栅极、第一电容C1的第二极板和反相器的输入端；
第四MOS管M4的源极连接接地端；
第二电容C2的第二极板连接反相器的输出端；
第三MOS管M3的栅极作为高电平升压反相器的输入端，第三MOS管M3的漏极作为高电平升压反相器的输出端。
本实施例的HBINV的工作原理如下：
HBINV在电源电压较低的情况下，将反馈时钟信号的高电平升压，显著降低了参考采样鉴相器RSPD中的采样开关S1和SS2的导通电阻RON，使得采样开关和采样电容的时间常数τ＝RON*CS远小于参考时钟周期TREF，从而实现正常的采样功能。相同的采样开关尺寸实现了更小的RON，允许使用更大的电容来减小采样电容带来的采样噪声，实现低压下更加优越的带内噪声性能。
如图9所示的HBINV的输入输出波形图，首先确定a，b点电位，先假设a，b，都为0，当IN信号的上升沿到来之后，电容两端电压不会突变，a点电压会被抬升，M2管导通，给C2充电，b点电压开始上升，M1管导通，给C1充电。这个过程是正反馈的过程。最终充电使a，b两点电压为VDD。此时充电准备过程结束。当IN信号的上升沿再次到来，a点电压会抬升到2*VDD，虽然一瞬间b点电位被降低，可是M2管一直导通，会给C2充电，使b点电位充到VDD。同理当IN信号下降沿到来，b点电压会抬升到(1+m)*VDD，一瞬间a点电位被降低，M1管一直导通，会给C１充电，使a点电位充到VDD。所以正常工作状态Va，Vb其中一个为VDD，一个为高于VDD的电压，其输入输出波形如图9所示。
其中，电压提升倍数m的大小约为：
Figure BDA0004067415950000111
①当HBINV的输入IN从“0”变为“VDD”时，M4从关断到开启，M3从开启到关断。输出OUT被放电，最终为0。同时Va通过电容C1的电压自举效果达到2*VDD，Vb重置为VDD。
②当HBINV的输入IN从“VDD”变为“0”时，M4从开启到关断，M3从关断到开启。同时Va电压重置为VDD。由于M3管开启，且输出OUT没有泄放通路，最终Vb通过电容C2的电压自举效果达到(1+m)*VDD的高电平电压，同时输出OUT被充电到(1+m)*VDD的高电平电压，从而实现了HBINV的高电平升压功能。
在本实施例中，利用HBINV减低采样开关的导通电阻RON，实现采样器在低压下的正常采样保持功能。具体原理如下：
采样开关的导通电阻为：
Figure BDA0004067415950000121
其中，μn为电子迁移率，Cox为单位面积的栅氧化层电容，
Figure BDA0004067415950000122
为采样开关的宽长比，VGS为采样开关中MOS管的栅源电压也就是采样器的采样电压，VTH为采样开关中MOS管的阈值电压。HBINV通过对采样电压进行升压增大了公式中的VGS，从而减小了导通电阻RON。
当采样开关导通后，输出电压从零上升到最大输入电平所需的时间为速度度量标准，可以用时间常数τ＝RON*CS来描述，CS为采样电容的大小。如果采样速度不够快，也就是时间常数τ没有远小于采样时间，就无法在采样时间中完整地对输入信号进行采样，会导致采样输出的失真。根据时间常数τ的公式可以看出，在不改变采样电容CS时，减小导通电阻RON可以增加采样速度，实现正常的采样功能。在RSPLL中，采样时间通常为参考周期或采样信号的高电平脉宽。
采样开关的导通电阻RON引入了电阻热噪声
Figure BDA0004067415950000123
其中K为玻尔兹曼常数，T为温度，CS为采样电容的大小。为了降低噪声，采样电容必须足够大，但是会造成时间常数τ＝RON*CS的增大而降低采样速度。而减小电阻RON可以在不增大时间常数τ的前提下，增大采样电容来降低噪声。
本实施例提供的应用于低压模式下的低抖动RSPLL整体架构的工作原理如下：
首先，经过HBINV升压的高摆幅两相非交叠窄脉冲信号CK1，CK2，通过RSPD对输入参考信号fref进行采样保持跟踪，得到采样输出电压Vsmp。LPF对采样输出信号Vsmp进行低通滤波，得到纹波减小后的电压信号Vc。滤波器的输出电压Vc作为VCO的控制电压来控制VCO的输出频率，得到输出信号fout。振荡器的输出信号fout经过CML_DIV4进行四分频，得到四分频输出信号f1。四分频输出信号f1经过多模可编程分频器MMDIV的分频得到作为锁相环反馈信号的分频输出信号fdiv。分频输出信号FDIV经过Nonoverlap Clock Generation的时序处理，产生工作在分频频率的两相非交叠的窄脉冲信号V1和V2。两相非交叠的窄脉冲信号V1和V2经过HBINV的升压功能，在低压下得到高摆幅的两相非交叠窄脉冲信号CK1，CK2。锁相环通过负反馈，按照以上过程循环工作，直到实现VCO的输出电压fout和输入参考信号fref的相位相等，也就完成了锁相环相位锁定的功能。
本发明在现有参考采样锁相环的基础上，增加了高电平升压反相器，优化了采样和保持开关，大大降低了采样开关的导通电阻，减小了低压下采样的时间常数，保证了采样器在低压下的正常采样保持功能，同时，允许使用更大的采样电容来改善噪声，实现了锁相环在低压下的正常采样工作和优越的时钟抖动性能。
本发明利用0.18μm CMOS工艺制作出工作频率为4.02GHz-5.09GHz，工作电压1V-1.8V，时钟抖动为168fs，参考杂散为-76dBc的参考采样锁相环，实现低压低杂散低抖动的优越性能。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种应用于低压模式下的参考采样锁相环，其特征在于，包括依次连接的参考采样鉴相器、低通滤波器、压控振荡器、分频器模块、时钟生成器以及高电平升压反相器；
其中，所述参考采样鉴相器用于对输入的参考信号fref进行采样保持跟踪，得到采样输出电压Vsmp；
所述低通滤波器用于对所述采样输出电压Vsmp进行低通滤波，得到纹波减小后的电压信号Vc；
所述压控振荡器用于根据所述电压信号Vc产生输出信号fout，并作为整个参考采样锁相环的输出信号；
所述分频器模块用于对所述输出信号fout进行分频，得到分频输出信号fdiv；
所述时钟生成器用于对所述分频输出信号fdiv进行时序处理，以输出第一窄脉冲信号V1和第二窄脉冲信号V2；
所述高电平升压反相器用于对所述第一窄脉冲信号V1和所述第二窄脉冲信号V2进行升压，对应得到第一反馈时钟信号CK1和第二反馈时钟信号CK2，并将其反馈至所述参考采样鉴相器，直至所述输出信号fout和所述参考信号fref的相位相等，以实现锁相环相位锁定的功能。
2.根据权利要求1所述的应用于低压模式下的参考采样锁相环，其特征在于，所述参考采样鉴相器包括第一采样开关(S1)、第二采样开关(S2)、第一采样电容(CS)和第二采样电容(CH)；其中，
所述第一采样开关(S1)和所述第二采样开关(S2)串联，且所述第一采样开关(S1)的第一端作为所述参考信号fref的输入端，所述第二采样开关(S2)的第二端作为所述参考采样鉴相器的输出端；
所述第一采样电容(CS)连接在第一采样开关(S1)的第二端与接地端之间，所述第二采样电容(CH)连接在第二采样开关(S2)的第二端与接地端之间；
所述第一采样开关(S1)根据所述第一反馈时钟信号CK1实现开启或关断，所述第二采样开关(S2)根据所述第二反馈时钟信号CK2实现开启或关断。
3.根据权利要求1所述的应用于低压模式下的参考采样锁相环，其特征在于，所述低通滤波器为无源滤波器、开关电容滤波器或有源滤波器。
4.根据权利要求1所述的应用于低压模式下的参考采样锁相环，其特征在于，所述分频器模块包括第一分频器和第二分频器；所述第一分频器的输入端连接所述压控振荡器的输出端，所述第二分频器的输出端连接所述时钟生成器的输入端；其中，
所述第一分频器为注入锁定分频器、电流模式逻辑分频器、真单相时钟触发器分频器或米勒分频器。
5.根据权利要求4所述的应用于低压模式下的参考采样锁相环，其特征在于，所述第一分频器为电流模式逻辑四分频器，用于对所述输出信号fout进行四分频，得到四分频输出信号f1；
所述第二分频器为多模可编程分频器，用于对所述四分频输出信号f1进行分频，得到作为锁相环反馈信号的分频输出信号fdiv。
6.根据权利要求1所述的应用于低压模式下的参考采样锁相环，其特征在于，所述时钟生成器为两相非交叠时钟生成器，用于对所述分频输出信号fdiv进行时序处理，产生工作在分频频率的两相非交叠的第一窄脉冲信号V1和第二窄脉冲信号V2。
7.根据权利要求1所述的应用于低压模式下的参考采样锁相环，其特征在于，所述高电平升压反相器包括第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第一电容(C1)、第二电容(C2)和反相器，其中，
所述第一MOS管(M1)的漏极和所述第二MOS管(M2)的漏极均连接电源端；
所述第一MOS管(M1)的栅极分别连接所述第二MOS管(M2)的源极、第三MOS管(M3)的源极和所述第二电容(C2)的第一极板；
所述第一MOS管(M1)的源极连接所述第二MOS管(M2)的栅极和所述第一电容(C1)的第一极板；
所述第三MOS管(M3)的漏极连接所述第四MOS管(M4)的漏极；所述第三MOS管(M3)的栅极分别连接所述第四MOS管(M4)的栅极、所述第一电容(C1)的第二极板和所述反相器的输入端；
所述第四MOS管(M4)的源极连接接地端；
所述第二电容(C2)的第二极板连接所述反相器的输出端；
所述第三MOS管(M3)的栅极作为所述高电平升压反相器的输入端，所述第三MOS管(M3)的漏极作为所述高电平升压反相器的输出端。
CN202310080944.3A 2023-02-07 2023-02-07 一种应用于低压模式下的参考采样锁相环 Pending CN116318125A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310080944.3A CN116318125A (zh) 2023-02-07 2023-02-07 一种应用于低压模式下的参考采样锁相环

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310080944.3A CN116318125A (zh) 2023-02-07 2023-02-07 一种应用于低压模式下的参考采样锁相环

Publications (1)

Publication Number Publication Date
CN116318125A true CN116318125A (zh) 2023-06-23

Family

ID=86793209

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310080944.3A Pending CN116318125A (zh) 2023-02-07 2023-02-07 一种应用于低压模式下的参考采样锁相环

Country Status (1)

Country Link
CN (1) CN116318125A (zh)

Similar Documents

Publication Publication Date Title
US7522008B2 (en) Injection locker frequency divider
US7443254B2 (en) Relaxation oscillator with propagation delay compensation for improving the linearity and maximum frequency
US11552642B2 (en) Charge pump phase-locked loop based on unipolar thin film transistor, chip, and method
CN116633348A (zh) 一种可调死区的亚采样锁相环结构
CN114785340A (zh) 一种基于可编程电容阵列的频带锁相环
Chen et al. A 0.13 um low phase noise and fast locking PLL
WO2023124557A1 (zh) 锁相环电路、控制方法、电荷泵及芯片
JP5053413B2 (ja) 同期回路
Ghasemian et al. A new low-power charge pump with a glitch-free PFD for speedup the acquisition process of a PLL in 65 nm CMOS technology
CN103887966B (zh) 电荷泵的实现电路
CN116191869A (zh) 电荷泵电路、显示芯片和电子设备
US11411566B2 (en) Charge pump
CN116318125A (zh) 一种应用于低压模式下的参考采样锁相环
JP5799828B2 (ja) 位相ロックループ回路
JP2000059215A (ja) 周波数シンセサイザ、マルチ―モジュラス周波数分周器及びチャ―ジポンプ回路
Lei et al. A Low Phase Noise Performance Phase Frequency Detector and Charge Pump in a 65nm CMOS Technology
CN114531152B (zh) 锁相环
Choudhary et al. Design Considerations for Low Spur Charge Pump in High Performance Phase Locked Loops
US20240120926A1 (en) Charge pump filtering circuit, phase-locked loop circuit, and clock data recovery circuit
Mittal et al. Design of charge pump circuit for PLL application: A review
Zackriya et al. A low power dual modulus prescaler for fractional-N PLL synthesizer
Navidi et al. A fast lock time pulsewidth control loop using second order passive loop filters
CN115549676A (zh) 一种适应低压应用的参考采样锁相环
Dulari et al. Design and Imple-mentation of Alias-Locked Loop in 90nm Technology for RF Applications
CN115529036A (zh) 一种全集成低抖动锁相环

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination