CN116313758A - 半导体器件的制作方法以及半导体器件 - Google Patents

半导体器件的制作方法以及半导体器件 Download PDF

Info

Publication number
CN116313758A
CN116313758A CN202310542251.1A CN202310542251A CN116313758A CN 116313758 A CN116313758 A CN 116313758A CN 202310542251 A CN202310542251 A CN 202310542251A CN 116313758 A CN116313758 A CN 116313758A
Authority
CN
China
Prior art keywords
implantation
substrate
epitaxial layer
ion implantation
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310542251.1A
Other languages
English (en)
Inventor
陈婉露
许春龙
孟娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexchip Semiconductor Corp
Original Assignee
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexchip Semiconductor Corp filed Critical Nexchip Semiconductor Corp
Priority to CN202310542251.1A priority Critical patent/CN116313758A/zh
Publication of CN116313758A publication Critical patent/CN116313758A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请提供了一种半导体器件的制作方法以及半导体器件，该方法包括：提供基底，基底包括层叠的衬底以及外延层；对外延层中的两个预定区域分别进行多次第一离子注入，以在预定区域中形成沿着基底厚度方向层叠的多个注入区域，距离衬底最远的注入区域的远离衬底的表面与外延层的远离衬底的表面齐平，两个预定区域间隔设置，多次第一离子注入满足以下条件：注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，注入角度用于表征注入方向与基底法线的夹角。注入区域的边缘电离率增加，导致热载流子效应较弱，解决了现有技术中由于热载流子效应导致器件的寿命较短的问题，保证了半导体器件的寿命较长，保证了半导体器件的性能较好。

Description

半导体器件的制作方法以及半导体器件
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体器件的制作方法以及半导体器件。
背景技术
在MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）器件工作时，由于沟道中的载流子会从源/漏极电场之间获得能量，从而成为热载流子，且获得能量后的热载流子会撞击漏端晶格，并靠近漏端的栅极氧化层（Gox），且Si衬底中的一些电子会被撞击，从而移动到栅极或者栅极氧化层中，因此，电子和撞击栅极氧化层的热载流子一起留在栅极氧化层中，使得栅极氧化层带电，形成热载流子效应（HCI）。
对于驱动IC（驱动芯片）而言，留在栅极氧化层的电荷会使器件开启电压升高，因此，器件会随使用时间的增长而发生退化现象，且由于电场强度与沟道长度有关，热载流子效应在短沟道器件上尤为明显，因此，低压和中压器件均需进行轻掺杂注入（LDD），以形成衔接区，从而使得电场强度出现一个缓变的过程，且削弱了最强电场强度的峰值，并使电场强度重新分布，使得电场强度的峰值出现在轻掺杂注入结构内部，从而有效地改善热载流子效应，但是，对于中压器件来说，随着中压器件的操作电压升高，使得源极以及漏极之间的电场强度增强，现有技术中的形成轻掺杂注入的过程，即通过一次离子注入形成的轻掺杂注入，难以抵挡热载流子效应带来的器件退化，从而导致器件的寿命较短。
因此，亟需一种方法，来解决由于热载流子效应导致器件的寿命较短的问题。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体器件的制作方法以及半导体器件，以解决现有技术中的由于热载流子效应导致器件的寿命较短的问题。
根据本发明实施例的一个方面，提供了一种半导体器件的制作方法，所述方法包括：提供基底，所述基底包括层叠的衬底以及外延层；对所述外延层中的两个预定区域分别进行多次第一离子注入，以在所述预定区域中形成沿着所述基底厚度方向层叠的多个注入区域，且距离所述衬底最远的所述注入区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，两个所述预定区域间隔设置，多次所述第一离子注入满足以下条件：注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，所述注入角度用于表征注入方向与所述基底法线的夹角。
可选地，对所述外延层中的两个预定区域分别进行多次第一离子注入，以在所述预定区域中形成沿着所述基底厚度方向层叠的多个注入区域，包括：在所述外延层的远离所述衬底的表面上形成预备栅氧层；在所述预备栅氧层的远离所述衬底的部分表面上形成掩膜层，两个所述预定区域分别位于所述掩膜层两侧的所述外延层中；对两个所述预定区域进行第一注入，形成两个第一注入区域，所述第一注入为离子注入；对两个所述第一注入区域进行第二注入，使得部分所述第一注入区域形成第二注入区域，所述第一注入区域以及所述第二注入区域形成所述注入区域，所述第二注入为离子注入；去除所述掩膜层。
可选地，所述第一注入与所述第二注入的所述注入剂量比值范围为1:21~1:1.2。
可选地，所述第一注入的所述注入角度的范围为30°~50°，所述第二注入的所述注入角度的范围为20°~40°，所述第一注入的所述注入能量的范围为70kev~90kev，所述第二注入的所述注入能量的范围为15kev~40kev。
可选地，提供基底，包括：提供所述衬底以及预备外延层；对所述预备外延层进行第二离子注入，以在所述预备外延层中形成第一阱区，所述第二离子注入与所述第一离子注入的掺杂类型相同；对所述第一阱区进行第三离子注入，使得部分所述第一阱区形成第二阱区，所述第二阱区的远离所述衬底的表面与所述预备外延层的远离所述衬底的表面齐平，使得包括所述第一阱区以及所述第二阱区的所述预备外延层形成所述外延层，所述第三离子注入与所述第一离子注入的掺杂类型不同，所述预定区域位于所述第二阱区中。
可选地，在对所述预备外延层进行第二离子注入，以在所述预备外延层中形成第一阱区之后，在对所述第一阱区进行第三离子注入，使得部分所述第一阱区形成第二阱区之前，所述方法还包括：去除部分所述预备外延层，形成多个间隔设置的第一凹槽，多个所述第一凹槽位于两个所述预定区域的两侧；在所述第一凹槽中形成隔离材料，得到多个隔离层。
可选地，在对所述外延层中的两个预定区域分别进行多次第一离子注入，以在所述预定区域中形成沿着所述基底厚度方向层叠的多个注入区域之后，所述方法还包括：在所述预备栅氧层的远离所述衬底的表面上形成预备栅极；去除部分所述预备栅氧层以及部分所述预备栅极，剩余的所述预备栅氧层形成栅氧层，剩余的所述预备栅极形成栅极，所述栅氧层以及所述栅极位于两个所述预定区域之间；形成侧墙结构，所述侧墙结构覆盖所述栅极以及所述栅氧层的侧壁，且所述侧墙结构覆盖部分所述注入区域；形成金属层，所述金属层覆盖所述栅极的远离所述基底的表面，且所述金属层覆盖所述外延层的远离所述衬底的裸露表面。
可选地，在形成侧墙结构之后，在形成金属层之前，所述方法还包括：对两个所述预定区域两侧的所述外延层分别进行第四离子注入，得到两个间隔设置的掺杂区域，两个所述掺杂区域位于所述预定区域的两侧，且所述掺杂区域位于所述预定区域一侧的两个所述隔离层之间，所述掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第四离子注入的掺杂类型与所述第一离子注入的掺杂类型不同；对部分所述注入区域进行第五离子注入，得到间隔设置的源区以及漏区，所述源区以及所述漏区的远离所述衬底的表面分别与所述外延层的远离所述衬底的表面齐平，所述第五离子注入的掺杂类型与所述第一离子注入的掺杂类型相同。
根据本发明实施例的另一方面，还提供了一种半导体器件，所述半导体器件包括基底，所述基底包括层叠的衬底以及外延层，所述外延层包括两个间隔设置的预定区域，各所述预定区域包括沿着所述基底厚度方向层叠的多个注入区域，且多个所述注入区域沿着远离所述衬底的方向的掺杂浓度逐渐增大，距离所述衬底最远的所述注入区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平。
可选地，所述半导体器件还包括栅氧层、栅极、侧墙结构、金属层以及多个间隔设置的隔离层，其中，所述栅氧层位于所述外延层的远离所述衬底的部分表面上，且所述栅氧层位于两个所述预定区域之间；所述栅极位于所述栅氧层的远离所述基底的表面上；所述侧墙结构覆盖所述栅氧层以及所述栅极的侧壁，且所述侧墙结构覆盖部分所述注入区域；所述金属层覆盖所述栅极的远离所述基底的表面，且所述金属层覆盖所述外延层的远离所述衬底的表面；多个间隔设置的所述隔离层位于所述外延层中，多个所述隔离层位于两个所述预定区域的两侧，且所述隔离层的靠近所述栅极的表面与所述金属层的靠近所述栅极的表面齐平。
在本发明实施例中，所述半导体器件的制作方法中，首先，提供基底，所述基底包括层叠的衬底以及外延层；然后，对所述外延层中的两个预定区域分别进行多次第一离子注入，以在所述预定区域中形成沿着所述基底厚度方向层叠的多个注入区域，且距离所述衬底最远的所述注入区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，两个所述预定区域间隔设置，多次所述第一离子注入满足以下条件：注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，所述注入角度用于表征注入方向与所述基底法线的夹角。相比现有技术中的由于热载流子效应导致器件的寿命较短的问题，本申请的所述半导体器件的制作方法，通过提供包括所述衬底以及所述外延层的所述基底，再通过对所述外延层中的两个所述预定区域进行多次第一离子注入，使得形成多个注入区域，且由于多次所述第一离子注入满足注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低的条件，使得多个所述注入区域沿着远离所述衬底的方向的掺杂浓度逐渐增大，多个所述注入区域使得电场强度的峰值位于所述注入区域中，进而导致注入区域的边缘电离率增加，导致热载流子效应较弱，解决了现有技术中的由于热载流子效应导致器件的寿命较短的问题，保证了所述半导体器件的寿命较长，保证了所述半导体器件的性能较好。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例中半导体器件的制作方法流程示意图；
图2示出了根据本申请的实施例中形成预备外延层后得到的结构示意图；
图3示出了根据本申请的实施例中形成第一阱区后得到的结构示意图；
图4示出了根据本申请的实施例中形成第一沟槽后得到的结构示意图；
图5示出了根据本申请的实施例中形成隔离层后得到的结构示意图；
图6示出了根据本申请的实施例中形成第二阱区后得到的结构示意图；
图7示出了根据本申请的实施例中形成预备栅氧层后得到的结构示意图；
图8示出了根据本申请的实施例中形成掩膜层后得到的结构示意图；
图9示出了根据本申请的实施例中形成第一注入区域后得到的结构示意图；
图10示出了根据本申请的实施例中形成第二注入区域后得到的结构示意图；
图11示出了根据本申请的实施例中去除掩膜层后得到的结构示意图；
图12示出了根据本申请的实施例中形成预备栅极后得到的结构示意图；
图13示出了根据本申请的实施例中形成栅极以及栅氧层后得到的结构示意图；
图14示出了根据本申请的实施例中形成侧墙结构后得到的结构示意图；
图15示出了根据本申请的实施例中形成掺杂区域后得到的结构示意图；
图16示出了根据本申请的实施例中形成源区以及漏区后得到的结构示意图；
图17示出了根据本申请的实施例中半导体器件的结构示意图。
其中，上述附图包括以下附图标记：
10、基底；20、预备栅氧层；30、掩膜层；40、第一凹槽；50、隔离层；60、预备栅极；70、栅氧层；80、栅极；90、侧墙结构；100、金属层；101、衬底；102、外延层；103、第一注入区域；104、第二注入区域；106、预备外延层；107、第一阱区；108、第二阱区；109、掺杂区域；110、源区；111、漏区；120、预定区域。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术中所说的，现有技术中的由于热载流子效应导致器件的寿命较短的问题，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法以及半导体器件。
根据本申请的实施例，提供了一种半导体器件的制作方法。
图1是根据本申请实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：
步骤S101，如图6所示，提供基底10，上述基底10包括层叠的衬底101以及外延层102；
步骤S102，如图7至图10所示，对上述外延层102中的两个预定区域120分别进行多次第一离子注入，以在上述预定区域120中形成沿着上述基底厚度方向层叠的多个注入区域，上述注入区域的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平，两个上述预定区域120间隔设置，多次上述第一离子注入满足以下条件：注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，上述注入角度用于表征注入方向与上述基底法线的夹角。
相比现有技术中的由于热载流子效应导致器件的寿命较短的问题，本申请的上述半导体器件的制作方法，通过提供包括上述衬底以及上述外延层的上述基底，再通过对上述外延层中的两个上述预定区域进行多次第一离子注入，使得形成多个注入区域，且由于多次上述第一离子注入满足注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低的条件，使得多个上述注入区域沿着远离上述衬底的方向的掺杂浓度逐渐增大，多个上述注入区域使得电场强度的峰值位于上述注入区域中，进而导致注入区域的边缘电离率增加，导致热载流子效应较弱，解决了现有技术中的由于热载流子效应导致器件的寿命较短的问题，保证了上述半导体器件的寿命较长，保证了上述半导体器件的性能较好。
具体地，多次上述第一离子注入的过程中，由于注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，使得多个上述注入区域中，越远离上述衬底的上述注入区域的掺杂浓度越大，且由于注入角度逐渐减小以及注入能量逐渐降低，进一步保证了首先形成的注入区域的范围可以较大。
现有技术中，对于中压器件来说，LDD一般使用高能量、一步法以及零角度进行轻掺杂的注入，使得注入区域与栅极会存在部分重合，因此，随着中压器件的操作电压升高，源漏极之间的电场强度逐渐变强，使用现有技术的注入方式形成的LDD难以抵挡热载流子效应带来的器件退化，使得半导体器件的寿命较短，而本申请的半导体器件的制作过程中，通过满足上述预定条件的多次注入，即注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，实现深处打淡，浅出打浓，即实现了现有技术中原本电场分布较重的地方变浅，原本电场分布较轻的地方变重，实现了电场的更加均匀分布，通过测试可知，多个上述注入区域使得电场强度的峰值位于上述注入区域中，进而导致注入区域的边缘电离率增加，导致热载流子效应较弱，解决了现有技术中的由于热载流子效应导致器件的寿命较短的问题，保证了上述半导体器件的寿命较长，保证了上述半导体器件的性能较好。
为了进一步保证上述半导体器件的性能较好，根据本申请的一种具体实施例，对上述外延层中的两个预定区域分别进行多次第一离子注入，以在上述预定区域中形成沿着上述基底厚度方向层叠的多个注入区域，包括：如图7所示，在上述外延层102的远离上述衬底101的表面上形成预备栅氧层20；如图8所示，在上述预备栅氧层20的远离上述衬底101的部分表面上形成掩膜层30，两个上述预定区域120分别位于上述掩膜层30两侧的上述外延层102中；如图9所示，对两个上述预定区域120进行第一注入，形成两个第一注入区域103，上述第一注入为离子注入；如图10所示，对两个上述第一注入区域103进行第二注入，使得部分上述第一注入区域103形成第二注入区域104，上述第一注入区域103以及上述第二注入区域104形成上述注入区域，上述第二注入为离子注入；如图10至图11所示，去除上述掩膜层30。通过在上述外延层的远离上述衬底的表面形成预备栅氧层，使得可以通过上述预备栅氧层保护上述外延层，避免外延层的氧化，再通过在上述预备栅氧层的远离上述衬底的部分表面上形成上述掩膜层，使得可以通过上述掩膜层的位置，控制后续进行第一注入时形成的注入区域的范围，并通过上述第一注入以及上述第二注入，形成多个上述注入区域，且由于上述第一注入与上述第二注入满足注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低的条件，使得形成的多个上述注入区域的浓度沿着远离上述衬底的方向的掺杂浓度逐渐增大，进一步保证了上述半导体器件的寿命较长，进一步保证了上述半导体器件的性能较好。
当然，并不限于上述的两次注入，即不限于上述第一注入以及上述第二注入，也可以进行三次注入，甚至更多次注入，只需要满足注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低即可。
具体地，由于热载流子撞击外延层会留下电洞，电洞会流向衬底形成电流（Isub），因此通常使用Isub的大小来判断热载流子效应的强弱，且发现以下规律：第一、存在使得Isub最小的最佳注入剂量，约为1.6 E13cm-2~2.2 E13cm-2；第二、注入区域与栅极的重叠区域越大，使得Isub最小的最佳注入剂量越低，且Isub越小；第三、倾斜角度越高，Isub越低；第四、Isub越小，饱和电流越低。因此，通过上述半导体器件的制作过程中的多次满足上述条件的离子注入，前面高能量注入小部分离子，且较高的注入角度，使得Isub降低，再通过后续的低能量的注入大部分离子，且注入角度较低，使得饱和电流升高，最终实现了减小Isub的同时，保持饱和电流不变，进一步保证了上述半导体器件的性能较好。
具体地，图9以及图10中的箭头方向代表注入角度。
根据本申请的另一种具体实施例，上述第一注入与上述第二注入的上述注入剂量比值范围为1:21~1:1.2。
具体地，上述第一注入的注入剂量可以为总量的4.5%~45%，上述第二注入为剩余的剂量。
根据本申请的又一种具体实施例，上述第一注入的上述注入角度的范围为30°~50°，上述第二注入的上述注入角度的范围为20°~40°。
具体地，上述第一注入以及上述第二注入在上述范围内，满足注入角度逐渐减小即可。
根据本申请的一种具体实施例，上述第一注入的上述注入能量的范围为70kev~90kev，上述第二注入的上述注入能量的范围为15kev~40kev。
具体地，上述第一注入以及上述第二注入在上述范围内，满足注入能量逐渐降低即可。
根据本申请的另一种具体实施例，提供基底，包括：如图2所示，提供上述衬底101以及预备外延层106；如图2至图3所示，对上述预备外延层106进行第二离子注入，以在上述预备外延层106中形成第一阱区107，上述第二离子注入与上述第一离子注入的掺杂类型相同；如图6所示，对上述第一阱区107进行第三离子注入，使得部分上述第一阱区107形成第二阱区108，上述第二阱区108的远离上述衬底101的表面与上述预备外延层的远离上述衬底101的表面齐平，使得包括上述第一阱区107以及上述第二阱区108的上述预备外延层形成上述外延层102，上述第三离子注入与上述第一离子注入的掺杂类型不同，上述预定区域位于上述第二阱区108中。通过提供上述衬底以及上述预备外延层，再通过上述第二离子注入以及上述第三离子注入，以形成上述第一阱区以及上述第二阱区，保证了上述半导体器件可以实现其性能，进一步保证了上述半导体器件的性能较好。
具体地，上述第一阱区为DNW（N型阱），上述第二阱区为MVPW（中压P型阱）。
为了进一步保证上述半导体器件的性能较好，根据本申请的又一种具体实施例，在对上述预备外延层进行第二离子注入，以在上述预备外延层中形成第一阱区之后，在对上述第一阱区进行第三离子注入，使得部分上述第一阱区形成第二阱区之前，上述方法还包括：如图2至图4所示，去除部分上述预备外延层106，形成多个间隔设置的第一凹槽40，多个上述第一凹槽40位于两个上述预定区域120的两侧；如图4至图5所示，在上述第一凹槽40中形成隔离材料，得到多个隔离层50。通过去除部分上述预备外延层，得到多个上述第一凹槽，再通过在多个上述第一凹槽中形成隔离材料，得到多个上述隔离层，使得可以通过上述隔离层隔离上述外延层中的不同区域，避免互相影响，进一步保证了上述半导体器件的性能较好。
根据本申请的一种具体实施例，在对上述外延层中的两个预定区域分别进行多次第一离子注入，以在上述预定区域中形成沿着上述基底厚度方向层叠的多个注入区域之后，上述方法还包括：如图12所示，在上述预备栅氧层20的远离上述衬底101的表面上形成预备栅极60；如图12至图13所示，去除部分上述预备栅氧层20以及部分上述预备栅极60，剩余的上述预备栅氧层20形成栅氧层70，剩余的上述预备栅极60形成栅极80，上述栅氧层70以及上述栅极80位于两个上述预定区域120之间；如图14所示，形成侧墙结构90，上述侧墙结构90覆盖上述栅极80以及上述栅氧层70的侧壁，且上述侧墙结构90覆盖部分上述注入区域；如图17所示，形成金属层100，上述金属层100覆盖上述栅极80的远离上述基底10的表面，且上述金属层100覆盖上述外延层102的远离上述衬底101的裸露表面。通过在上述预备栅氧层的远离上述衬底的表面形成上述预备栅极，并且通过去除部分上述预备栅氧层以及部分上述预备栅极，得到上述栅氧层以及上述栅极，再通过形成上述侧壁结构，保证了可以通过上述侧壁结构保护上述栅极以及上述栅氧层，再通过形成上述金属层，使得可以形成金属硅化物层，保证了上述半导体器件可以实现其基本性能，进一步保证了上述半导体器件的性能较好。
一种具体的实施例中，上述外延层的材料是硅，上述金属层主要是通过沉积镍，使得镍与硅反应，形成镍硅金属物。
具体地，上述金属层为低阻值，使得上述半导体器件的接触电阻较小，进一步保证了上述半导体器件的性能较好。
根据本申请的另一种具体实施例，在形成侧墙结构之后，在形成金属层之前，上述方法还包括：如图15所示，对两个上述预定区域两侧的上述外延层102分别进行第四离子注入，得到两个间隔设置的掺杂区域109，两个上述掺杂区域109位于上述预定区域的两侧，且上述掺杂区域109位于上述预定区域一侧的两个上述隔离层50之间，上述掺杂区域109的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平，上述第四离子注入的掺杂类型与上述第一离子注入的掺杂类型不同；如图16所示，对部分上述注入区域进行第五离子注入，得到间隔设置的源区110以及漏区111，上述源区110以及上述漏区111的远离上述衬底101的表面分别与上述外延层102的远离上述衬底101的表面齐平，上述第五离子注入的掺杂类型与上述第一离子注入的掺杂类型相同。通过对上述外延层进行上述第四离子注入，以得到两个间隔设置的上述掺杂区域，再通过上述第五离子注入，以得到上述源区以及上述漏区，进一步保证了上述半导体器件可以实现其基本性能，进一步保证了上述半导体器件的性能较好。
具体地，上述掺杂区域的掺杂类型为P型，上述源区以及上述漏区的掺杂类型为N型。
根据本申请的又一种具体实施例，多个上述注入区域的掺杂类型为N型。
具体地，上述衬底的掺杂类型为P型。
一种具体的实施例中，上述半导体器件可以改善中压器件的热载流子效应增强带来的负面影响，通过多次注入，且注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，使得电流（Isub）降低，同时保持饱和电流不变。
根据本申请的实施例，还提供了一种半导体器件，如图17所示，上述半导体器件包括基底10，上述基底10包括层叠的衬底101以及外延层102，上述外延层102包括两个间隔设置的预定区域，各上述预定区域包括沿着上述基底10厚度方向层叠的多个注入区域，且多个上述注入区域沿着远离上述衬底101的方向的掺杂浓度逐渐增大，距离上述衬底101最远的上述注入区域的远离上述衬底101的表面与上述外延层102的远离上述衬底101的表面齐平。
上述的半导体器件，包括基底，上述基底包括层叠的衬底以及外延层，上述外延层包括两个间隔设置的预定区域，各上述预定区域包括沿着上述基底厚度方向层叠的多个注入区域，且多个上述注入区域沿着远离上述衬底的方向的掺杂浓度逐渐增大，距离上述衬底最远的上述注入区域的远离上述衬底的表面与上述外延层的远离上述衬底的表面齐平。相比现有技术中的由于热载流子效应导致器件的寿命较短的问题，本申请的上述半导体器件，通过提供包括上述衬底以及上述外延层的上述基底，且由于各上述预定区域包括沿着上述基底厚度方向层叠的多个注入区域，以及多个上述注入区域沿着远离上述衬底的方向的掺杂浓度逐渐增大，使得多个上述注入区域使得电场强度的峰值位于上述注入区域中，进而导致注入区域的边缘电离率增加，导致热载流子效应较弱，解决了现有技术中的由于热载流子效应导致器件的寿命较短的问题，保证了上述半导体器件的寿命较长，保证了上述半导体器件的性能较好。
一种具体的实施例中，上述半导体器件相比于现有技术的半导体器件，Isub降低了6%左右。
根据本申请的一种具体实施例，如图17所示，上述半导体器件还包括栅氧层70、栅极80、侧墙结构90以及金属层100，其中，上述栅氧层70位于上述外延层102的远离上述衬底101的部分表面上，且上述栅氧层70位于两个上述预定区域之间；上述栅极80位于上述栅氧层70的远离上述基底10的表面上；上述侧墙结构90覆盖上述栅氧层70以及上述栅极80的侧壁，且上述侧墙结构90覆盖部分上述注入区域；上述金属层100覆盖上述栅极80的远离上述基底10的表面，且上述金属层100覆盖上述外延层102的远离上述衬底101的表面。由于上述半导体器件还包括上述栅氧层、上述栅极、上述侧墙结构以及上述金属层，其中，上述栅氧层以及上述栅极保证了上述半导体器件可以实现其基本性能，上述侧墙结构保证了可以保护上述栅极以及上述栅氧层，另外，可以通过上述金属层引出上述栅极等区域，保证了上述半导体器件可以实现其基本性能，进一步保证了上述半导体器件的性能较好。
根据本申请的另一种具体实施例，如图17所示，上述半导体器件还包括多个间隔设置的隔离层50，多个间隔设置的上述隔离层50位于上述外延层102中，多个上述隔离层50位于两个上述预定区域的两侧，且上述隔离层50的靠近上述栅极80的表面与上述金属层100的靠近上述栅极80的表面齐平。可以通过上述隔离层隔离上述外延层中的不同区域，避免互相影响，进一步保证了上述半导体器件的性能较好。
根据本申请的又一种具体实施例，上述外延层的材料包括硅。
一种具体的实施例中，上述外延层的材料也是硅，上述金属层主要是通过沉积镍，使得镍与硅反应，形成镍硅金属物。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1）、本申请的上述半导体器件的制作方法中，首先，提供基底，上述基底包括层叠的衬底以及外延层；然后，对上述外延层中的两个预定区域分别进行多次第一离子注入，以在上述预定区域中形成沿着上述基底厚度方向层叠的多个注入区域，且距离上述衬底最远的上述注入区域的远离上述衬底的表面与上述外延层的远离上述衬底的表面齐平，两个上述预定区域间隔设置，多次上述第一离子注入满足以下条件：注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，上述注入角度用于表征注入方向与上述基底法线的夹角。相比现有技术中的由于热载流子效应导致器件的寿命较短的问题，本申请的上述半导体器件的制作方法，通过提供包括上述衬底以及上述外延层的上述基底，再通过对上述外延层中的两个上述预定区域进行多次第一离子注入，使得形成多个注入区域，且由于多次上述第一离子注入满足注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低的条件，使得多个上述注入区域沿着远离上述衬底的方向的掺杂浓度逐渐增大，多个上述注入区域使得电场强度的峰值位于上述注入区域中，进而导致注入区域的边缘电离率增加，导致热载流子效应较弱，解决了现有技术中的由于热载流子效应导致器件的寿命较短的问题，保证了上述半导体器件的寿命较长，保证了上述半导体器件的性能较好。
2）、本申请上述的半导体器件，包括基底，上述基底包括层叠的衬底以及外延层，上述外延层包括两个间隔设置的预定区域，各上述预定区域包括沿着上述基底厚度方向层叠的多个注入区域，且多个上述注入区域沿着远离上述衬底的方向的掺杂浓度逐渐增大，距离上述衬底最远的上述注入区域的远离上述衬底的表面与上述外延层的远离上述衬底的表面齐平。相比现有技术中的由于热载流子效应导致器件的寿命较短的问题，本申请的上述半导体器件，通过提供包括上述衬底以及上述外延层的上述基底，且由于各上述预定区域包括沿着上述基底厚度方向层叠的多个注入区域，以及多个上述注入区域沿着远离上述衬底的方向的掺杂浓度逐渐增大，使得多个上述注入区域使得电场强度的峰值位于上述注入区域中，进而导致注入区域的边缘电离率增加，导致热载流子效应较弱，解决了现有技术中的由于热载流子效应导致器件的寿命较短的问题，保证了上述半导体器件的寿命较长，保证了上述半导体器件的性能较好。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，所述方法包括：
提供基底，所述基底包括层叠的衬底以及外延层；
对所述外延层中的两个预定区域分别进行多次第一离子注入，以在所述预定区域中形成沿着所述基底厚度方向层叠的多个注入区域，且距离所述衬底最远的所述注入区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，两个所述预定区域间隔设置，多次所述第一离子注入满足以下条件：注入剂量逐渐增大、注入角度逐渐减小以及注入能量逐渐降低，所述注入角度用于表征注入方向与所述基底法线的夹角。
2.根据权利要求1所述的方法，其特征在于，对所述外延层中的两个预定区域分别进行多次第一离子注入，以在所述预定区域中形成沿着所述基底厚度方向层叠的多个注入区域，包括：
在所述外延层的远离所述衬底的表面上形成预备栅氧层；
在所述预备栅氧层的远离所述衬底的部分表面上形成掩膜层，两个所述预定区域分别位于所述掩膜层两侧的所述外延层中；
对两个所述预定区域进行第一注入，形成两个第一注入区域，所述第一注入为离子注入；
对两个所述第一注入区域进行第二注入，使得部分所述第一注入区域形成第二注入区域，所述第一注入区域以及所述第二注入区域形成所述注入区域，所述第二注入为离子注入；
去除所述掩膜层。
3.根据权利要求2所述的方法，其特征在于，所述第一注入与所述第二注入的所述注入剂量比值范围为1:21~1:1.2。
4.根据权利要求2所述的方法，其特征在于，所述第一注入的所述注入角度的范围为30°~50°，所述第二注入的所述注入角度的范围为20°~40°；和/或，
所述第一注入的所述注入能量的范围为70kev~90kev，所述第二注入的所述注入能量的范围为15kev~40kev。
5.根据权利要求2所述的方法，其特征在于，提供基底，包括：
提供所述衬底以及预备外延层；
对所述预备外延层进行第二离子注入，以在所述预备外延层中形成第一阱区，所述第二离子注入与所述第一离子注入的掺杂类型相同；
对所述第一阱区进行第三离子注入，使得部分所述第一阱区形成第二阱区，所述第二阱区的远离所述衬底的表面与所述预备外延层的远离所述衬底的表面齐平，使得包括所述第一阱区以及所述第二阱区的所述预备外延层形成所述外延层，所述第三离子注入与所述第一离子注入的掺杂类型不同，所述预定区域位于所述第二阱区中。
6.根据权利要求5所述的方法，其特征在于，在对所述预备外延层进行第二离子注入，以在所述预备外延层中形成第一阱区之后，在对所述第一阱区进行第三离子注入，使得部分所述第一阱区形成第二阱区之前，所述方法还包括：
去除部分所述预备外延层，形成多个间隔设置的第一凹槽，多个所述第一凹槽位于两个所述预定区域的两侧；
在所述第一凹槽中形成隔离材料，得到多个隔离层。
7.根据权利要求6所述的方法，其特征在于，在对所述外延层中的两个预定区域分别进行多次第一离子注入，以在所述预定区域中形成沿着所述基底厚度方向层叠的多个注入区域之后，所述方法还包括：
在所述预备栅氧层的远离所述衬底的表面上形成预备栅极；
去除部分所述预备栅氧层以及部分所述预备栅极，剩余的所述预备栅氧层形成栅氧层，剩余的所述预备栅极形成栅极，所述栅氧层以及所述栅极位于两个所述预定区域之间；
形成侧墙结构，所述侧墙结构覆盖所述栅极以及所述栅氧层的侧壁，且所述侧墙结构覆盖部分所述注入区域；
形成金属层，所述金属层覆盖所述栅极的远离所述基底的表面，且所述金属层覆盖所述外延层的远离所述衬底的裸露表面。
8.根据权利要求7所述的方法，其特征在于，在形成侧墙结构之后，在形成金属层之前，所述方法还包括：
对两个所述预定区域两侧的所述外延层分别进行第四离子注入，得到两个间隔设置的掺杂区域，两个所述掺杂区域位于所述预定区域的两侧，且所述掺杂区域位于所述预定区域一侧的两个所述隔离层之间，所述掺杂区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平，所述第四离子注入的掺杂类型与所述第一离子注入的掺杂类型不同；
对部分所述注入区域进行第五离子注入，得到间隔设置的源区以及漏区，所述源区以及所述漏区的远离所述衬底的表面分别与所述外延层的远离所述衬底的表面齐平，所述第五离子注入的掺杂类型与所述第一离子注入的掺杂类型相同。
9.一种半导体器件，其特征在于，所述半导体器件包括：
基底，包括层叠的衬底以及外延层，所述外延层包括两个间隔设置的预定区域，各所述预定区域包括沿着所述基底厚度方向层叠的多个注入区域，且多个所述注入区域沿着远离所述衬底的方向的掺杂浓度逐渐增大，距离所述衬底最远的所述注入区域的远离所述衬底的表面与所述外延层的远离所述衬底的表面齐平。
10.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：
栅氧层，位于所述外延层的远离所述衬底的部分表面上，且所述栅氧层位于两个所述预定区域之间；
栅极，位于所述栅氧层的远离所述基底的表面上；
侧墙结构，覆盖所述栅氧层以及所述栅极的侧壁，且所述侧墙结构覆盖部分所述注入区域；
金属层，所述金属层覆盖所述栅极的远离所述基底的表面，且所述金属层覆盖所述外延层的远离所述衬底的表面；
多个间隔设置的隔离层，位于所述外延层中，多个所述隔离层位于两个所述预定区域的两侧，且所述隔离层的靠近所述栅极的表面与所述金属层的靠近所述栅极的表面齐平。
CN202310542251.1A 2023-05-15 2023-05-15 半导体器件的制作方法以及半导体器件 Pending CN116313758A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310542251.1A CN116313758A (zh) 2023-05-15 2023-05-15 半导体器件的制作方法以及半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310542251.1A CN116313758A (zh) 2023-05-15 2023-05-15 半导体器件的制作方法以及半导体器件

Publications (1)

Publication Number Publication Date
CN116313758A true CN116313758A (zh) 2023-06-23

Family

ID=86834458

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310542251.1A Pending CN116313758A (zh) 2023-05-15 2023-05-15 半导体器件的制作方法以及半导体器件

Country Status (1)

Country Link
CN (1) CN116313758A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117747612A (zh) * 2024-02-19 2024-03-22 合肥晶合集成电路股份有限公司 半导体器件以及半导体器件的制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5793090A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance
US6114210A (en) * 1997-11-26 2000-09-05 Advanced Micro Devices, Inc. Method of forming semiconductor device comprising a drain region with a graded N-LDD junction with increased HCI lifetime
US20020105066A1 (en) * 1999-04-26 2002-08-08 Katsumi Eikyu Semiconductor device with lightly doped drain layer
US20030119323A1 (en) * 2001-12-24 2003-06-26 Park Cheol Soo Method for fabricating transistor in semiconductor device
US20130026569A1 (en) * 2011-07-27 2013-01-31 Jifa Hao Methods and apparatus related to hot carrier injection reliability improvement
CN104103685A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 一种具有降低纵向寄生晶体管效应的器件结构及其制作方法
CN106328504A (zh) * 2015-06-30 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20170032999A1 (en) * 2015-07-31 2017-02-02 Synaptics Japan Gk Semiconductor device
CN115425087A (zh) * 2022-09-28 2022-12-02 合肥晶合集成电路股份有限公司 半导体器件及半导体器件的制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5793090A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance
US6114210A (en) * 1997-11-26 2000-09-05 Advanced Micro Devices, Inc. Method of forming semiconductor device comprising a drain region with a graded N-LDD junction with increased HCI lifetime
US20020105066A1 (en) * 1999-04-26 2002-08-08 Katsumi Eikyu Semiconductor device with lightly doped drain layer
US20030119323A1 (en) * 2001-12-24 2003-06-26 Park Cheol Soo Method for fabricating transistor in semiconductor device
US20130026569A1 (en) * 2011-07-27 2013-01-31 Jifa Hao Methods and apparatus related to hot carrier injection reliability improvement
CN104103685A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 一种具有降低纵向寄生晶体管效应的器件结构及其制作方法
CN106328504A (zh) * 2015-06-30 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20170032999A1 (en) * 2015-07-31 2017-02-02 Synaptics Japan Gk Semiconductor device
CN115425087A (zh) * 2022-09-28 2022-12-02 合肥晶合集成电路股份有限公司 半导体器件及半导体器件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117747612A (zh) * 2024-02-19 2024-03-22 合肥晶合集成电路股份有限公司 半导体器件以及半导体器件的制作方法
CN117747612B (zh) * 2024-02-19 2024-05-24 合肥晶合集成电路股份有限公司 半导体器件以及半导体器件的制作方法

Similar Documents

Publication Publication Date Title
JP5154347B2 (ja) 超接合半導体ディバイスおよび超接合半導体ディバイスの製造方法
US9224855B2 (en) Trench gated power device with multiple trench width and its fabrication process
US7928508B2 (en) Disconnected DPW structures for improving on-state performance of MOS devices
US6448625B1 (en) High voltage metal oxide device with enhanced well region
US8823096B2 (en) Vertical power MOSFET and methods for forming the same
EP1096574A2 (en) Power MOSFET having a trench gate electrode and method of making the same
US20060186467A1 (en) System and method for making a LDMOS device with electrostatic discharge protection
US7888767B2 (en) Structures of high-voltage MOS devices with improved electrical performance
CN112635540B (zh) Ldmos器件及其制备方法
US9105712B1 (en) Double RESURF LDMOS with separately patterned P+ and N+ buried layers formed by shared mask
US9768054B2 (en) High voltage device with low Rdson
CN111029408A (zh) 一种集成esd的vdmos器件及制备方法
US11355580B2 (en) Lateral DMOS device with step-profiled RESURF and drift structures
CN116313758A (zh) 半导体器件的制作方法以及半导体器件
US6492679B1 (en) Method for manufacturing a high voltage MOSFET device with reduced on-resistance
CN107452789B (zh) 用于器件制造的改进布局
EP3095131A1 (en) High voltage double-diffused mos ( dmos) device and method of manufacture
CN107768422B (zh) 半导体装置以及半导体装置的制造方法
US9812564B1 (en) Split-gate MOSFET
CN111341832A (zh) 结终端结构及其制备方法
CN107871782B (zh) 双扩散金属氧化物半导体元件及其制造方法
CN112510081A (zh) 一种星用抗辐射沟槽型mos场效应晶体管的加固结构和制备方法
CN109119458B (zh) 隔离结构及工艺方法
US8354716B2 (en) Semiconductor devices and methods of manufacturing the same
CN106384718B (zh) 一种中高压沟槽型mosfet器件的制作方法及结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20230623