CN116312333B - 像素电路及其驱动方法、显示面板 - Google Patents

Abstract

本发明公开了一种像素电路及其驱动方法、显示面板。像素电路包括：驱动模块、第一存储模块和锁定控制模块；驱动模块根据驱动模块的控制端和第一端之间的电位差产生驱动电流；第一存储模块的第一端与驱动模块的控制端电连接，第二端与驱动模块的第一端电连接；锁定控制模块的控制端接入锁定控制信号，第一端与驱动模块的控制端电连接；第一存储模块的第二端或者锁定控制模块的第二端用于接入数据信号；锁定控制模块用于在信号锁定时刻，响应锁定控制信号关断，使驱动模块的控制端的电位浮置，第一存储模块存储与信号锁定时刻接入的数据信号关联的电压。本发明实施例可以提升像素电路的数据写入效果，从而提升显示面板的显示效果。

Description

像素电路及其驱动方法、显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种像素电路及其驱动方法、显示面板。

背景技术

随着显示技术的不断发展，显示面板的应用范围越来越广泛，人们对显示面板的要求也越来越高。显示面板中的像素电路在驱动发光器件稳定发光方面起到了非常重要的作用。然而，现有像素电路的驱动过程中，数据写入效果较差，影响显示面板的显示效果。

发明内容

本发明提供了一种像素电路及其驱动方法、显示面板，以提升像素电路的数据写入效果，从而提升显示面板的显示效果。

第一方面，本发明实施例提供了一种像素电路，包括：

驱动模块，用于根据所述驱动模块的控制端和第一端之间的电位差产生驱动电流，驱动发光器件发光；

第一存储模块，所述第一存储模块的第一端与所述驱动模块的控制端电连接，所述第一存储模块的第二端与所述驱动模块的第一端电连接；

锁定控制模块，所述锁定控制模块的控制端接入锁定控制信号，所述锁定控制模块的第一端与所述驱动模块的控制端电连接；所述第一存储模块的第二端或者所述锁定控制模块的第二端用于接入数据信号；

所述锁定控制模块用于在信号锁定时刻，响应所述锁定控制信号关断，使所述驱动模块的控制端的电位浮置，所述第一存储模块存储与所述信号锁定时刻接入的数据信号关联的电压。

可选地，所述第一存储模块包括：第一电容，所述第一电容的第一端作为所述第一存储模块的第一端，所述第一电容的第二端作为所述第一存储模块的第二端；

所述锁定控制模块包括：第一晶体管；所述第一晶体管的栅极作为所述锁定控制模块的控制端，所述第一晶体管的第一极作为所述锁定控制模块的第一端，所述第一晶体管的第二极作为所述锁定控制模块的第二端。

可选地，所述第一存储模块的第二端用于接入所述数据信号，所述锁定控制模块的第二端连接第一参考信号线；

所述像素电路还包括：

第一数据传输模块，用于在数据写入阶段导通，将所述数据信号传输至所述第一数据传输模块的输出端；其中，所述数据写入阶段包括所述信号锁定时刻；

第二存储模块，连接于所述第一数据传输模块的输出端和所述第一存储模块的第二端之间，用于将所述第一数据传输模块的输出端的电位跳变耦合至所述第一存储模块的第二端；

优选地，所述第一数据传输模块包括：第二晶体管，所述第二晶体管的栅极连接第一扫描线，所述第二晶体管的第一极连接数据线，所述第二晶体管的第二极作为所述第一数据传输模块的输出端；

所述第二存储模块包括：第二电容，所述第二电容的第一端与所述第一数据传输模块的输出端电连接，所述第二电容的第二端与所述第一存储模块的第二端电连接。

可选地，所述像素电路，还包括：

第一复位模块，与所述第一数据传输模块的输出端电连接，用于在所述数据写入阶段之前导通，采用第一复位信号对所述第二存储模块进行复位；第二复位模块，与所述驱动模块的第二端电连接，用于在阈值补偿阶段导通，使所述驱动模块的第一端通过所述驱动模块和所述第二复位模块放电，以使所述第一存储模块存储所述驱动模块的阈值电压；其中，所述阈值补偿阶段设置于所述数据写入阶段之前；

第一发光控制模块，与所述驱动模块以及所述发光器件串联连接于第一电源和第二电源之间，用于在初始化阶段和发光阶段导通；其中，所述初始化阶段设置于所述阈值补偿阶段之前，所述发光阶段设置于所述数据写入阶段之后。

可选地，所述锁定控制模块的第二端用于接入所述数据信号；

所述像素电路还包括：

第二数据传输模块，用于在数据写入阶段导通，将所述数据信号传输至所述第二数据传输模块的输出端；其中，所述数据写入阶段包括所述信号锁定时刻；

第三存储模块，连接于所述第二数据传输模块的输出端和所述锁定控制模块的第二端之间，用于将所述第二数据传输模块的输出端的电位跳变耦合至所述锁定控制模块的第二端；

参考信号传输模块，用于响应传输控制信号导通，将第二参考信号传输至所述第一存储模块的第二端；其中，所述参考信号传输模块与所述锁定控制模块同时关断或晚于所述锁定控制模块关断；

优选地，所述锁定控制信号复用为所述传输控制信号；

优选地，所述第二数据传输模块包括：第三晶体管，所述第三晶体管的栅极连接第二扫描线，所述第三晶体管的第一极连接数据线，所述第三晶体管的第二极作为所述第二数据传输模块的输出端；

所述第三存储模块包括：第三电容，所述第三电容的第一端与所述第二数据传输模块的输出端电连接，所述第三电容的第二端与锁定控制模块的第二端电连接；

所述参考信号传输模块包括：第四晶体管，所述第四晶体管的栅极连接传输控制信号线，所述第四晶体管的第一极连接第二参考信号线，所述第四晶体管的第二极连接所述第一存储模块的第二端。

可选地，所述像素电路，还包括：

第三复位模块，与所述第二数据传输模块的输出端电连接，用于在所述数据写入阶段之前，采用第二复位信号对所述第三存储模块进行复位；

第二发光控制模块，连接于第一电源与所述驱动模块的第二端之间，用于在发光阶段导通；其中，所述发光阶段设置于所述数据写入阶段之后；

第三发光控制模块，连接于所述驱动模块的第一端和所述发光器件的阳极之间，用于在所述数据写入阶段之前以及所述发光阶段导通；

其中，所述第一存储模块的第二端直接与所述驱动模块的第一端电连接，或通过所述第三发光控制模块与所述驱动模块的第一端电连接；

优选地，所述第三复位模块的控制端和所述第三发光控制模块的控制端连接同一控制信号线。

可选地，所述锁定控制模块的第二端接入所述数据信号；

所述像素电路还包括：

第四存储模块，所述第四存储模块的第一端与所述第一存储模块的第二端电连接，所述第四存储模块的第二端连接第一电源；

优选地，所述第四存储模块包括：第四电容，所述第四电容的第一端作为所述第四存储模块的第一端，所述第四电容的第二端作为所述第四存储模块的第二端。

可选地，所述像素电路，还包括：

第四复位模块，与所述第一存储模块的第二端电连接，用于在初始化阶段导通，并在阈值补偿阶段关断；其中，所述阈值补偿阶段设置于数据写入阶段之前，所述初始化阶段设置于所述阈值补偿阶段之前，所述数据写入阶段包括所述信号锁定时刻；

第五复位模块，与所述第一存储模块的第一端电连接，用于在所述数据写入阶段之前导通，将第三复位信号传输至所述第一存储模块的第一端；

第四发光控制模块，连接于第一电源与所述驱动模块的第二端之间，用于在所述数据写入阶段之前和发光阶段导通；其中，所述发光阶段设置于所述数据写入阶段之后。

第二方面，本发明实施例还提供了一种显示面板，包括：本发明任意实施例所提供的像素电路。

第三方面，本发明实施例还提供了一种像素电路的驱动方法，用于驱动本发明任意实施例所提供的像素电路；所述驱动方法包括：数据写入阶段和发光阶段；其中，所述数据写入阶段包括信号锁定时刻；

在所述数据写入阶段中，在所述信号锁定时刻之前，所述锁定控制信号控制控制所述锁定控制模块导通，使所述第一存储模块两端的电位差跟随所述数据信号的变化而变化；

在所述信号锁定时刻，所述锁定控制信号进行电位跳变，控制所述锁定控制模块关断，使所述驱动模块的控制端的电位浮置，所述第一存储模块存储与所述信号锁定时刻接入的数据信号关联的电压；

在所述发光阶段，所述驱动模块根据所述第一存储模块在所述信号锁定时刻存储的电压产生驱动电流，驱动发光器件发光。

本发明实施例提供的像素电路中，通过设置驱动模块、第一存储模块和锁定控制模块，提供了新的数据写入方式，使得像素电路中数据写入路径经过第一存储模块和锁定控制模块，而无需经过驱动模块本身。因此，相比于现有技术，本发明实施例可以提升像素电路的数据写入效果，从而提升显示面板的显示效果。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种像素电路的结构示意图；

图2是本发明实施例提供的另一种像素电路的结构示意图；

图3是本发明实施例提供的一种像素电路的驱动时序示意图；

图4是本发明实施例提供的又一种像素电路的结构示意图；

图5是本发明实施例提供的另一种像素电路的驱动时序示意图；

图6是本发明实施例提供的又一种像素电路的结构示意图；

图7是本发明实施例提供的又一种像素电路的结构示意图；

图8是本发明实施例提供的又一种像素电路的结构示意图；

图9是本发明实施例提供的又一种像素电路的驱动时序示意图；

图10是本发明实施例提供的又一种像素电路的结构示意图；

图11是本发明实施例提供的又一种像素电路的结构示意图；

图12是本发明实施例提供的又一种像素电路的结构示意图；

图13是本发明实施例提供的又一种像素电路的驱动时序示意图；

图14是本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

正如背景技术中所述，现有的像素电路的数据写入效果较差。为解决上述问题，本发明实施例提供了一种新的像素电路。图1是本发明实施例提供的一种像素电路的结构示意图。参见图1，该像素电路包括：驱动模块10，第一存储模块20和锁定控制模块30。

其中，驱动模块10用于根据驱动模块10的控制端G和第一端S之间的电位差产生驱动电流，驱动发光器件发光。第一存储模块20的第一端与驱动模块10的控制端G电连接，第一存储模块20的第二端与驱动模块10的第一端S电连接。锁定控制模块30的控制端接入锁定控制信号Ssd，锁定控制模块30的第一端与驱动模块10的控制端G电连接；第一存储模块20的第二端或者锁定控制模块30的第二端用于接入数据信号Vdata(图1中以第一存储模块20的第二端用于接入数据信号Vdata为例进行展示)。锁定控制模块30用于在信号锁定时刻，响应锁定控制信号Ssd关断，使驱动模块10的控制端G的电位浮置，第一存储模块20存储与信号锁定时刻接入的数据信号Vdata关联的电压。

示例性地，驱动模块10可包括驱动晶体管，驱动晶体管的栅极作为驱动模块10的控制端G，源极作为驱动模块10的第一端S，漏极作为驱动模块10的第二端D。第一存储模块20的第二端或者锁定控制模块30的第二端可以直接或间接接入数据信号Vdata。定义用于接入数据信号Vdata的连接端为数据连接端。那么，直接接入数据信号Vdata是指：数据连接端直接连接数据线。间接接入数据信号Vdata是指：数据连接端通过其他模块连接数据线，即，其他模块对数据信号Vdata进行处理后，将包含有数据信号Vdata的信息的信号传输至数据连接端。

第一存储模块20可以包括电容等存储器件，用于存储驱动模块10的控制端G和第一端S之间的电位差。以电容为例，存储器件具有如下特性：当电容两端均接入源信号时，电容两端的电位差可跟随任一源信号的变化而变化；当电容的任一端无源信号接入，电位浮置(floating)时，无论电容另一端的源信号的电位是否发生变化，电容两端的电位差都固定，维持电位浮置端的源信号消失时电容所存储的电位差。具体而言，在电容一端无源信号接入时，若另一端的源信号保持固定电位，不提供电位变化，则电容两端的电位均不变，两端电位差也不变；若另一端的源信号电位变化，基于电容的耦合作用，未接源信号一端的电位也会跟随源信号的变化而变化，但电容两端的电位差仍不变。基于如上特性，可以设置第一存储模块20的一端直接或间接接入数据信号Vdata，另一端直接或间接接入固定电源。并且，可以设置数据信号Vdata保持本行像素电路所需数据电压的行时间内的任意时刻作为信号锁定时刻。其中，行时间可以理解为数据信号Vdata维持一行像素电路所需的数据电压的时间，或者说数据信号Vdata进行刷新的间隔时间。在信号锁定时刻，可控制第一存储模块20与数据信号Vdata和/或固定电源的连接断开，以使第一存储模块20存储与信号锁定时刻的数据信号Vdata所关联的电压。其中，第一存储模块20存储的电压可以是存储其两端的电位差；与数据信号Vdata关联的电压可以理解为携带有数据信号Vdata信息的电压，例如与数据电压存在倍数关系或其他基于数据传输过程和第一存储模块20的存储特性可计算的函数关系。

锁定控制模块30可以包括晶体管等开关器件。锁定控制模块30可设置于第一存储模块20用于连接固定电源的一端，或者设置于第一存储模块20用于接收数据信号Vdata的一端。锁定控制信号Ssd由锁定控制模块30的导通电位变化至截止电位的电位跳变时刻可作为信号锁定时刻。以锁定控制模块30设置于第一存储模块20用于连接固定电源的一端为例，在锁定控制信号Ssd由导通电位变化至截止电位的电位跳变沿，锁定控制模块30断开，使驱动模块10的控制端G电位浮置，切断第一存储模块20的固定电源的来源，第一存储模块20可存储并保持锁定控制信号Ssd电位跳变时刻的电位差。示例性地，当锁定控制模块30设置于第一存储模块20用于连接固定电源的一端时，像素电路中还可以包括数据写入模块，例如晶体管，连接于第一存储模块20的另一端，用于控制数据信号Vdata是否能传输至第一存储模块20。当锁定控制模块30设置于第一存储模块20用于连接数据信号Vdata的一端时，像素电路中还可以包括辅助存储器件，例如电容，与第一存储模块20的另一端连接，以间接向第一存储模块20的另一端提供固定电源信号。

由上述分析可知，对于本发明实施例提供的像素电路，数据写入路径经过第一存储模块20和锁定控制模块30，而无需经过驱动晶体管的沟道。在锁定控制信号Ssd的电位跳变沿，即信号锁定时刻，第一存储模块20所存储的电位被锁定，数据写入随之完成。因此，本发明实施例中无需等待驱动晶体管栅极电位缓慢变化的过程，可实现快速的数据写入。只要设置数据写入阶段包含信号锁定时刻，且信号锁定时刻位于数据信号Vdata保持本行像素电路所需数据电压的行时间内，即可控制第一存储模块20正确存储与本行数据电压关联的电压信号，实现正确的数据写入过程。

并且，数据写入阶段的时长可以超过行时间，本实施例中允许相邻行的数据电压信息进入本行像素电路。具体而言，在锁定控制信号Ssd的电位跳变前，数据写入路径中各节点的电位可以跟随数据信号Vdata的电压变化，相比于现有的像素电路(例如7T1C架构的像素电路)，不存在后一行数据电压因无法开启驱动晶体管使得写入不可逆的风险，因此允许前一行或多行的数据电压进入本行像素电路。以及，在锁定控制信号Ssd的电位跳变后，驱动模块10的控制端G和第一端S之间的电位差被第一存储模块20保持，即使数据信号Vdata再发生电压跳变，也不会影响该电位差的保持，因此允许后一行或多行的数据电压进入本行像素电路。因此，与数据写入过程相关的控制信号的导通脉冲宽度均可以大于行时间，这样可有效降低用于提供上述控制信号的扫描电路不良的风险，提升各控制信号的稳定性，保证数据写入的效果。

后续发光阶段中，锁定控制信号Ssd保持截止电位，使锁定控制模块30保持关断，第一存储模块20保持在信号锁定时刻所存储的电压，驱动模块10根据该电压产生驱动电流，驱动发光器件以信号锁定时刻的数据信号Vdata对应的目标亮度发光。

综上所述，本发明实施例提供的像素电路中，通过设置驱动模块10、第一存储模块20和锁定控制模块30，提供了新的数据写入方式，使得像素电路中数据写入路径经过第一存储模块20和锁定控制模块30，而无需经过驱动模块10本身。因此，通过在信号锁定时刻控制锁定控制模块30由导通状态变化为关断状态，即可锁定该时刻的数据信息，使第一存储模块20快速正确地存储与信号锁定时刻接入的数据信号Vdata关联的电压。以及，提供设置数据写入阶段包含信号锁定时刻，且信号锁定时刻位于数据信号Vdata保持本行像素电路所需数据电压的行时间内，即可实现正确的数据写入过程。本实施例对数据写入阶段的维持时长无限制，数据写入过程中允许相邻行的数据电压信息进入本行像素电路，因此与数据写入过程相关的控制信号的导通脉冲宽度均可大于行时间，这样可有效降低用于提供控制信号的扫描电路不良的风险，提升控制信号的稳定性，保证数据写入的效果。因此与数据写入过程相关的扫描信号的导通脉冲宽度可以大于行时间，这样可有效降低扫描电路不良的风险，提升扫描信号的稳定性，保证数据写入的效果。因此，相比于现有技术，本发明实施例可以提升像素电路的数据写入效果，从而提升显示面板的显示效果。

上述各实施方式中对像素电路中的功能模块进行了功能性说明。下面对各功能模块可能具有的具体结构进行说明，并对像素电路中可能具有的其他功能模块和具体控制时序进行解释。

图2是本发明实施例提供的另一种像素电路的结构示意图。参见图2，在上述各实施方式的基础上，可选地，第一存储模块20包括：第一电容Cst1，第一电容Cst1的第一端作为第一存储模块20的第一端，第一电容Cst1的第二端作为第一存储模块20的第二端。本实施例设置第一存储模块20由一个电容构成，使第一存储模块20的结构简单，易于实现。

继续参见图2，在上述各实施方式的基础上，可选地，锁定控制模块30包括：第一晶体管M1；第一晶体管M1的栅极作为锁定控制模块30的控制端，第一晶体管M1的第一极作为锁定控制模块30的第一端，第一晶体管M1的第二极作为锁定控制模块30的第二端。本实施例设置锁定控制模块30由一个晶体管构成，使锁定控制模块30的结构简单，易于实现。

继续参见图2，在一种实施方式中，可选地，第一存储模块20的第二端用于间接接入数据信号Vdata，锁定控制模块30的第二端连接第一参考信号线，接入第一参考信号Vref1。第一参考信号Vref1例如为电位固定的直流信号。

图2中主要示出了像素电路中与数据写入过程相关的结构。示例性地，与数据写入过程相关的结构中，除去第一存储模块20和锁定控制模块30以外，还包括：第一数据传输模块610和第二存储模块620，以辅助进行数据写入。第二存储模块620连接于第一数据传输模块610的输出端和第一存储模块20的第二端之间。其中，第一数据传输模块610用于在数据写入阶段导通，将数据信号Vdata传输至第一数据传输模块610的输出端；第二存储模块620用于将第一数据传输模块610的输出端的电位跳变耦合至第一存储模块20的第二端。数据写入阶段包括信号锁定时刻。

具体地，第一数据传输模块610包括：第二晶体管M2，第二晶体管M2的栅极连接第一扫描线，接入第一扫描信号S1；第二晶体管M2的第一极连接数据线，接入数据信号Vdata；第二晶体管M2的第二极作为第一数据传输模块610的输出端。第二存储模块620包括：第二电容Cst2，第二电容Cst2的第一端N1与第一数据传输模块610的输出端电连接，第二电容Cst2的第二端与第一存储模块20的第二端电连接。

下面结合图3，以各晶体管均为P型晶体管为例，对该像素电路的数据写入过程进行说明。示例性地，对于数据信号Vdata，数据电压Vb为当前行像素电路需要的数据电压，数据电压Va为前一行数据电压，数据电压Vc为后一行数据电压。以数据写入阶段T3维持3个行时间h为例，该像素电路的数据写入阶段T3包括：

信号锁定时刻ts之前，锁定控制信号Ssd和第一扫描信号S1均为低电位。第一晶体管M1与第二晶体管M2均导通，第一参考信号Vref1通过第一晶体管M1传输至第一电容Cst1的第一端，数据信号Vdata通过第二晶体管M2传输至第二电容Cst2的第一端N1。当数据信号Vdata由数据电压Va变化为数据电压Vb时，第二电容Cst2将其第一端N1的电位变化耦合至第一电容Cst1的第二端，第一电容Cst1两端的电位差跟随第一电容Cst1第二端的电位变化。

信号锁定时刻ts位于数据信号Vdata维持数据电压Vb的时段中，在信号锁定时刻ts，锁定控制信号Ssd的上升沿出现，锁定控制信号Ssd上跳为高电位，第一扫描信号S1保持低电位。第一晶体管M1关断，第二晶体管M2导通。第一电容Cst1的第一端(即驱动晶体管DTFT的栅极)浮置，第一电容Cst1的固定信号来源被切断，第一电容Cst1两端的电位差被锁定，此时，数据信号Vdata的信息被存入第一电容Cst1。

信号锁定时刻ts之后，锁定控制信号Ssd为高电位，第一扫描信号S1保持低电位。第一晶体管M1关断，第二晶体管M2导通。第一电容Cst1的第一端仍浮置，数据信号Vdata通过第二晶体管M2传输至第二电容Cst2的第一端N1。当数据信号Vdata由数据电压Vb变化为数据电压Vc时，第二电容Cst2的第一端N1、以及第一电容Cst1的第一端和第二端的电位均随之变化，但第一电容Cst1两端的电位差仍保持信号锁定时刻ts的电位差不变。

由上可知，虽然第一扫描信号S1的导通脉冲宽于行时间h，数据信号Vdata的三个数据电压值在数据写入阶段T3先后进入了第二电容Cst2的第一端N1，但真正被第一电容Cst1采集并锁定的只有与数据电压Vb关联的电压。

下面对一种应用上述数据写入结构的完整像素电路进行说明。图4是本发明实施例提供的又一种像素电路的结构示意图。参见图4，在上述各实施方式的基础上，可选地，像素电路还包括：第一复位模块410、第二复位模块420和第一发光控制模块510。其中，第一复位模块410与第一数据传输模块610的输出端电连接。第二复位模块420与驱动模块10的第二端D电连接。第一发光控制模块510与驱动模块10以及发光器件L串联连接于第一电源和第二电源之间。

具体地，第一复位模块410包括晶体管M11，晶体管M11的栅极接入第一控制信号Re1，第一极接入第一复位信号Vini 1，第二极与第一数据传输模块610的输出端电连接。第二复位模块420包括晶体管M12，晶体管M12的栅极接入第一控制信号Re1，第一极接入第一参考信号Vref1，第二极与驱动模块10的第二端D电连接。第一发光控制模块510包括晶体管M13和晶体管M14，晶体管M13的栅极和晶体管M14的栅极均接入第一发光控制信号EM1，晶体管M13的第一极与第一电源连接，接入第一电源信号VDD，晶体管M13的第二极与驱动模块10的第一端S电连接；晶体管M14的第一极与驱动模块10的第二端D电连接，晶体管M14的第二极与发光器件L的阳极电连接，发光器件L的阴极连接第二电源，接入第二电源信号VSS。其中，第一电源信号VDD和第二电源信号VSS为电位高低不同的直流信号，例如第一电源信号VDD为高电位信号，第二电源信号VSS为低电位信号。第一复位信号Vini 1可以为电位固定的直流信号。

图5是本发明实施例提供的另一种像素电路的驱动时序示意图。结合图4和图5，示例性地，该像素电路的驱动过程包括：

初始化阶段T1，第一发光控制信号EM1为低电位，晶体管M13和晶体管M14导通；第一扫描信号S1为高电位，第二晶体管M2关断；第一控制信号Re1与锁定控制信号Ssd的低电位脉冲相继到来后，第一晶体管M1、晶体管M11和晶体管M12均导通。第一复位信号Vini1经过晶体管M11传输至第二电容Cst2的第一端N1。第一参考信号Vref1经过第一晶体管M1传输至驱动晶体管DTFT的栅极。同时，第一参考信号Vref1经过晶体管M12传输至驱动晶体管DTFT的漏极，并继续经过晶体管M14传输至发光器件L的阳极，对发光器件L的阳极进行复位。第一电源信号VDD经过晶体管M13传输至驱动晶体管DTFT的源极。该阶段中，第一电容Cst1和第二电容Cst2均被放电复位。

阈值补偿阶段T2，第一控制信号Re1与锁定控制信号Ssd均为低电位，第一扫描信号S1与第一发光控制信号EM1均为高电位。晶体管M13和晶体管M14均关断。第一复位信号Vini1继续通过晶体管M11传输至第二电容Cst2的第一端N1。第一参考信号Vref1继续通过第一晶体管M1传输至驱动晶体管DTFT的栅极。驱动晶体管DTFT的源极通过驱动晶体管DTFT和晶体管M12放电，驱动晶体管DTFT的源极电位自第一电源信号VDD的电位逐渐下降直至Vref1-Vth1时，驱动晶体管DTFT关断，完成驱动晶体管DTFT的阈值补偿。此时，第一电容Cst1两端保存的电位差为驱动晶体管DTFT的阈值电压Vth1。

数据写入阶段T3，刚进入数据写入阶段时，锁定控制信号Ssd和第一扫描信号S1均为低电位，第一控制信号Re1和第一发光控制信号EM1均为高电位。晶体管M11和晶体管M12关断，第一晶体管M1和第二晶体管M2保持导通。数据信号Vdata经过第二晶体管M2写入第二电容Cst2的第一端N1，使得第二电容Cst2的第一端N1的电位由第一复位信号Vini1跳变到数据信号Vdata当前的数据电压Va。第一参考信号Vref1继续通过第一晶体管M1传输至驱动晶体管DTFT的栅极。由于第二电容Cst2的第一端N1电位发生跳变，经过第二电容Cst2耦合至第一电容Cst1第二端的电位跳变量为(Vdata-Vini1)·(Cst2)/(Cst1+Cst2+Cgs)，因此，第一电容Cst1两端的电压差变为：Vth1+(Vdata-Vini1)·(Cst2)/(Cst1+Cst2+Cgs)，其中，Cgs为驱动晶体管DTFT的栅极与源极之间的电容。

在信号锁定时刻ts，锁定控制信号Ssd上跳为高电位，使第一晶体管M1关断，第一电容Cst1的第一端(即驱动晶体管DTFT的栅极)浮置。此时数据信号Vdata维持数据电压Vb，因此第一电容Cst1两端的电位差被锁定为：Vth1+(Vb-Vini1)·(Cst2)/(Cst1+Cst2+Cgs)。也就是说，本行数据信号Vdata的信息和驱动晶体管DTFT的阈值电压信息均被存入第一电容Cst1。示例性地，可设置第一控制信号Re1的上升沿领先锁定控制信号Ssd的上升沿一个行时间，即1h。

在信号锁定时刻ts之后，锁定控制信号Ssd维持高电位，第一晶体管M1保持关断，第一电容Cst1的第一端仍浮置。数据信号Vdata仍可以通过第二晶体管M2传输至第二电容Cst2的第一端N1。在数据信号Vdata跳变为数据电压Vc时，该电压进入了该像素电路，但由第二电容Cst2耦合至第一电容Cst1第二端的电位跳变量同时被第一电容Cst1耦合至了第一电容Cst1的第一端，该数据电压Vc相当于被无效了，第一电容Cst1两端的电位差仍保持Vth1+(Vb-Vini1)·(Cst2)/(Cst1+Cst2+Cgs)。

发光阶段t4，第一发光控制信号EM1为低电位，第一控制信号Re1、锁定控制信号Ssd和第一扫描信号S1均为高电位。第一晶体管M1、第二晶体管M2、晶体管M11和晶体管M12均关断，晶体管M13和晶体管M14均导通，驱动晶体管DTFT产生驱动电流以点亮发光器件L。驱动电流是Vgs-Vth1的函数，其中，Vgs等于第一电容Cst1两端的电位差。当像素电路的结构确定时，第一电容Cst1、第二电容Cst2与Cgs随之确定为定值，因此实际上驱动电流为Vdata-Vini1的函数，即驱动电流的大小与驱动晶体管DTFT的阈值电压Vth1无关，实现了阈值补偿。

综上所述，数据写入阶段T3的时间跨度超过1个行时间h，本实施例中，在数据写入阶段T3，数据信号Vdata先后有3种取值，只有信号锁定时刻ts的数据电压Vb对本行像素电路有效，锁定控制信号Ssd的上升沿相当于一个采样动作，锁定了此时的数据电压Vb存入第一电容Cst1。相邻行的数据电压虽然能够进入此电路，但是前后都相当于被无效了。本发明实施例整体上提供了一种7T2C的像素电路架构。驱动过程中将阈值补偿过程和数据写入过程分开，有利于延长阈值补偿时间，提升对驱动晶体管DTFT的阈值补偿效果，从而提升显示面板亮度均一性，同时可兼顾显示面板高频刷新和高分辨率的实现。

示例性地，像素电路中的各晶体管可以均为P型晶体管，采用LTPS工艺制备，以充分利用LTPS晶体管的迁移率高，驱动能力强，以及技术成熟等优点，同时降低显示面板的制备成本。

上述各实施方式示例性地给出了像素中的各晶体管均由P型晶体管构成，但不作为对本发明的限定。在其他实施方式中，可以根据需求将部分或全部晶体管替换为N型晶体管，并相应调整晶体管所接入控制信号的电位高低。例如图6所示，可以将数据写入相关结构中的晶体管均替换为N型晶体管。

图7是本发明实施例提供的又一种像素电路的结构示意图，图7中主要示出了与数据写入过程相关的具体结构。参见图7，在另一种实施方式中，可选地，锁定控制模块30的第二端用于间接接入数据信号Vdata。示例性地，与数据写入过程相关的结构中，除去第一存储模块20和锁定控制模块30以外，还包括：第二数据传输模块710、第三存储模块720和参考信号传输模块730。第三存储模块720连接于第二数据传输模块710的输出端和锁定控制模块30的第二端之间，参考信号传输模块730与第一存储模块20的第二端电连接。其中，第二数据传输模块710用于在数据写入阶段导通，将数据信号Vdata传输至第二数据传输模块710的输出端。第三存储模块720用于将第二数据传输模块710的输出端的电位跳变耦合至锁定控制模块30的第二端。参考信号传输模块730用于响应传输控制信号Sc导通，将第二参考信号Vref2传输至第一存储模块20的第二端。其中，传输控制信号Sc控制参考信号传输模块730与锁定控制模块30同时关断或晚于锁定控制模块30关断，以避免第一存储模块20的第二端提前浮置使得第一存储模块20无法正确存储信号锁定时刻ts的数据信号Vdata的关联电压。第二参考信号Vref2例如为电位固定的直流信号。

可选地，可设置锁定控制信号Ssd复用为传输控制信号Sc，从而控制锁定控制模块30和参考信号传输模块730在信号锁定时刻ts同时关断。这样设置，可以减少显示面板中信号线的数量，有利于简化显示面板结构，以便于显示面板的布线设计。

具体地，第二数据传输模块710包括：第三晶体管M3，第三晶体管M3的栅极连接第二扫描线，接入第二扫描信号S2；第三晶体管M3的第一极连接数据线，接入数据信号Vdata；第三晶体管M3的第二极作为第二数据传输模块710的输出端。第三存储模块720包括：第三电容Cst3，第三电容Cst3的第一端与第二数据传输模块710的输出端电连接，第三电容Cst3的第二端与锁定控制模块30的第二端电连接。参考信号传输模块730包括：第四晶体管M4，第四晶体管M4的栅极连接传输控制信号线，接入传输控制信号Sc；第四晶体管M4的第一极连接第二参考信号线，接入第二参考信号Vref2，第四晶体管M4的第二极连接第一存储模块20的第二端。

下面结合应用该数据写入结构的具体像素电路对结构的应用进行说明。图8是本发明实施例提供的又一种像素电路的结构示意图。参见图8，在上述各实施方式的基础上，可选地，像素电路还包括：第三复位模块430、第二发光控制模块520和第三发光控制模块530。其中，第三复位模块430与第二数据传输模块710的输出端电连接。第二发光控制模块520连接于第一电源与驱动模块10的第二端D之间，第三发光控制模块530连接于驱动模块的第一端S和发光器件L的阳极之间。

具体地，第三复位模块430包括晶体管M21，晶体管M21的栅极接入第二控制信号Re2，第一极接入第二复位信号Vcom，第二极与第二数据传输模块710的输出端电连接。第二发光控制模块520包括晶体管M22，晶体管M22的栅极接入第二发光控制信号EM2，第一极接入第一电源信号VDD，第二极与驱动晶体管DTFT的漏极电连接。第三发光控制模块530包括晶体管M23，晶体管M23的栅极接入第三发光控制信号EM3，第一极与驱动晶体管DTFT的源极S电连接，第二极与发光器件L的阳极电连接。第二复位信号Vcom例如为电位固定的直流信号。

可选地，可将第三复位模块430的控制端和第三发光控制模块530的控制端连接同一控制信号线，即，将第三发光控制信号EM3复用为第二控制信号Re2，以减少显示面板中信号线的数量。

图9是本发明实施例提供的又一种像素电路的驱动时序示意图。结合图8和图9，以将锁定控制信号Ssd复用为传输控制信号Sc，且将第三发光控制信号EM3复用为第二控制信号Re2为例，并以各晶体管均为N型晶体管为例，该像素电路的驱动过程包括：

阈值补偿阶段T2，锁定控制信号Ssd与第三发光控制信号EM3均为高电位，第二扫描信号S2与第二发光控制信号EM2均为低电位。第一晶体管M1、第四晶体管M4、晶体管M21和晶体管M23均导通，第三晶体管M3和晶体管M22均关断。第二复位信号Vcom通过晶体管M21传输至第三电容Cst3的第一端。第二参考信号Vref2通过第四晶体管M4传输至发光器件L的阳极，并继续通过晶体管M23传输至驱动晶体管DTFT的源极。第一电源信号VDD通过晶体管M22传输至驱动晶体管DTFT的漏极，并继续经过第一晶体管M1传输至驱动晶体管DTFT的栅极。阈值补偿阶段T2开始时刻，驱动晶体管DTFT的栅极电位被瞬间拉高至略低于第一电源信号VDD的水平，控制驱动晶体管DTFT导通，驱动电流自驱动晶体管DTFT的漏极出发，流经驱动晶体管DTFT、晶体管M23和第四晶体管M4向第二参考信号线(即用于提供第二参考信号Vref2的信号线)的方向传输，直至驱动晶体管DTFT的栅极和漏极电位下降至Vref2+Vth1。此时，第一电容Cst1两端保存的电位差为驱动晶体管DTFT的阈值电压Vth1。

数据写入阶段T3，刚进入数据写入阶段T3时，第三发光控制信号EM3跳变为低电位，第二扫描信号S2跳变为高电位，锁定控制信号Ssd维持高电位，第二发光控制信号EM2维持低电位。晶体管M21和晶体管M23关断，第三晶体管M3导通。数据信号Vdata经过第三晶体管M3写入第三电容Cst3的第一端，使得第三电容Cst3的第一端的电位由第二复位信号Vcom跳变到数据信号Vdata当前的数据电压Va。驱动晶体管DTFT的源极电位浮置，保持第二参考信号Vref2的电位。第二参考信号Vref2仍通过第四晶体管M4传输至第一电容Cst1的第二端。由于第三电容Cst3的第一端的电位发生跳变，经过第三电容Cst3耦合，并经过第一晶体管M1传输至第一电容Cst1第一端的电位跳变量为(Vdata-Vcom)·(Cst3)/(Cst1+Cst3+Cgs)，因此，第一电容Cst1两端的电压差变为：Vth1+(Vdata-Vcom)·(Cst3)/(Cst1+Cst3+Cgs)，其中，Cgs为驱动晶体管DTFT的栅极与源极之间的电容。

在信号锁定时刻ts，锁定控制信号Ssd的下降沿来临，下降为低电位，使第一晶体管M1和第四晶体管M4关断，第一电容Cst1的第一端和第二端均浮置，第一电容Cst1的数据信号来源和固定信号来源均被切断。此时数据信号Vdata为数据电压Vb，因此第一电容Cst1两端的电位差被锁定为：Vth1+(Vb-Vcom)·(Cst3)/(Cst1+Cst3+Cgs)。也就是说，本行数据信号Vdata的信息和驱动晶体管DTFT的阈值电压信息均被存入第一电容Cst1。

在信号锁定时刻ts之后，锁定控制信号Ssd维持低电位，第一晶体管M1和第四晶体管M4保持关断，数据信号Vdata仍可以通过第三晶体管M3传输至第三电容Cst3的第一端N1，但由于第一晶体管M1关断，由第三电容Cst3耦合的电位跳变量无法传输至第一电容Cst1的第一端，第一电容Cst1两端的电位差仍保持Vth1+(Vb-Vcom)·(Cst3)/(Cst1+Cst3+Cgs)。

发光阶段T4，第二发光控制信号EM2和第三发光控制信号EM3均为高电位，锁定控制信号Ssd和第二扫描信号S2均为低电位。第一晶体管M1、第三晶体管M3和第四晶体管M4均关断。晶体管M22和晶体管M23均导通，驱动晶体管DTFT产生驱动电流以点亮发光器件L。晶体管M21导通，第二复位信号Vcom通过晶体管M21传输至第三电容Cst3的第一端，完成对第三电容Cst3的复位。同样的，由于驱动电流是Vgs-Vth1的函数，Vgs等于第一电容Cst1两端的电位差。因此实际上驱动电流为(Vb-Vcom)·(Cst3)/(Cst1+Cst3+Cgs)的函数，与驱动晶体管DTFT的阈值电压Vth1无关。

上述各实施方式示例性地给出了第一电容Cst1的第二端间接与驱动晶体管DTFT的源极连接，即通过晶体管M23与驱动晶体管DTFT的源极连接的方案，但不作为对本发明的限定。在其他实施方式中，如图10所示，还可以将第一电容Cst1的第二端直接与驱动晶体管DTFT的源极连接，其驱动时序仍可参见图9，驱动过程中的不同之处在于：在阈值补偿阶段T2，驱动晶体管DTFT的放电路径直接经过第四晶体管M4，不再经过晶体管M23，以及第二参考信号Vref2在经过第四晶体管M4后还要经过晶体管M23传输至发光器件L的阳极。

上述各实施方式示例性地给出了像素中的各晶体管均由N型晶体管构成，但不作为对本发明的限定。在其他实施方式中，可以根据需求将部分或全部晶体管替换为P型晶体管，并相应调整晶体管所接入控制信号的电位高低。

图11是本发明实施例提供的又一种像素电路的结构示意图。参见图11，在又一种实施方式中，可选地，锁定控制模块30的第二端接入数据信号Vdata。图11中主要示出了像素电路中与数据写入过程相关的结构。示例性地，与数据写入过程相关的结构中，除去第一存储模块20和锁定控制模块30以外，还包括：第四存储模块80，第四存储模块80的第一端与第一存储模块20的第二端电连接，第四存储模块80的第二端连接第一电源，接入第一电源信号VDD。具体地，第四存储模块80包括：第四电容Cst4，第四电容Cst4的第一端作为第四存储模块80的第一端，第四电容Cst4的第二端作为第四存储模块80的第二端。

下面结合应用该数据写入结构的具体像素电路对结构的应用进行说明。图12是本发明实施例提供的又一种像素电路的结构示意图。参见图12，在上述各实施方式的基础上，可选地，像素电路还包括：第四复位模块440、第五复位模块450和第四发光控制模块540。第四复位模块440与第一存储模块20的第二端电连接；第五复位模块450与第一存储模块20的第一端电连接；第四发光控制模块540连接于第一电源与驱动模块10的第二端D之间。

具体地，第四复位模块440包括晶体管M31，晶体管M31的栅极接入第三控制信号Re3，第一极接入第三参考信号Vref3，第二极与第一电容Cst1的第二端电连接。第五复位模块450包括晶体管M32，晶体管M32的栅极接入第四控制信号Re4，第一极接入第三复位信号Vini2，第二极与第一电容Cst1的第一端电连接。第四发光控制模块540的栅极接入第四发光控制信号EM4，第一极接入第一电源信号VDD，第二极与驱动晶体管DTFT的漏极电连接。其中，第一电容Cst1的第二端直接与驱动晶体管DTFT的源极和发光器件L的阳极电连接。第三参考信号Vref3和第三复位信号Vini2均可以是电位固定的直流信号。

图13是本发明实施例提供的又一种像素电路的驱动时序示意图。结合图12和图13，以各晶体管均为N型晶体管为例，该像素电路的驱动过程包括：

初始化阶段T1，锁定控制信号Ssd为低电位，第三控制信号Re3、第四控制信号Re4和第四发光控制信号EM4均为高电位。第一晶体管M1关断，晶体管M31、晶体管M32和晶体管M33均导通。第三参考信号Vref3通过晶体管M31传输至第一电容Cst1的第二端、第四电容Cst4的第一端和发光器件L的阳极。第三复位信号Vini2通过晶体管M32传输至第一电容Cst1的第一端，第一电源信号VDD通过晶体管M33传输至驱动晶体管DTFT的漏极。该阶段中，第一电容Cst1、第四电容Cst4和发光器件L的阳极均完成复位。

阈值补偿阶段T2，第三控制信号Re3变化为低电位。晶体管M31关断，第一电源信号VDD继续通过晶体管M33传输至驱动晶体管DTFT的漏极，第三复位信号Vini2继续通过晶体管M32传输至第一电容Cst1的第一端。驱动晶体管DTFT导通，第一电源信号VDD通过晶体管M33和驱动晶体管DTFT向驱动晶体管DTFT的源极充电，驱动晶体管DTFT的源极电位逐渐抬升直至驱动晶体管DTFT关断，完成驱动晶体管DTFT的阈值补偿。此时，第一电容Cst1两端保存的电位差为驱动晶体管DTFT的阈值电压Vth1。

数据写入阶段T3，刚进入数据写入阶段时，锁定控制信号Ssd为高电位，第三控制信号Re3、第四控制信号Re4和第四发光控制信号EM4均为低电位。第一晶体管M1导通，晶体管M31、晶体管M32和晶体管M33均关断。数据信号Vdata经过第一晶体管M1传输至第一电容Cst1的第一端，第一电容Cst1的第一端电位由第三复位信号Vini2变化至数据信号Vdata。第四电容Cst4连接第一电源信号VDD以控制第一电容Cst1上的电位跳变量。第一电容Cst1两端的压降为：(Vdata-Vini2)·(Cst4+Coled)/(Cst4+Vgs+Cst1+Coled)+Vth1；其中，Cgs为驱动晶体管DTFT的栅极与源极之间的电容，Coled为发光器件L的寄生电容。本实施例中，第四电容Cst4的设置主要是为了提供较大的比例因子，即，使(Cst4+Coled)/(Cst4+Vgs+Cst1+Coled)较大，以保证数据电压写入的灵敏度，减小数据电压的变化范围。

在信号锁定时刻ts，锁定控制信号Ssd下降为低电位，使第一晶体管M1关断，第一电容Cst1的第一端浮置，第一电容Cst1的数据信号来源被切断。此时数据信号Vdata维持数据电压Vb，因此第一电容Cst1两端的电位差被锁定为：(Vb-Vini2)·(Cst4+Coled)/(Cst4+Vgs+Cst1+Coled)+Vth1。也就是说，本行数据信号Vdata的信息和驱动晶体管DTFT的阈值电压信息均被存入第一电容Cst1，数据写入过程完成。

发光阶段t4，第四发光控制信号EM4为高电位，锁定控制信号Ssd、第三控制信号Re3和第四控制信号Re4均为低电位。晶体管M33导通，驱动晶体管DTFT产生驱动电流以点亮发光器件L。驱动电流是Vgs-Vth1的函数，其中，Vgs等于第一电容Cst1两端的电位差。因此实际上驱动电流为Vdata-Vini2的函数，驱动电流的大小与驱动晶体管DTFT的阈值电压Vth1无关。

上述各实施方式示例性地给出了像素中的各晶体管均由N型晶体管构成，但不作为对本发明的限定。在其他实施方式中，可以根据需求将部分或全部晶体管替换为P型晶体管，并相应调整晶体管所接入控制信号的电位高低。

综上所述，本发明实施例提供了一种新型的数据写入结构及相关驱动时序，可应用于各类像素电路中，可解决现有技术中数据写入效果交叉的问题。具体而言，现有技术中的数据写入过程中，数据写入路径需要经过驱动晶体管的沟道，因此本行像素电路的数据写入阶段，数据信号需保持本行所需的数据电压。数据写入过程中不允许相邻行的数据电压进入本行，以避免前一行数据电压的写入导致本行数据电压因无法开启晶体管而无法写入，或者后一行数据电压能够再次开启晶体管而导致误写入的情况。因此扫描信号的导通脉冲宽度不能超过行时间。并且，数据写入过程至少需要维持晶体管的栅极自初始电位被充电至数据电压与驱动晶体管阈值电压之和而关断的时长，这限制了像素电路数据写入的速度。而随着用户对显示面板显示质量和功能的要求越来越高，行时间被不断限缩，行时间较小会导致数据写入阶段提前结束，数据电压无法充分写入晶体管的栅极，数据写入效果无法保证。并且，由于工艺限制以及寄生电容等的影响，扫描电路难以产生导通脉冲过窄的扫描信号，行时间较小时，扫描电路难以稳定提供扫描信号，这会进一步影响数据写入效果。

本发明实施例提供的数据写入结构利用锁定控制信号的电位跳变沿进行数据信号的采样，写数据时采样时间极短，极快。同时允许扫描信号的导通脉冲宽度大于行时间，即使在高刷新频率场景下，也无需提供脉冲宽度过窄的扫描信号，给高刷新频率场景下像素电路和扫描电路的设计带来便利。并且，应用该数据写入结构的像素电路中，可实现阈值补偿阶段与数据写入阶段的分离，使得阈值补偿时间可以不受行时间的限制而加长，以达到更好的补偿效果，从而提高显示均一性，且允许不同行像素电路的阈值补偿阶段存在时间交叠，阈值补偿时间的增长并不会影响显示面板的刷新频率。因此，本发明实施例所提供的像素电路可以改善像素电路的数据写入效果和阈值补偿效果，且能够兼顾显示面板高分辨率和高刷新频率的实现。

本发明实施例还提供了一种像素电路的驱动方法，用于驱动本发明任意实施例所提供的像素电路，具备相应的有益效果。该驱动方法可包括：数据写入阶段和发光阶段；其中，数据写入阶段包括信号锁定时刻。示例性地，该驱动方法包括：

在数据写入阶段中，在信号锁定时刻之前，锁定控制信号控制控制锁定控制模块导通，使第一存储模块两端的电位差跟随数据信号的变化而变化。

在信号锁定时刻，锁定控制信号进行电位跳变，控制锁定控制模块关断，使驱动模块的控制端的电位浮置，第一存储模块存储与信号锁定时刻接入的数据信号关联的电压。

在发光阶段，驱动模块根据第一存储模块在信号锁定时刻存储的电压产生驱动电流，驱动发光器件发光。

本发明实施例提供的像素电路的驱动方法中提供了新的数据写入方式，使得像素电路中数据写入路径经过第一存储模块和锁定控制模块，而无需经过驱动模块本身。因此，通过在信号锁定时刻控制锁定控制模块由导通状态变化为关断状态，即可锁定该时刻的数据信息，使第一存储模块快速正确地存储与信号锁定时刻接入的数据信号关联的电压。通过设置数据写入阶段包含信号锁定时刻，且信号锁定时刻位于数据信号保持本行像素电路所需数据电压的行时间内，即可实现正确的数据写入过程。本实施例对数据写入阶段的维持时长无限制，数据写入过程中允许相邻行的数据电压信息进入本行像素电路，因此与数据写入过程相关的控制信号的导通脉冲宽度均可大于行时间，这样可有效降低用于提供控制信号的扫描电路不良的风险，提升控制信号的稳定性，保证数据写入的效果。因此，相比于现有技术，本发明实施例可以提升像素电路的数据写入效果，从而提升显示面板的显示效果。

需要说明的是，在像素电路的各实施例中，针对不同的像素电路进行了驱动方法的具体说明，这些驱动方法均可以认为是本发明实施例提供的像素电路的驱动方法，重复内容此处不再赘述。

本发明实施例还提供了一种显示面板，包括本发明任意实施例所提供的像素电路，具备相应的有益效果。图14是本发明实施例提供的一种显示面板的结构示意图。参见图14，示例性地，多个像素电路100在显示面板的显示区AA阵列排布。显示面板还包括扫描电路101和多条第一扫描线LS1，扫描电路101通过第一扫描线LS1向像素电路100提供锁定控制信号。以及，显示面板还包括驱动芯片102和多条数据线Ld，驱动芯片102通过数据线Ld向像素电路100提供数据信号。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (28)

1.一种像素电路，其特征在于，包括：

驱动模块，用于根据所述驱动模块的控制端和第一端之间的电位差产生驱动电流，驱动发光器件发光；

第一存储模块，所述第一存储模块的第一端与所述驱动模块的控制端电连接，所述第一存储模块的第二端与所述驱动模块的第一端电连接；

锁定控制模块，所述锁定控制模块的控制端接入锁定控制信号，所述锁定控制模块的第一端与所述驱动模块的控制端电连接；

所述第一存储模块的第二端用于接入数据信号，所述锁定控制模块的第二端连接第一参考信号线；

所述锁定控制模块用于在信号锁定时刻，响应所述锁定控制信号关断，使所述驱动模块的控制端的电位浮置，所述第一存储模块存储与所述信号锁定时刻接入的数据信号关联的电压；

所述像素电路还包括：

第一数据传输模块，用于在数据写入阶段导通，将所述数据信号传输至所述第一数据传输模块的输出端；其中，所述数据写入阶段包括所述信号锁定时刻；

第二存储模块，连接于所述第一数据传输模块的输出端和所述第一存储模块的第二端之间，用于将所述第一数据传输模块的输出端的电位跳变耦合至所述第一存储模块的第二端。

2.根据权利要求1所述的像素电路，其特征在于，所述第一存储模块包括：第一电容，所述第一电容的第一端作为所述第一存储模块的第一端，所述第一电容的第二端作为所述第一存储模块的第二端；

所述锁定控制模块包括：第一晶体管；所述第一晶体管的栅极作为所述锁定控制模块的控制端，所述第一晶体管的第一极作为所述锁定控制模块的第一端，所述第一晶体管的第二极作为所述锁定控制模块的第二端。

3.根据权利要求1所述的像素电路，其特征在于，所述第一数据传输模块包括：第二晶体管，所述第二晶体管的栅极连接第一扫描线，所述第二晶体管的第一极连接数据线，所述第二晶体管的第二极作为所述第一数据传输模块的输出端；

所述第二存储模块包括：第二电容，所述第二电容的第一端与所述第一数据传输模块的输出端电连接，所述第二电容的第二端与所述第一存储模块的第二端电连接。

4.根据权利要求1所述的像素电路，其特征在于，还包括：

第一复位模块，与所述第一数据传输模块的输出端电连接，用于在所述数据写入阶段之前导通，采用第一复位信号对所述第二存储模块进行复位；

第二复位模块，与所述驱动模块的第二端电连接，用于在阈值补偿阶段导通，使所述驱动模块的第一端通过所述驱动模块和所述第二复位模块放电，以使所述第一存储模块存储所述驱动模块的阈值电压；其中，所述阈值补偿阶段设置于所述数据写入阶段之前；

第一发光控制模块，与所述驱动模块以及所述发光器件串联连接于第一电源和第二电源之间，用于在初始化阶段和发光阶段导通；其中，所述初始化阶段设置于所述阈值补偿阶段之前，所述发光阶段设置于所述数据写入阶段之后。

5.一种像素电路，其特征在于，包括：

驱动模块，用于根据所述驱动模块的控制端和第一端之间的电位差产生驱动电流，驱动发光器件发光；

第一存储模块，所述第一存储模块的第一端与所述驱动模块的控制端电连接，所述第一存储模块的第二端与所述驱动模块的第一端电连接；

锁定控制模块，所述锁定控制模块的控制端接入锁定控制信号，所述锁定控制模块的第一端与所述驱动模块的控制端电连接；

所述锁定控制模块的第二端用于接入数据信号；

所述锁定控制模块用于在信号锁定时刻，响应所述锁定控制信号关断，使所述驱动模块的控制端的电位浮置，所述第一存储模块存储与所述信号锁定时刻接入的数据信号关联的电压；

所述像素电路还包括：

第二数据传输模块，用于在数据写入阶段导通，将所述数据信号传输至所述第二数据传输模块的输出端；其中，所述数据写入阶段包括所述信号锁定时刻；

第三存储模块，连接于所述第二数据传输模块的输出端和所述锁定控制模块的第二端之间，用于将所述第二数据传输模块的输出端的电位跳变耦合至所述锁定控制模块的第二端；

参考信号传输模块，用于响应传输控制信号导通，将第二参考信号传输至所述第一存储模块的第二端；其中，所述参考信号传输模块与所述锁定控制模块同时关断或晚于所述锁定控制模块关断。

6.根据权利要求5所述的像素电路，其特征在于，所述锁定控制信号复用为所述传输控制信号。

7.根据权利要求5所述的像素电路，其特征在于，所述第二数据传输模块包括：第三晶体管，所述第三晶体管的栅极连接第二扫描线，所述第三晶体管的第一极连接数据线，所述第三晶体管的第二极作为所述第二数据传输模块的输出端；

所述第三存储模块包括：第三电容，所述第三电容的第一端与所述第二数据传输模块的输出端电连接，所述第三电容的第二端与锁定控制模块的第二端电连接；

所述参考信号传输模块包括：第四晶体管，所述第四晶体管的栅极连接传输控制信号线，所述第四晶体管的第一极连接第二参考信号线，所述第四晶体管的第二极连接所述第一存储模块的第二端。

8.根据权利要求5所述的像素电路，其特征在于，还包括：

第三复位模块，与所述第二数据传输模块的输出端电连接，用于在所述数据写入阶段之前，采用第二复位信号对所述第三存储模块进行复位；

第二发光控制模块，连接于第一电源与所述驱动模块的第二端之间，用于在发光阶段导通；其中，所述发光阶段设置于所述数据写入阶段之后；

第三发光控制模块，连接于所述驱动模块的第一端和所述发光器件的阳极之间，用于在所述数据写入阶段之前以及所述发光阶段导通；

其中，所述第一存储模块的第二端直接与所述驱动模块的第一端电连接，或通过所述第三发光控制模块与所述驱动模块的第一端电连接。

9.根据权利要求8所述的像素电路，其特征在于，所述第三复位模块的控制端和所述第三发光控制模块的控制端连接同一控制信号线。

10.根据权利要求5所述的像素电路，其特征在于，所述第一存储模块包括：第一电容，所述第一电容的第一端作为所述第一存储模块的第一端，所述第一电容的第二端作为所述第一存储模块的第二端；

所述锁定控制模块包括：第一晶体管；所述第一晶体管的栅极作为所述锁定控制模块的控制端，所述第一晶体管的第一极作为所述锁定控制模块的第一端，所述第一晶体管的第二极作为所述锁定控制模块的第二端。

11.一种像素电路，其特征在于，包括：

驱动模块，用于根据所述驱动模块的控制端和第一端之间的电位差产生驱动电流，驱动发光器件发光；

第一存储模块，所述第一存储模块的第一端与所述驱动模块的控制端电连接，所述第一存储模块的第二端与所述驱动模块的第一端电连接；

锁定控制模块，所述锁定控制模块的控制端接入锁定控制信号，所述锁定控制模块的第一端与所述驱动模块的控制端电连接；

所述锁定控制模块的第二端接入数据信号；

所述锁定控制模块用于在信号锁定时刻，响应所述锁定控制信号关断，使所述驱动模块的控制端的电位浮置，所述第一存储模块存储与所述信号锁定时刻接入的数据信号关联的电压；

所述像素电路还包括：

第四存储模块，所述第四存储模块的第一端与所述第一存储模块的第二端电连接，所述第四存储模块的第二端连接第一电源；

所述像素电路，还包括：

第四复位模块，与所述第一存储模块的第二端电连接，用于在初始化阶段导通，并在阈值补偿阶段关断；其中，所述阈值补偿阶段设置于数据写入阶段之前，所述初始化阶段设置于所述阈值补偿阶段之前，所述数据写入阶段包括所述信号锁定时刻；

第五复位模块，与所述第一存储模块的第一端电连接，用于在所述数据写入阶段之前导通，将第三复位信号传输至所述第一存储模块的第一端；

第四发光控制模块，连接于第一电源与所述驱动模块的第二端之间，用于在所述数据写入阶段之前和发光阶段导通；其中，所述发光阶段设置于所述数据写入阶段之后。

12.根据权利要求11所述的像素电路，其特征在于，所述第四存储模块包括：第四电容，所述第四电容的第一端作为所述第四存储模块的第一端，所述第四电容的第二端作为所述第四存储模块的第二端。

13.根据权利要求11所述的像素电路，其特征在于，所述第一存储模块包括：第一电容，所述第一电容的第一端作为所述第一存储模块的第一端，所述第一电容的第二端作为所述第一存储模块的第二端；

所述锁定控制模块包括：第一晶体管；所述第一晶体管的栅极作为所述锁定控制模块的控制端，所述第一晶体管的第一极作为所述锁定控制模块的第一端，所述第一晶体管的第二极作为所述锁定控制模块的第二端。

14.一种像素电路，其特征在于，包括：

驱动模块，用于根据所述驱动模块的控制端和第一端之间的电位差产生驱动电流，驱动发光器件发光；

第一存储模块，所述第一存储模块的第一端与所述驱动模块的控制端电连接，所述第一存储模块的第二端与所述驱动模块的第一端电连接；

锁定控制模块，所述锁定控制模块的控制端接入锁定控制信号，所述锁定控制模块的第一端与所述驱动模块的控制端电连接；所述第一存储模块的第二端或者所述锁定控制模块的第二端用于接入数据信号；

所述锁定控制模块用于在信号锁定时刻，响应所述锁定控制信号关断，使所述驱动模块的控制端的电位浮置，所述第一存储模块存储与所述信号锁定时刻接入的数据信号关联的电压；

在数据写入阶段中，在所述信号锁定时刻之前，所述锁定控制信号控制控制所述锁定控制模块导通，使所述第一存储模块两端的电位差跟随所述数据信号的变化而变化。

15.根据权利要求14所述的像素电路，其特征在于，所述第一存储模块包括：第一电容，所述第一电容的第一端作为所述第一存储模块的第一端，所述第一电容的第二端作为所述第一存储模块的第二端；

所述锁定控制模块包括：第一晶体管；所述第一晶体管的栅极作为所述锁定控制模块的控制端，所述第一晶体管的第一极作为所述锁定控制模块的第一端，所述第一晶体管的第二极作为所述锁定控制模块的第二端。

16.根据权利要求14所述的像素电路，其特征在于，所述第一存储模块的第二端用于接入所述数据信号，所述锁定控制模块的第二端连接第一参考信号线；

所述像素电路还包括：

第一数据传输模块，用于在数据写入阶段导通，将所述数据信号传输至所述第一数据传输模块的输出端；其中，所述数据写入阶段包括所述信号锁定时刻；

第二存储模块，连接于所述第一数据传输模块的输出端和所述第一存储模块的第二端之间，用于将所述第一数据传输模块的输出端的电位跳变耦合至所述第一存储模块的第二端。

17.根据权利要求16所述的像素电路，其特征在于，所述第一数据传输模块包括：第二晶体管，所述第二晶体管的栅极连接第一扫描线，所述第二晶体管的第一极连接数据线，所述第二晶体管的第二极作为所述第一数据传输模块的输出端；

所述第二存储模块包括：第二电容，所述第二电容的第一端与所述第一数据传输模块的输出端电连接，所述第二电容的第二端与所述第一存储模块的第二端电连接。

18.根据权利要求16所述的像素电路，其特征在于，还包括：

第一复位模块，与所述第一数据传输模块的输出端电连接，用于在所述数据写入阶段之前导通，采用第一复位信号对所述第二存储模块进行复位；

第二复位模块，与所述驱动模块的第二端电连接，用于在阈值补偿阶段导通，使所述驱动模块的第一端通过所述驱动模块和所述第二复位模块放电，以使所述第一存储模块存储所述驱动模块的阈值电压；其中，所述阈值补偿阶段设置于所述数据写入阶段之前；

第一发光控制模块，与所述驱动模块以及所述发光器件串联连接于第一电源和第二电源之间，用于在初始化阶段和发光阶段导通；其中，所述初始化阶段设置于所述阈值补偿阶段之前，所述发光阶段设置于所述数据写入阶段之后。

19.根据权利要求14所述的像素电路，其特征在于，所述锁定控制模块的第二端用于接入所述数据信号；

所述像素电路还包括：

第二数据传输模块，用于在数据写入阶段导通，将所述数据信号传输至所述第二数据传输模块的输出端；其中，所述数据写入阶段包括所述信号锁定时刻；

第三存储模块，连接于所述第二数据传输模块的输出端和所述锁定控制模块的第二端之间，用于将所述第二数据传输模块的输出端的电位跳变耦合至所述锁定控制模块的第二端；

参考信号传输模块，用于响应传输控制信号导通，将第二参考信号传输至所述第一存储模块的第二端；其中，所述参考信号传输模块与所述锁定控制模块同时关断或晚于所述锁定控制模块关断。

20.根据权利要求19所述的像素电路，其特征在于，所述锁定控制信号复用为所述传输控制信号。

21.根据权利要求19所述的像素电路，其特征在于，所述第二数据传输模块包括：第三晶体管，所述第三晶体管的栅极连接第二扫描线，所述第三晶体管的第一极连接数据线，所述第三晶体管的第二极作为所述第二数据传输模块的输出端；

所述第三存储模块包括：第三电容，所述第三电容的第一端与所述第二数据传输模块的输出端电连接，所述第三电容的第二端与锁定控制模块的第二端电连接；

所述参考信号传输模块包括：第四晶体管，所述第四晶体管的栅极连接传输控制信号线，所述第四晶体管的第一极连接第二参考信号线，所述第四晶体管的第二极连接所述第一存储模块的第二端。

22.根据权利要求19所述的像素电路，其特征在于，还包括：

第三复位模块，与所述第二数据传输模块的输出端电连接，用于在所述数据写入阶段之前，采用第二复位信号对所述第三存储模块进行复位；

第二发光控制模块，连接于第一电源与所述驱动模块的第二端之间，用于在发光阶段导通；其中，所述发光阶段设置于所述数据写入阶段之后；

第三发光控制模块，连接于所述驱动模块的第一端和所述发光器件的阳极之间，用于在所述数据写入阶段之前以及所述发光阶段导通；

其中，所述第一存储模块的第二端直接与所述驱动模块的第一端电连接，或通过所述第三发光控制模块与所述驱动模块的第一端电连接。

23.根据权利要求22所述的像素电路，其特征在于，所述第三复位模块的控制端和所述第三发光控制模块的控制端连接同一控制信号线。

24.根据权利要求14所述的像素电路，其特征在于，所述锁定控制模块的第二端接入所述数据信号；

所述像素电路还包括：

第四存储模块，所述第四存储模块的第一端与所述第一存储模块的第二端电连接，所述第四存储模块的第二端连接第一电源。

25.根据权利要求24所述的像素电路，其特征在于，所述第四存储模块包括：第四电容，所述第四电容的第一端作为所述第四存储模块的第一端，所述第四电容的第二端作为所述第四存储模块的第二端。

26.根据权利要求24所述的像素电路，其特征在于，还包括：

第四复位模块，与所述第一存储模块的第二端电连接，用于在初始化阶段导通，并在阈值补偿阶段关断；其中，所述阈值补偿阶段设置于数据写入阶段之前，所述初始化阶段设置于所述阈值补偿阶段之前，所述数据写入阶段包括所述信号锁定时刻；

第五复位模块，与所述第一存储模块的第一端电连接，用于在所述数据写入阶段之前导通，将第三复位信号传输至所述第一存储模块的第一端；

第四发光控制模块，连接于第一电源与所述驱动模块的第二端之间，用于在所述数据写入阶段之前和发光阶段导通；其中，所述发光阶段设置于所述数据写入阶段之后。

27.一种显示面板，其特征在于，包括：权利要求1-26任一项所述的像素电路。

28.一种像素电路的驱动方法，其特征在于，用于驱动权利要求1-26任一项所述的像素电路；所述驱动方法包括：数据写入阶段和发光阶段；其中，所述数据写入阶段包括信号锁定时刻；

在所述数据写入阶段中，在所述信号锁定时刻之前，所述锁定控制信号控制所述锁定控制模块导通，使所述第一存储模块两端的电位差跟随所述数据信号的变化而变化；

在所述信号锁定时刻，所述锁定控制信号进行电位跳变，控制所述锁定控制模块关断，使所述驱动模块的控制端的电位浮置，所述第一存储模块存储与所述信号锁定时刻接入的数据信号关联的电压；

在所述发光阶段，所述驱动模块根据所述第一存储模块在所述信号锁定时刻存储的电压产生驱动电流，驱动发光器件发光。